JP2006340089A - Ｐｌｌ回路 - Google Patents

Abstract

【課題】 安価且つ簡単な回路構成で、ループフィルタのカットオフ周波数を制御電圧に応じて変化させることが可能なＰＬＬ回路を提供することを目的とする
【解決手段】 本発明に係るＰＬＬ回路は、制御電圧Ｖｃに応じた周波数の発振信号を出力する電圧制御発振器と、基準信号と発振信号に応じた帰還信号との間の位相差を表す位相差信号を出力する位相比較器と、位相差信号に応じた電流を出力するチャージポンプ回路３と、チャージポンプ回路３の出力電流により制御電圧Ｖｃを変化させるループフィルタ４と、を備えている。ループフィルタ４は、ＰＩＮダイオードＤ１を有し、そのＰＩＮダイオードＤ１を用いてループフィルタ４のカットオフ周波数が変化するように構成されている。
【選択図】 図２

Description

本発明は、電子チューナ等の電子機器等に使用されるＰＬＬ（Phase Locked Loop）回路に関する。

電子チューナ等の電子機器においては、局部発振器の周波数を制御する回路としてＰＬＬ回路が用いられている。ＰＬＬ回路は、周波数が等間隔ずつ異なった多数の周波数の信号を正確に発振可能であり、また、その発振周波数を容易に設定することが可能である。

図７は、従来のＰＬＬ回路１０１のブロック構成図である。ＰＬＬ回路１０１は、位相比較器２と、チャージポンプ回路３と、ループフィルタ１０４と、電圧制御発振器５と、分周回路６と、を有して構成される。

位相比較器２は、水晶発振子等の基準信号発生器７から与えられる基準信号（例えば、２０メガヘルツの矩形波）と分周回路６からの帰還信号（例えば、矩形波）の位相及び周波数を比較する。具体的には、位相比較器２は、基準信号と帰還信号との間の位相差を検出し、その位相差を表す位相差信号を出力する。チャージポンプ回路３は、位相比較器２からの位相差信号を、ループフィルタ１０４を介して制御電圧として電圧制御発振器５に出力する。ループフィルタ１０４は、チャージポンプ回路３の出力電圧を平滑化し、電圧制御発振器５の制御端子に与えられるべき制御電圧を導出する。

電圧制御発振器５は、与えられた制御電圧に応じて発振周波数が変化する可変周波数発振器である。制御電圧に応じた発振周波数を有する信号は、発振信号として分周回路６に出力される。また、その発振信号は、例えば、電子チューナ等の電子機器（不図示）の動作に必要な局部発振信号として利用される。

分周回路６は、電圧制御発振器５から出力される発振信号を任意の分周比にて分周し、その分周によって得られた信号を帰還信号として位相比較器２に供給する。分周回路６はプログラマブル分周回路となっており、分周回路６における分周比は、外部から与えられる分周比信号によって設定される。

図８に、ループフィルタ１０４の回路図を示す。ループフィルタ１０４は、ＮＰＮ型のバイポーラトランジスタであるトランジスタＱ１と、コンデンサＣ１、Ｃ２及びＣ３と、抵抗Ｒ１、Ｒ２及びＲ３と、を有して構成される。

チャージポンプ回路３は、位相比較器２から出力された位相差信号に基づき、基準信号と帰還信号との位相差に比例した電流を流入又は流出する回路である。Ｄｒｉｖｅ端子１１の出力電流（Ｄｒｉｖｅ端子１１の出力電流に応じた電流）は、トランジスタＱ１、抵抗Ｒ１並びにコンデンサＣ１及びＣ２から成るアクティブフィルタを介してＤｏ端子１２を流れる。これにより、二次のローパスフィルタ特性を得ることができ、電圧制御発振器５の制御に必要な電圧（直流電圧或いは高い周波数成分を含まない電圧）が生成可能となる。

抵抗Ｒ３とコンデンサＣ３は、一次のローパスフィルタを構成しており、基準信号発生器７から出力される基準信号の周波数成分を減衰させるためのものである。抵抗Ｒ２は、トランジスタＱ１のコレクタ電流を決めるための抵抗であり、抵抗Ｒ２の抵抗値によってＰＬＬ回路１の応答特性等が変化する。抵抗Ｒ３とコンデンサＣ３との接続点の電圧は、制御電圧として電圧制御発振器５に供給される。ＢＴ端子１３には、図示されない電圧発生源から制御電圧の最大電圧に相当する固定の電圧が印加されている。

電子チューナ等の電子機器で重要とされるＰＬＬ回路の性能（特性）として、位相ノイズ特性（位相ノイズ性能）がある。ＰＬＬ回路全体の位相ノイズ特性は、電圧制御発振器５や基準信号発生器７の位相ノイズ特性と、トランジスタＱ１、抵抗Ｒ１並びにコンデンサＣ１及びＣ２より成るアクティブフィルタのフィルタ特性とによって決定される。中でも、アクティブフィルタのカットオフ周波数は、ＰＬＬ回路全体の位相ノイズ特性に大きな影響を与える。一般的に、カットオフ周波数を低く設定した方が位相ノイズ特性は改善されるが、カットオフ周波数を低く設定しすぎると、ＰＬＬのループ制御が不安定になって発振しがちになり、誤動作を引き起こす。

また、電圧制御発振器５における制御電圧−発振周波数特性にもよるが、多くの場合は電圧制御発振器５に対する制御電圧が高いほど位相ノイズ特性は悪化する。これを改善する手法として、チャージポンプの電流を制御電圧に応じて変化させることにより位相ノイズ特性の悪化を抑制する手法（以下、手法１という）が一般的に知られている。この手法１による効果は比較的大きいが、必ずしも十分なものではない。

また、下記特許文献１には、第一中間周波数信号を入力する、少なくともＰＩＮダイオードと前記ＰＩＮダイオードに電流を供給するインダクタンスと出力信号を取り出すための結合コンデンサを有する可変減衰器と、前記可変減衰器の出力信号を入力する周波数変換器と、前記周波数変換器を駆動する局部発振器と、前記局部発振器の出力を分周する固定分周器と、前記固定分周器の出力信号を入力して前記局部発振器の発振周波数を制御するＰＬＬ周波数制御回路とを備え、第一中間周波信号を、前記インダクタンスによって前記周波数変換器が作り出す第二中間周波信号の周波数帯について短絡するとともに、第一中間周波信号の周波数帯においては前記結合コンデンサによって前記周波数変換器に対するインピーダンス整合を取るようにしたことを特徴とする衛星放送受信機選局回路が開示されている。

特開平６−３０３６１６号公報

上述の如く、多くの場合は電圧制御発振器５に対する制御電圧が高いほど位相ノイズ特性は悪化するのであるが、一方において、制御電圧が高いほどカットオフ周波数を低く設定してもＰＬＬ回路の誤動作が起こりにくい、という傾向がある。このため、制御電圧等に応じてカットオフ周波数を変えることができれば、ＰＬＬ回路の誤動作を防止しつつ、位相ノイズ特性を改善することが可能となる。

このことに着目した手法として、制御電圧が比較的高い場合にアクティブフィルタを構成する素子（抵抗等）を切替え、これによってカットオフ周波数を変更する手法（以下、手法２という）が考えられる。しかしながら、この手法２を用いるとＰＬＬ回路が非常に複雑になってコストアップを招くため、実用的ではない。また、制御電圧に応じてアクティブフィルタを構成する素子を切り替えるため、フィルタ特性に継ぎ目が生じてしまう。

また、上記特許文献１に記載の技術は、プリスケーラの高調波妨害に対して強い選局回路を実現することを目的としたものであって、ＰＬＬ回路における上記のような問題を解決するものではない。

本発明は、上記の点に鑑み、安価且つ簡単な回路構成で、ループフィルタのフィルタ特性（特にカットオフ周波数）を状況（例えば、制御電圧）に応じて適切に変えることを可能とするＰＬＬ回路を提供することを目的とする。

上記目的を達成するために本発明に係るＰＬＬ回路は、制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、基準信号と前記発振信号に応じた帰還信号との間の位相差を表す位相差信号を出力する位相比較器と、前記位相差信号に応じた電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力電流により前記制御電圧を変化させるループフィルタと、を備えたＰＬＬ回路であって、前記ループフィルタは、ＰＩＮダイオードを有し、そのＰＩＮダイオードを用いて前記ループフィルタのフィルタ特性が変化するように構成されていることを特徴とする。

ＰＩＮダイオードは、順方向の電流の大きさに応じて抵抗値（等価抵抗値）が変化する素子である。このため、ＰＩＮダイオードを用いてループフィルタを構成すると共に、チャージポンプ回路からの電流がＰＩＮダイオードを流れるようにすれば、ＰＩＮダイオードに流れる電流量に応じてループフィルタのフィルタ特性を変化させることが可能となる。

つまり、非常に安価且つ簡単な回路構成にて、ループフィルタのフィルタ特性（特にカットオフ周波数）を状況（例えば、制御電圧）に応じて適切に変えることが可能となり、この結果、ＰＬＬ回路の誤動作を防止しつつ、位相ノイズ特性を改善することが可能となる。また、ループフィルタのフィルタ特性の変更するにあたって、上記手法２のような素子の切替え動作を必要としないため、継ぎ目のないフィルタ特性の変更が可能である。

具体的には、例えば、前記ループフィルタは、前記ＰＩＮダイオードを含む可変抵抗部を有し、該可変抵抗部の等価抵抗値に応じて前記フィルタ特性としてのカットオフ周波数が変化するように構成されており、前記可変抵抗部の等価抵抗値は、前記ＰＩＮダイオードの等価抵抗値に応じて変化する。

ループフィルタのカットオフ周波数はＰＬＬ回路の動作の安定性や位相ノイズ特性に大きな影響を与えるが、上記のように構成することにより、ループフィルタのカットオフ周波数はＰＩＮダイオードの等価抵抗値に応じて変化することになる。

そして、例えば、前記可変抵抗部は、直列抵抗と前記ＰＩＮダイオードが直列接続された直列回路を有して構成されていて、前記直列抵抗の一端は、前記ＰＩＮダイオードのアノード側に接続され、前記直列抵抗の他端には、前記電圧制御発振器に与えられるべき前記制御電圧の最大電圧値或いはそれ以上の電圧値を有する所定電圧が印加されており、前記ＰＩＮダイオードのカソード側から前記制御電圧が導出される。

更に、例えば、前記ループフィルタは、前記可変抵抗部の等価抵抗値が比較的小さいときに前記カットオフ周波数が比較的高くなるように、且つ前記可変抵抗部の等価抵抗値が比較的大きいときに前記カットオフ周波数が比較的低くなるように、構成されている。

上記のように構成すれば、制御電圧を比較的低くするための電流がチャージポンプ回路から出力されることにより制御電圧が比較的低くなっている時、ＰＩＮダイオードのカソードの電圧は比較的低くなって、直列抵抗とＰＩＮダイオードとから成る直列回路の両端に印加される電圧は比較的大きくなる。このため、ＰＩＮダイオードに流れる電流が比較的多くなって、可変抵抗部の等価抵抗値は比較的小さくなる。この結果、ループフィルタのカットオフ周波数が比較的高くなり、ＰＬＬのループ制御の誤動作が起こりにくくなる。

逆に、制御電圧を比較的高くするための電流がチャージポンプ回路から出力されることにより制御電圧が比較的高くなっている時、ＰＩＮダイオードのカソードの電圧は比較的高くなって、直列抵抗とＰＩＮダイオードとから成る直列回路の両端に印加される電圧は比較的小さくなる。このため、ＰＩＮダイオードに流れる電流が比較的少なくなり、ＰＩＮダイオードの等価抵抗値は比較的大きくなる。

多くの場合、制御電圧が高いほどＰＬＬ回路の位相ノイズ特性は悪化するが、制御電圧を比較的高い場合、ＰＩＮダイオードの等価抵抗値が比較的大きくなることによってカットオフ周波数が比較的低くなるため、位相ノイズ特性が改善されることになる。しかも、この場合、制御電圧が比較的高くなっているため、カットオフ周波数が比較的低くしてもＰＬＬのループ制御は安定している（誤動作が起こりにくい）。一般的に、制御電圧が高いほどカットオフ周波数を低く設定してもＰＬＬ回路の誤動作が起こりにくい、という傾向があるからである。

また、例えば、前記直列抵抗の前記他端に前記所定電圧を印加するための電圧発生源と、前記直列抵抗の前記他端との間には、抵抗が直列に介在している。

更に、例えば、前記電圧発生源の出力電圧を分圧抵抗にて分圧した電圧が、前記所定電圧として前記直列抵抗の前記他端に印加されるようにしてもよい。

また、例えば、前記可変抵抗部は、更に前記ＰＩＮダイオードに並列接続された並列抵抗を有して構成されている。

上記の抵抗、分圧抵抗、並列抵抗を用いることによって、ＰＬＬ回路の汎用性が高まる。

また、例えば、前記可変抵抗部は、直列抵抗と前記ＰＩＮダイオードが直列接続された直列回路を有して構成されていて、前記直列抵抗の一端は、前記ＰＩＮダイオードのカソード側に接続され、前記直列抵抗の他端は、他の抵抗を介してグランドに接続され、前記ＰＩＮダイオードのアノード側から前記制御電圧が導出される。

そして、例えば、前記ループフィルタは、前記可変抵抗部の等価抵抗値が比較的小さいときに前記カットオフ周波数が比較的高くなるように、且つ前記可変抵抗部の等価抵抗値が比較的大きいときに前記カットオフ周波数が比較的低くなるように、構成されている。

これは、電圧制御発振器に対する制御電圧が低いほど位相ノイズ特性が悪化し、且つ制御電圧が低いほどカットオフ周波数を低く設定してもＰＬＬ回路が誤動作しにくい、という傾向を示す場合に有効である。

上記のように構成すれば、制御電圧を比較的高くするための電流がチャージポンプ回路から出力されることにより制御電圧が比較的高くなっている時、ＰＩＮダイオードのアノードの電圧は比較的高くなって、直列抵抗とＰＩＮダイオードとから成る直列回路の両端に印加される電圧は比較的大きくなる。このため、ＰＩＮダイオードに流れる電流が比較的多くなって、可変抵抗部の等価抵抗値は比較的小さくなる。この結果、ループフィルタのカットオフ周波数が比較的高くなり、ＰＬＬのループ制御の誤動作が起こりにくくなる。

逆に、制御電圧を比較的低くするための電流がチャージポンプ回路から出力されることにより制御電圧が比較的低くなっている時、ＰＩＮダイオードのアノードの電圧は比較的低くなって、直列抵抗とＰＩＮダイオードとから成る直列回路の両端に印加される電圧は比較的小さくなる。このため、ＰＩＮダイオードに流れる電流が比較的少なくなり、ＰＩＮダイオードの等価抵抗値は比較的大きくなる。

制御電圧が低いほどＰＬＬ回路の位相ノイズ特性が悪化するような場合、制御電圧が比較的低い時にＰＩＮダイオードの等価抵抗値が比較的大きくなることによってループフィルタのカットオフ周波数が比較的低くなれば、位相ノイズ特性にとって好都合である。しかも、制御電圧が比較的低いほどカットオフ周波数を低く設定しても誤動作しにくくなるＰＬＬ回路を想定した場合、上記の如く制御電圧が比較的低いときにカットオフ周波数が比較的低くしても、問題は生じない（ＰＬＬ回路の誤動作は起こりにくい）。

また、例えば、前記ＰＩＮダイオードを集積回路の内部に設けるようにするとよい。

また、上記のＰＬＬ回路を搭載して、電子チューナ等の電子機器を構成するようにするとよい。

上述した通り、本発明に係るＰＬＬ回路によれば、安価且つ簡単な回路構成にて、ループフィルタのフィルタ特性（特にカットオフ周波数）を状況（例えば、制御電圧）に応じて変えることが可能となる。

以下、本発明に係るＰＬＬ（Phase Locked Loop）回路の実施形態につき、図面を参照して詳細に説明する。図１は、本発明の実施の形態に係るＰＬＬ回路１のブロック構成図である。ＰＬＬ回路１は、位相比較器２と、チャージポンプ回路３と、ループフィルタ４と、電圧制御発振器５と、分周回路６と、を有して構成される。

位相比較器２は、水晶発振子等の基準信号発生器７から与えられる基準信号（例えば、２０メガヘルツの矩形波）と分周回路６からの帰還信号（例えば、矩形波）の位相及び周波数を比較する。具体的には、位相比較器２は、基準信号と帰還信号との間の位相差を検出し、その位相差を表す位相差信号を出力する。チャージポンプ回路３は、位相比較器２からの位相差信号を、ループフィルタ４を介して制御電圧Ｖｃとして電圧制御発振器５に出力する。ループフィルタ４は、チャージポンプ回路３の出力電圧を平滑化し、電圧制御発振器５の制御端子に与えられるべき制御電圧Ｖｃを導出する。

電圧制御発振器５は、与えられた制御電圧Ｖｃに応じて発振周波数が変化する可変周波数発振器である。制御電圧Ｖｃに応じた発振周波数を有する信号は、発振信号として分周回路６に出力される。また、その発振信号は、例えば、電子チューナ等の電子機器（不図示）の動作に必要な局部発振信号として利用される。

分周回路６は、電圧制御発振器５から出力される発振信号を任意の分周比にて分周し、その分周によって得られた信号を帰還信号として位相比較器２に供給する。分周回路６はプログラマブル分周回路となっており、分周回路６における分周比は、外部から与えられる分周比信号によって設定される。

図２に、ループフィルタ４の回路図を示す。ループフィルタ４は、ＮＰＮ型のバイポーラトランジスタであるトランジスタＱ１と、コンデンサＣ１、Ｃ２及びＣ３と、抵抗Ｒ１、Ｒ２及びＲ３と、ＰＩＮ（p-intrinsic-n）ダイオードＤ１と、を有して構成される。抵抗Ｒ１を、以下、特に直列抵抗Ｒ１と呼ぶ。

直列抵抗Ｒ１の一端はＰＩＮダイオードＤ１のアノードに接続され、直列抵抗Ｒ１の他端はコンデンサＣ１の一端とコンデンサＣ２の一端に共通接続されている。コンデンサＣ１の他端は、チャージポンプ回路３のＤｏ端子１２に接続されており、コンデンサＣ２の他端は、ＰＩＮダイオードＤ１のカソードに接続されている。

また、ＰＩＮダイオードＤ１のカソードは、抵抗Ｒ２の一端、抵抗Ｒ３の一端及びトランジスタＱ１のコレクタに共通接続されている。抵抗Ｒ２の他端は、ＢＴ端子１３に接続されていると共に、コンデンサＣ１と直列抵抗Ｒ１との接続点にも接続されている。抵抗Ｒ３の他端は、コンデンサＣ３を介して基準電位に保たれたグランドに接続されている（例えば、接地されている）。チャージポンプ回路３のＤｒｉｖｅ端子１１は、トランジスタＱ１のベースに接続され、トランジスタＱ１のエミッタはグランドに接続されている。

チャージポンプ回路３は、位相比較器２から出力された位相差信号に基づき、基準信号と帰還信号との位相差に比例した電流を流入又は流出する回路である。具体的には、所定のバイアス電流を基準として、上記位相差に比例した電流をＤｒｉｖｅ端子１１から流入又は流出させる。トランジスタＱ１、直列抵抗Ｒ１、ＰＩＮダイオードＤ１並びにコンデンサＣ１及びＣ２は、二次のローパスフィルタ特性を有するアクティブフィルタを構成している。Ｄｒｉｖｅ端子１１の出力電流（Ｄｒｉｖｅ端子１１の出力電流に応じた電流）は、そのアクティブフィルタを介してＤｏ端子１２を流れる。これにより、二次のローパスフィルタ特性を得ることができ、電圧制御発振器５の制御に必要な電圧（直流電圧或いは高い周波数成分を含まない電圧）が生成可能となる。

抵抗Ｒ３とコンデンサＣ３は、一次のローパスフィルタを構成しており、基準信号発生器７から出力される基準信号の周波数成分を減衰させるためのものである。抵抗Ｒ２は、トランジスタＱ１のコレクタ電流を決めるための抵抗であり、抵抗Ｒ２の抵抗値によってＰＬＬ回路１の応答特性等が変化する。抵抗Ｒ３とコンデンサＣ３との接続点の電圧は、制御電圧Ｖｃとして電圧制御発振器５に供給される。

ＢＴ端子１３には、図示されない電圧発生源から固定の直流電圧である電圧Ｖ_BTが供給されている。図２において、電圧Ｖ_BTは、コンデンサＣ１と直列抵抗Ｒ１と抵抗Ｒ２との接続点に印加されている。電圧Ｖ_BTの電圧値は、制御電圧Ｖｃの最大電圧の電圧値に設定されている。電圧制御発振器５の制御端子に供給されるべき制御電圧Ｖｃの範囲は、電圧制御発振器５の発振周波数の可変範囲に対応付けられて定められており、例えば、制御電圧Ｖｃの最大電圧が電圧制御発振器５の制御端子に与えられたときに発振周波数は最大となり、制御電圧Ｖｃの最低電圧が電圧制御発振器５の制御端子に与えられたときに発振周波数は最小となる。

上記のように構成されたＰＬＬ回路１において、基準信号に対して帰還信号が遅れているときは、電圧制御発振器５の発振周波数を上昇させる位相差信号が出力され、逆に、基準信号に対して帰還信号が進んでいるときは、電圧制御発振器５の発振周波数を低下させる位相差信号が出力される。そして、チャージポンプ回路３及びループフィルタ４によって、基準信号と帰還信号との位相差がゼロに収束するような制御信号Ｖｃが電圧制御発振器５に供給される。このため、例えば分周回路６の分周比を１／Ｎ（Ｎは２以上の整数）とした場合、基準信号と帰還信号の位相が同期している状態において、電圧制御発振器５は、基準信号の周波数のＮ倍の周波数を有する発振信号を出力することになる。

尚、図２において、コンデンサＣ１と直列抵抗Ｒ１との接続点に、制御電圧Ｖｃの最大電圧を超える電圧が印加されるように、電圧Ｖ_BTを設定しても構わない。

ＰＩＮダイオード（本実施形態においては、ＰＩＮダイオードＤ１）は、順方向の電流の大きさに応じて抵抗値が変化する素子である。具体的には、順方向に流れる電流が比較的多いときにＰＩＮダイオードＤ１の等価抵抗値は比較的小さくなり、順方向に流れる電流が比較的小さいときにＰＩＮダイオードＤ１の等価抵抗値は比較的大きくなる。即ち、ＰＩＮダイオードＤ１の等価抵抗値は、順方向に流れる電流が増加するに従って減少する。ＰＩＮダイオードＤ１の等価抵抗値は、ＰＩＮダイオードＤ１のアノード−カソード間電圧を、ＰＩＮダイオードＤ１に流れる電流で割った値に相当する。

ＰＩＮダイオードＤ１と直列抵抗Ｒ１とで構成される直列回路は、流れる電流に応じて見かけ上の抵抗値が変化する可変抵抗部を形成している。その可変抵抗部の見かけ上の抵抗値、即ち、可変抵抗部の等価抵抗値は、該可変抵抗部の両端電圧（コンデンサＣ１と直列抵抗Ｒ１との接続点と、ＰＩＮダイオードＤ１のカソードとの間の電圧）を、該可変抵抗部に流れる電流（直列抵抗Ｒ１及びＰＩＮダイオードＤ１に流れる電流）で割った値に相当する。

また、直列抵抗Ｒ１とＰＩＮダイオードＤ１から成る可変抵抗部の等価抵抗値、並びにコンデンサＣ１及びＣ２の静電容量値に応じて、上記アクティブフィルタのカットオフ周波数ｆｃが変化し、これによって、電子チューナ等の電子機器で重要とされるＰＬＬ回路１の位相ノイズ特性が変化する。

図２のループフィルタ４においては、ＢＴ端子１３を直接、直列抵抗Ｒ１に接続しているため、ＰＩＮダイオードＤ１に電流が流れていない時にはＰＩＮダイオードＤ１のアノードの電圧はＶ_BTとなる。この時、ＰＩＮダイオードＤ１において、アノードの電圧はカソードの電圧より低くなることはなく、ＰＩＮダイオードＤ１は常に抵抗としての動作をする（抵抗として機能する）。当然、ＰＩＮダイオードＤ１に電流が流れる時は、アノードの電圧がカソードの電圧よりも高い場合であり、この場合もＰＩＮダイオードＤ１は常に抵抗としての動作をする（抵抗として機能する）。

制御電圧Ｖｃを比較的低くするための電流がチャージポンプ回路３から出力されることにより制御電圧Ｖｃが比較的低くなっている時、ＰＩＮダイオードＤ１のカソードの電圧は比較的低い。この場合、直列抵抗Ｒ１とＰＩＮダイオードＤ１とから成る直列回路の両端に印加される電圧は比較的大きくなるため、ＰＩＮダイオードＤ１に流れる電流が比較的多くなり、ＰＩＮダイオードＤ１の等価抵抗値は比較的小さくなる。このため、上記アクティブフィルタのカットオフ周波数ｆｃが比較的高くなり、ＰＬＬのループ制御の誤動作が起こりにくくなる。

反対に、制御電圧Ｖｃを比較的高くするための電流がチャージポンプ回路３から出力されることにより制御電圧Ｖｃが比較的高くなっている時、ＰＩＮダイオードＤ１のカソードの電圧は比較的高い。この場合、直列抵抗Ｒ１とＰＩＮダイオードＤ１とから成る直列回路の両端に印加される電圧は比較的小さくなるため、ＰＩＮダイオードＤ１に流れる電流が比較的少なくなり、ＰＩＮダイオードＤ１の等価抵抗値は比較的大きくなる。

多くの場合、制御電圧Ｖｃが高いほどＰＬＬ回路１の位相ノイズ特性は悪化するが、制御電圧Ｖｃを比較的高い場合、ＰＩＮダイオードＤ１の等価抵抗値が比較的大きくなることによってカットオフ周波数ｆｃが比較的低くなるため、位相ノイズ特性が改善されることになる。しかも、この場合、制御電圧Ｖｃが比較的高くなっているため、カットオフ周波数ｆｃが比較的低いにも拘わらずＰＬＬのループ制御は安定している（誤動作が起こりにくい）。

図２に示したループフィルタ４は、本発明に係るループフィルタの基本構成の一態様であり、このループフィルタ４を、図３のループフィルタ４ａ、図４のループフィルタ４ｂ又は図５のループフィルタ４ｃに置換してもよい。図３、図４及び図５において、図２と同一の部分には同一の符号を付し、重複する説明を省略する。

図３のループフィルタ４ａにおいては、コンデンサＣ１と直列抵抗Ｒ１と抵抗Ｒ２との接続点とＢＴ端子１３とを接続する線路に、抵抗Ｒ４が直列に介在している。それ以外の点において、図３のループフィルタ４ａは図２のループフィルタ４と一致しており、一致点の説明は繰り返さない。

ループフィルタ側からＢＴ端子１３に電圧Ｖ_BTを供給する電圧発生源側を見た場合のインピーダンスが十分に高い場合は、抵抗Ｒ４がなくても問題はないが、低い場合はアクティブフィルタの特性に悪影響が生じることがある。例えば、ＢＴ端子１３に接続される電圧発生源の出力端子に、一端が基準電位（グランド）に固定された出力用コンデンサ（不図示）が設けられている場合、抵抗Ｒ４がないと、コンデンサＣ１と直列抵抗Ｒ１との接続点が該出力用コンデンサを介してグランドに接続されているのと等価になり、アクティブフィルタの特性が変化してしまう。抵抗Ｒ４は、上記インピーダンスを十分に高くして、そのような不都合が生じないようにするために設けられる。

図４のループフィルタ４ｂは、コンデンサＣ１と直列抵抗Ｒ１と抵抗Ｒ２との接続点とＢＴ端子１３とを接続する線路に、抵抗Ｒ４が直列に介在している点と、その抵抗Ｒ４とコンデンサＣ１と直列抵抗Ｒ１と抵抗Ｒ２との接続点が抵抗Ｒ５を介してグランドに接続されている点で、図２のループフィルタ４と相違している。その他の点において、図４のループフィルタ４ｂは、図２のループフィルタ４と一致しており、一致点の説明は繰り返さない。

図４において、抵抗Ｒ４と抵抗Ｒ５は分圧抵抗として機能し、それらの分圧抵抗によって電圧Ｖ_BTを分圧して得られる電圧が直流抵抗Ｒ１に供給される。抵抗Ｒ５を十分に高抵抗とする必要はあるものの、抵抗Ｒ４の抵抗値及び／又は抵抗Ｒ５の抵抗値を変えることで、同一の制御電圧Ｖｃに対するＰＩＮダイオードＤ１の電流値を変えることが可能となり、汎用性が向上する。

また、図３のループフィルタ４ａ及び図４のループフィルタ４ｂにおいて、コンデンサＣ１と直列抵抗Ｒ１との接続点に、制御電圧Ｖｃの最大電圧或いは制御電圧Ｖｃの最大電圧を超える電圧が印加されるように、電圧Ｖ_BTや抵抗Ｒ４、Ｒ５の抵抗値は設定される。尚、コンデンサＣ１と直列抵抗Ｒ１との接続点に制御電圧Ｖｃの最大電圧を超える電圧を印加したとしても、その電圧は電圧Ｖ_BTを上回るわけではないので各素子は安全に動作するし、動作上も問題はない（上述してきたように、該接続点の電圧と制御電圧Ｖｃとの間の電位差に応じてＰＩＮダイオードＤ１の順方向電流の大きさが変化する）。

また更に、図２に示したループフィルタ４を、図５のループフィルタ４ｃに置換してもよい。図５において、図２と同一の部分には同一の符号を付し、重複する説明を省略する。図５のループフィルタ４ｃは、ＰＩＮダイオードＤ１に並列抵抗Ｒ６が並列接続されている点で、図２のループフィルタ４と相違している。その他の点において、図５のループフィルタ４ｃは、図２のループフィルタ４と一致しており、一致点の説明は繰り返さない。

ＰＩＮダイオードＤ１に並列抵抗Ｒ６を並列接続することにより、ＰＩＮダイオードＤ１の等価抵抗値の変化によってアクティブフィルタの特性が変化する量が減ることになるが、並列抵抗Ｒ６の抵抗値の調整による細かなフィルタ特性の設定が可能となり、ＰＬＬ回路の汎用性が高まる。

また、図５のループフィルタ４ｃにおいては、ＰＩＮダイオードＤ１と抵抗Ｒ１との直列回路と並列抵抗Ｒ６とが、可変抵抗部を形成している。この可変抵抗部の見かけ上の抵抗値、即ち、可変抵抗部の等価抵抗値は、該可変抵抗部の両端電圧（コンデンサＣ１と直列抵抗Ｒ１との接続点とＰＩＮダイオードＤ１のカソードとの間の電圧）を、該可変抵抗部に流れる電流（直列抵抗Ｒ１に流れる電流）で割った値に相当する。

また、図３のループフィルタ４ａや図４のループフィルタ４ｂにおけるＰＩＮダイオードＤ１にも、並列抵抗Ｒ６を並列接続することは可能である。

上述したように、多くの場合は、電圧制御発振器５に対する制御電圧Ｖｃが高いほど位相ノイズ特性が悪化し、且つ制御電圧Ｖｃが高いほどカットオフ周波数ｆｃを低く設定してもＰＬＬ回路が誤動作しにくい、という傾向がある。このような場合に、図２〜図５で示したループフィルタは有効であるが、電圧制御発振器における制御電圧−発振周波数特性によっては、その反対の傾向を示す場合もある。即ち、電圧制御発振器５に対する制御電圧Ｖｃが低いほど位相ノイズ特性が悪化し、且つ制御電圧Ｖｃが低いほどカットオフ周波数を低く設定してもＰＬＬ回路が誤動作しにくい、という傾向を示す場合もある。このような場合、図２〜図５に示す回路構成では逆効果となるため、反対の動作をする必要がある。図６は、このような場合において、図２〜図５のループフィルタに代わって置換されるべきループフィルタ４ｄの回路構成を示している。図６において、図２と同一の部分には同一の符号を付し、重複する説明を省略する。

図６のループフィルタ４ｄは、ＰＩＮダイオードＤ１の方向が逆になっている点と、直列抵抗Ｒ１とコンデンサＣ１との接続点が抵抗Ｒ７を介してグランドに接続されている点と、直列抵抗Ｒ１とコンデンサＣ１との接続点とＢＴ端子１３とを短絡する線路が省かれている点で、図２のループフィルタ４と相違している。その他の点において、図６のループフィルタ４ｄは、図２のループフィルタ４と一致しており、一致点の説明は繰り返さない。

ループフィルタ４ｄにおいては、ＰＩＮダイオードＤ１のカソードが直列抵抗Ｒ１に接続されており、ＰＩＮダイオードＤ１のアノードは、抵抗Ｒ２と抵抗Ｒ３とトランジスタＱ１のコレクタとコンデンサＣ２との接続点に接続されている。抵抗Ｒ７は、ＰＩＮダイオードＤ１に流れる電流を設定するための抵抗である。

ループフィルタを図６のように構成した場合、制御電圧Ｖｃを比較的高くするための電流がチャージポンプ回路３から出力されることにより制御電圧Ｖｃが比較的高くなっている時、ＰＩＮダイオードＤ１に流れる電流が比較的多くなり、ＰＩＮダイオードＤ１の等価抵抗値は比較的小さくなる。このため、トランジスタＱ１、直列抵抗Ｒ１、ＰＩＮダイオードＤ１、コンデンサＣ１及びＣ２並びに抵抗Ｒ７から成るアクティブフィルタのカットオフ周波数が比較的高くなり、ＰＬＬのループ制御の誤動作が起こりにくくなる。

反対に、制御電圧Ｖｃを比較的低くするための電流がチャージポンプ回路３から出力されることにより制御電圧Ｖｃが比較的低くなっている時、ＰＩＮダイオードＤ１に流れる電流が比較的少なくなり、ＰＩＮダイオードＤ１の等価抵抗値は比較的大きくなる。このため、上記アクティブフィルタのカットオフ周波数が比較的低くなり、位相ノイズ特性が改善される。しかも、この場合、制御電圧Ｖｃが比較的低くなっているため、カットオフ周波数が比較的低いにも拘わらずＰＬＬのループ制御は安定している（誤動作が起こりにくい）。

また、図６のループフィルタ４ｄにおいても、図５と同様に、ＰＩＮダイオードＤ１に並列抵抗Ｒ６を並列接続するようにしても構わない。また、図２〜図６におけるＰＩＮダイオードＤ１を、例えば、集積回路（例えば、電子チューナ用の集積回路）の内部に設けるようにするとよい。

尚、図１の分周回路６は省略可能である。つまり、電圧制御発振器５から出力される発振信号を直接、帰還信号として位相比較器２に与えるようにＰＬＬ回路を変形しても構わない。

本発明に係るＰＬＬ回路は、テレビジョン（テレビ受信機）、ＶＣＲ (videocassette recorder)、ＤＶＤ（Digital Versatile Disk）機器、携帯電話機等に使用される電子チューナ用の集積回路に好適である。また、本発明に係るＰＬＬ回路は、その電子チューナ用の集積回路を内蔵した電子チューナ等の電子機器に好適である。

本発明の実施の形態に係るＰＬＬ回路のブロック構成図である。 図１のループフィルタの回路図である。 図１のループフィルタの変形例を示す回路図である。 図１のループフィルタの変形例を示す回路図である。 図１のループフィルタの変形例を示す回路図である。 図１のループフィルタの変形例を示す回路図である。 従来のＰＬＬ回路のブロック構成図である。 図７のループフィルタの回路図である。

符号の説明

１ ＰＬＬ回路
２ 位相比較器
３ チャージポンプ回路
４、４ａ、４ｂ、４ｃ、４ｄ ループフィルタ
５ 電圧制御発振器
６ 分周回路
７ 基準信号発生器
Ｄ１ ＰＩＮダイオード
Ｑ１ トランジスタ
Ｒ１ 直列抵抗
Ｃ１、Ｃ２、Ｃ３ コンデンサ
Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗
Ｒ６ 並列抵抗

Claims (11)

1. 制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、
   基準信号と前記発振信号に応じた帰還信号との間の位相差を表す位相差信号を出力する位相比較器と、
   前記位相差信号に応じた電流を出力するチャージポンプ回路と、
   前記チャージポンプ回路の出力電流により前記制御電圧を変化させるループフィルタと、を備えたＰＬＬ回路であって、
   前記ループフィルタは、ＰＩＮダイオードを有し、そのＰＩＮダイオードを用いて前記ループフィルタのフィルタ特性が変化するように構成されている
   ことを特徴とするＰＬＬ回路。
2. 前記ループフィルタは、前記ＰＩＮダイオードを含む可変抵抗部を有し、該可変抵抗部の等価抵抗値に応じて前記フィルタ特性としてのカットオフ周波数が変化するように構成されており、
   前記可変抵抗部の等価抵抗値は、前記ＰＩＮダイオードの等価抵抗値に応じて変化する
   ことを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記可変抵抗部は、直列抵抗と前記ＰＩＮダイオードが直列接続された直列回路を有して構成されていて、
   前記直列抵抗の一端は、前記ＰＩＮダイオードのアノード側に接続され、
   前記直列抵抗の他端には、前記電圧制御発振器に与えられるべき前記制御電圧の最大電圧値或いはそれ以上の電圧値を有する所定電圧が印加されており、
   前記ＰＩＮダイオードのカソード側から前記制御電圧が導出される
   ことを特徴とする請求項２に記載のＰＬＬ回路。
4. 前記ループフィルタは、前記可変抵抗部の等価抵抗値が比較的小さいときに前記カットオフ周波数が比較的高くなるように、且つ前記可変抵抗部の等価抵抗値が比較的大きいときに前記カットオフ周波数が比較的低くなるように、構成されている
   ことを特徴とする請求項３に記載のＰＬＬ回路。
5. 前記直列抵抗の前記他端に前記所定電圧を印加するための電圧発生源と、前記直列抵抗の前記他端との間には、抵抗が直列に介在している
   ことを特徴とする請求項３または請求項４に記載のＰＬＬ回路。
6. 前記電圧発生源の出力電圧を分圧抵抗にて分圧した電圧が、前記所定電圧として前記直列抵抗の前記他端に印加される
   ことを特徴とする請求項５に記載のＰＬＬ回路。
7. 前記可変抵抗部は、更に前記ＰＩＮダイオードに並列接続された並列抵抗を有して構成されている
   ことを特徴とする請求項３〜請求項６の何れかに記載のＰＬＬ回路。
8. 前記可変抵抗部は、直列抵抗と前記ＰＩＮダイオードが直列接続された直列回路を有して構成されていて、
   前記直列抵抗の一端は、前記ＰＩＮダイオードのカソード側に接続され、
   前記直列抵抗の他端は、他の抵抗を介してグランドに接続され、
   前記ＰＩＮダイオードのアノード側から前記制御電圧が導出される
   ことを特徴とする請求項２に記載のＰＬＬ回路。
9. 前記ループフィルタは、前記可変抵抗部の等価抵抗値が比較的小さいときに前記カットオフ周波数が比較的高くなるように、且つ前記可変抵抗部の等価抵抗値が比較的大きいときに前記カットオフ周波数が比較的低くなるように、構成されている
   ことを特徴とする請求項８に記載のＰＬＬ回路。
10. 前記ＰＩＮダイオードを集積回路の内部に設けた
    ことを特徴とする請求項１〜請求項９の何れかに記載のＰＬＬ回路。
11. 請求項１〜請求項１０の何れかに記載のＰＬＬ回路を搭載した
    ことを特徴とする電子機器。

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