JP5727968B2

JP5727968B2 - 電流制御回路およびこれを用いたｐｌｌ回路

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Application number: JP2012121983A
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Inventors: 哲平林; 盛高岩切
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Filing date: 2012-05-29
Publication date: 2015-06-03
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Description

本発明は、電流制御回路およびこの電流制御回路を用いたＰＬＬ回路に関する。

従来、ＰＬＬ回路を構成するチャージポンプ回路として、例えば電流制御回路を備えたチャージポンプ回路が提案されている（例えば、特許文献１参照）。
また、このようにＰＬＬ回路に適用されるチャージポンプ回路として、例えば、図４に示すような電流制御回路１０が提案されている。
図４に示す電流制御回路１０は、電源ＶＤＤに、スイッチ手段として動作するスイッチＰＭＯＳトランジスタＰ２、電流源として動作する電流源ＰＭＯＳトランジスタＰ１、同じく電流源として動作する電流源ＮＭＯＳトランジスタＮ１、スイッチ手段として動作するスイッチＮＭＯＳトランジスタＮ２が、この順に直列に接続され、スイッチＮＭＯＳトランジスタＮ２の他端がＧＮＤに接地されるパスを備える。さらに、スイッチＰＭＯＳトランジスタＰ２のドレインから電流源ＰＭＯＳトランジスタＰ１とは別経路でスイッチＮＭＯＳトランジスタＮ３のドレインに繋がり、ＧＮＤに接地されるパスと、電流源ＮＭＯＳトランジスタＮ１のソースから、スイッチＮＭＯＳトランジスタＮ２とは別経路で、スイッチＰＭＯＳトランジスタＰ３のドレインに繋がり電源ＶＤＤに接続されるパスと、を有する。

なお、図４では、電流制御回路１０を構成する各スイッチＭＯＳトランジスタＰ２、Ｎ２、Ｎ３、Ｐ３を制御する制御回路ＰＦＤ（Phase Frequency Detector（位相比較器））も示している。
さらに、電流源ＰＭＯＳトランジスタＰ１のゲートには、バイアス電圧Ｂｉａｓ＿Ｐが入力されるとともに、電源ＶＤＤと電流源ＰＭＯＳトランジスタＰ１のゲートとの間に大容量の安定化容量Ｃ１が接続される。同様に、電流源ＮＭＯＳトランジスタＮ１のゲートには、バイアス電圧Ｂｉａｓ＿Ｎが入力されるとともに、電流源ＮＭＯＳトランジスタＮ１のゲートとＧＮＤとの間に大容量の安定化容量Ｃ２が接続される。

そして、電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１の接続点と出力端子Ｔｏｕｔとが接続され、ここから出力電流Ｉｏｕｔが出力される。
また、スイッチＰＭＯＳトランジスタＰ２およびスイッチＮＭＯＳトランジスタＮ３のゲートには、電流を出力するための制御信号であるＵＰ信号が制御回路ＰＦＤから入力され、スイッチＮＭＯＳトランジスタＮ２およびスイッチＰＭＯＳトランジスタＰ３のゲートには出力から電流を引き込むための制御信号であるＤＯＷＮ信号が制御回路ＰＦＤから入力される。

そして、制御回路ＰＦＤにおいて、スイッチＰＭＯＳトランジスタＰ２およびスイッチＮＭＯＳトランジスタＮ３へのＵＰ信号およびスイッチＮＭＯＳトランジスタＮ２およびスイッチＰＭＯＳトランジスタＰ３へのＤＯＷＮ信号を制御することによって、出力電流Ｉｏｕｔを制御するようになっている。
図５は、チャージポンプとして図４の電流制御回路１０を適用した、高周波ＰＬＬ（Phase-locked loop）回路の構成を示したものである。

このＰＬＬ回路２０は、図５に示すように、水晶発振器（ＸＯ：Crystal Oscillator）１、Ｒ分周器２、位相比較器（ＰＦＤ：Phase Frequency Detector）３、チャージポンプ（ＣＰ:Charge Pump）４、ＬＰＦ（Loop Filter）５、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）６、およびＮ分周器７を含んで構成され、電圧制御発振器６の出力が出力電圧Ｖｏｕｔとして出力されるようになっている。

Ｒ分周器２は、水晶発振器１で生成した基準入力信号（ＸＯ信号）の発振周波数を基準周波数とし、この基準入力周波数を１／Ｒに落すための分周器である。同様にＮ分周器７は電圧制御発振器６の出力信号Ｖｏｕｔの周波数を１／Ｎに落すための分周器である。
位相比較器３は、基準入力信号の基準周波数をＲ分周した入力参照信号と、電圧制御発振器６の出力信号Ｖｏｕｔの周波数をＮ分周したＮ分周器７の出力信号との２つの信号の周波数および位相を比較し、その差分に応じて制御信号（ＵＰ信号、ＤＯＷＮ信号）をチャージポンプ４に出力する。

チャージポンプ４は、位相比較器３からの制御信号に基づき電流を出力、または、電流を引き込むことにより、出力電流Ｉｏｕｔを制御する。
ＬＰＦ５は、チャージポンプ４から出力される出力電流Ｉｏｕｔを直流電圧（ＶＣＯ制御電圧）に変換する。
電圧制御発振器６は、ＬＰＦ５で変換されたＶＣＯ制御電圧に比例した周波数の信号を生成し、これを出力信号Ｖｏｕｔとして出力端子８に供給するとともに、Ｎ分周器７に出力する。

そして、電流制御回路１０のスイッチＰＭＯＳトランジスタＰ２およびスイッチＮＭＯＳトランジスタＮ３に位相比較器３からのＵＰ信号が入力され、スイッチＮＭＯＳトランジスタＮ２およびスイッチＰＭＯＳトランジスタＰ３に位相比較器３からのＤＯＷＮ信号が入力され、このＵＰ信号およびＤＯＷＮ信号に応じて電流制御回路１０の出力電流Ｉｏｕｔが制御される。

すなわち、電圧制御発振器６の利得が正である場合には、Ｒ分周器２からの入力参照信号に対し、その比較対象であるＮ分周器７の出力信号の位相が進んでいるときには、位相比較器３は、チャージポンプ４にＤＯＷＮ信号を出力する。チャージポンプ４は、ＤＯＷＮ信号に応じて、ＬＰＦ５から電流を引き込み、ＶＣＯ制御電圧を引き下げ、電圧制御発振器６の出力信号Ｖｏｕｔの位相を遅らせるように補正する。

逆にＮ分周器７の出力信号に対して入力参照信号の位相が進んでいるときには、チャージポンプ４にＵＰ信号を出力する。チャージポンプ４は、ＵＰ信号に応じて出力電流Ｉｏｕｔを出力し、ＶＣＯ制御電圧を引き上げて、電圧制御発振器６の出力信号Ｖｏｕｔの位相を進めるように補正する。
また、電圧制御発振器６の利得が負の場合には、上記と逆の動作となる。

前述のように、図４に示す電流制御回路１０を用いて図５に示すようなＰＬＬ回路２０を構成すると、スイッチＰＭＯＳトランジスタＰ２およびスイッチＮＭＯＳトランジスタＮ３のゲートに位相比較器３からのＵＰ信号が入力され、スイッチＮＭＯＳトランジスタＮ２およびスイッチＰＭＯＳトランジスタＰ３のゲートには、位相比較器３からのＤＯＷＮ信号が入力される。

ＤＯＷＮ信号がローレベルであり且つローレベルのＵＰ信号が入力されると、ＵＰ信号の立ち下がりエッジによってスイッチＮＭＯＳトランジスタＮ３はオフ、スイッチＰＭＯＳトランジスタＰ２はオンとなりスイッチＰＭＯＳトランジスタＰ２のドレイン電圧は瞬時に電源ＶＤＤ電圧付近までチャージアップし、電流源ＰＭＯＳトランジスタＰ１はオン状態に切り換わる。

一方、ＵＰ信号がハイレベルであり且つハイレベルのＤＯＷＮ信号が入力されると、ＤＯＷＮ信号の立ち上がりエッジによって、スイッチＰＭＯＳトランジスタＰ３はオフ、スイッチＮＭＯＳトランジスタＮ２はオンとなり、スイッチＮＭＯＳトランジスタＮ２のドレイン電圧を電源ＶＤＤ電圧からＧＮＤまで瞬時にディスチャージする。
また、ＵＰ信号がローレベル、ＤＯＷＮ信号がハイレベルであり両方の電流源ＭＯＳトランジスタＰ１およびＮ１がオンしている状態では、同じ電流値となるように設計された電流源ＭＯＳトランジスタＰ１およびＮ１が釣り合って、出力電流Ｉｏｕｔは出力されない。

このように、図４に示す電流制御回路１０は、出力電流Ｉｏｕｔとして、３つの状態をもつ回路であり、そのため、ＰＬＬ回路２０のチャージポンプ４としても動作することができるのである。
また、図４の電流制御回路１０のスイッチＮＭＯＳトランジスタＮ３は、ＵＰ信号の立ち下がりエッジを検知してオフからオンになり、電流源ＰＭＯＳトランジスタＰ１以上の電流駆動力で電流源ＰＭＯＳトランジスタＰ１のソースに溜まった電荷を直ちにＧＮＤへディスチャージしてＵＰ側の電流源ＰＭＯＳトランジスタＰ１をオフさせる。同様に、スイッチＰＭＯＳトランジスタＰ３は、ＤＯＷＮ信号の立ち下がりエッジを検知して、オフからオンに切り替わり、電流源ＮＭＯＳトランジスタＮ１以上の電流駆動力で電流源ＮＭＯＳトランジスタＮ１のソースに電荷を直ちにチャージしてＤＯＷＮ側の電流源ＮＭＯＳトランジスタＮ２をオフさせる。このように、スイッチＭＯＳトランジスタＮ３およびＰ３は、出力電流Ｉｏｕｔのパルスの立ち下がりをより急峻にして余分な出力電流を抑え、理想の出力電流パルスに近づける役割を果たしている。

特開２００７−１１６４１２号公報

ところで、図５に示すようなＰＬＬ回路２０を集積化すると、チャージポンプ４において、電源電圧ＶＤＤラインおよびＧＮＤラインには、図４中にインダクタンス成分Ｌ,vdd、Ｌ,gndとして示すように、レイアウトに伴う配線によってインダクタンス成分が付加され、また、電極ＰＡＤを介して直接電位を与える際には、配線とボンディングワイヤ（Bonding Wire）との合成によってより大きいインダクタンス成分が付加される。

前述のように、スイッチＭＯＳトランジスタＮ３およびＰ３は、出力電流Ｉｏｕｔの急峻な立ち下がりのために、電流源ＭＯＳトランジスタが流すことのできる電流量以上の電流を急峻に流すため、その電流の時間微分値とインダクタンス成分値（Ｌ,vdd、Ｌ,gnd）との積相当だけ、電源電圧ＶＤＤおよびＧＮＤをリンギングさせてしまう。
つまり、図４に示す電流制御回路１０は、ＵＰ側およびＤＯＷＮ側の電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１のゲートのそれぞれに大容量の安定化容量Ｃ１およびＣ２を接続している。そのため、電源電圧ＶＤＤやＧＮＤ電圧の変位が利得１倍で電流源ＭＯＳトランジスタＰ１、Ｎ１のゲートに伝わってしまい、電流源ＭＯＳトランジスタＰ１、Ｎ１のゲート電位がリンギングしてしまう。その結果、出力電流Ｉｏｕｔがリンギングしてしまう。

なお、前述したスイッチＭＯＳトランジスタＮ３及びＰ３によってディスチャージ及びチャージする電荷量は、電源電圧ＶＤＤと、電流源ＭＯＳトランジスタＰ１、Ｎ１のソース側に付加されているＭＯＳトランジスタの真性成分とレイアウトによる配線成分との容量和との積で決まるため、高電源電圧で使用するほどリンギングの影響が顕著に表れる。また、出力電流量が大きいほど電流源ＭＯＳトランジスタのサイズも大きくなるため、真性容量が大きくなり、こちらもリンギングの影響がより顕著に表れる要因となる。

このような電流源ＭＯＳトランジスタのオンからオフへの移行時のタイミングで生じる出力電流リンギングは、ＰＬＬ回路２０が位相ＬＯＣＫに近づいて比較する位相差が近いほどチャージポンプ４は出力電流の積分量が小さいため、リンギングによる出力電流変動の影響が相対的に大きく見えてチャージポンプ４のゲイン（出力電流の時間平均値）Ｋｃｐが変動して見えてしまう。

このように、電流制御回路１０の出力電流Ｉｏｕｔがリンギングしてしまうと、出力電流Ｉｏｕｔの精度が劣化してしまう。すると、チャージポンプ４から設計値通りの電流が出力されないので、システム設計において不都合をもたらしてしまうことになる。
例えば、電流制御回路１０が、ＰＬＬ回路２０のチャージポンプ４として用いられる際には、チャージポンプ４のゲイン（出力電流の時間平均値）Ｋｃｐが変動してしまうことになり、ゲインＫｃｐに比例するＰＬＬ回路２０のループ帯域幅ωcが変動してしまう。このループ帯域幅が変動してしまうと、システムの安定性の目安である位相余裕も変動してしまうという問題がある。

例として、電圧制御発振器６を含むＰＬＬ回路２０が図６に示すような受信系のＲＦ受信システム３０において、ＲＦ信号をＭＩＸＥＲによりＩＦ信号に変換する際のＬＯ信号（局部発振信号）を発生する局部発振器として用いられる場合、ＰＬＬ２０回路（すなわち電圧制御発振器（ＶＣＯ）６）の出力信号であるＬＯ信号の離調周波数の利得が変動してしまうことになる。

図７は、ＲＦ受信システム３０のスペクトル図を示したものであり、（ａ）はＲＦ信号（所望波：周波数ｆＲＦ）と妨害波（周波数ｆ１）の周波数スペクトル、（ｂ）はＬＯ信号（周波数ｆＬＯ）の周波数スペクトル、（ｃ）はＩＦ信号（所望波：周波数ｆＩＦ＝ｆＲＦ−ｆＬＯ）と妨害波（周波数ｆ１−ｆＬＯ）の周波数スペクトル、をそれぞれ示したものである。

図７に示すように、ＬＯ信号が持つ位相雑音（Phase Noise）は周波数変換されても同じ比率で残っているため、図７（ａ）に示すようにＲＦ信号に隣接する妨害波が大信号の場合、妨害波の帯域（ωｃの幅）が変動して広がってしまうと、妨害波に所望波が埋もれてしまう場合がある（図７（ｃ）参照）。
また、電流が減って帯域が狭くなったとしても、ＰＬＬ回路２０のノイズが増加するという問題、さらに、ＰＬＬ回路２０のロックアップ時間が設計値よりも大きくなってしまうという問題も生じてしまう。

つまり、電流制御回路１０の出力電流Ｉｏｕｔの精度はシステム設計において重要な役割を持つため、電流制御回路１０の出力電流Ｉｏｕｔの変動を低減することが望ましい。
そこで、この発明は、上記従来の未解決の問題点に着目してなされたものであり、電流制御回路を構成するＭＯＳトランジスタのオンオフ動作に伴い生じる出力電流のリンギングを低減することの可能な電流制御回路を提供することを目的としている。

上記目的を達成するために、本発明の請求項１にかかる電流制御回路は、第１電源と第２電源との間に順に直列接続された、第１トランジスタと、第１電流源と、第２電流源と、前記第１トランジスタと相補的に動作する第２トランジスタと、を備えるとともに、前記第１トランジスタおよび前記第１電流源の接続点と前記第２電源との間に接続され、且つ前記第１トランジスタと相補的に動作する第３トランジスタと、前記第２電流源および前記第２トランジスタの接続点と前記第１電源との間に接続され、前記第２トランジスタと相補的に動作する第４トランジスタと、を備え、前記各トランジスタのオンオフ制御により、前記第１電流源および前記第２電流源の中間接続点から出力される電流を制御する電流制御回路であって、前記第１トランジスタおよび前記第１電流源の接続点と前記第２電源との間の、前記第３トランジスタが接続される経路の前記第１トランジスタと前記第３トランジスタとの間に、前記第３トランジスタの電流を制御する第１電流制御部を介挿し、且つ前記第２トランジスタおよび前記第２電流源の接続点と前記第１電源との間の、前記第４トランジスタが接続される経路の前記第２トランジスタと前記第４トランジスタとの間に、当該第４トランジスタの電流を制御する第２電流制御部を介挿し、前記第１電流制御部および前記第２電流制御部は、それぞれ抵抗であることを特徴としている。

また、本発明の請求項２にかかるＰＬＬ回路は、請求項１に記載の電流制御回路を含むチャージポンプ回路、を備えることを特徴としている。
さらに、本発明の請求項３にかかるＲＦ受信システムは、請求項２に記載のＰＬＬ回路と、ＲＦ信号と前記ＰＬＬ回路からのローカル信号とをミキシングするミキサと、を備えることを特徴としている。

本発明によれば、瞬時電流量を低減することができるため、電流制御回路の出力電流のリンギングを抑制することができる。そのため、この電流制御回路をＰＬＬ回路のチャージポンプとして用いた場合、チャージポンプが理想的な電流を出力することになり、その結果、ＰＬＬ回路のループ帯域幅変動を抑えることができる。
また、このような電流制御回路をチャージポンプとして用いたＰＬＬ回路を用いてＲＦ受信システムを構成することにより、妨害波に所望波が埋もれてしまうことを抑制し、良好なＲＦ受信システムを実現することができる。

本発明の第１実施形態における電流制御回路の一例を示す構成図である。本発明の第２実施形態における電流制御回路の一例を示す構成図である。本発明の第３実施形態における電流制御回路の一例を示す構成図である。従来の電流制御回路の一例を示す構成図である。高周波ＰＬＬ回路の一例を示すシステムブロック図である。ＲＦ受信システムの一例を示すブロック図である。図６のＲＦ受信システムにおけるスペクトラム図の一例である。

以下、本発明の電流制御回路の一例を、図面を参照して説明する。
本発明における電流制御回路は、インダクタを流れる瞬時電流を低減させることで、電流制御回路の出力電流の変動を低減するようにしたものである。
まず、第１の実施形態を説明する。
図１は、第１の実施の形態における電流制御回路１１の一例を示したものである。

第１の実施の形態における電流制御回路１１は、図４に示す従来の電流制御回路１０において、カスコードＮＭＯＳトランジスタＮ４およびカスコードＮＭＯＳトランジスタＰ４をさらに備えている。
すなわち、図１に示すように、第１の実施形態における電流制御回路１１は、電源ＶＤＤに、スイッチ手段として動作するスイッチＰＭＯＳトランジスタＰ２、電流源としての動作する電流源ＰＭＯＳトランジスタＰ１、同じく電流源として動作する電流源ＮＭＯＳトランジスタＮ１、スイッチ手段として動作するスイッチＮＭＯＳトランジスタＮ２が、この順に直列に接続され、スイッチＮＭＯＳトランジスタＮ２の他端がＧＮＤに接地されるパスを備える。さらに、スイッチＰＭＯＳトランジスタＰ２のドレインから電流源ＰＭＯＳトランジスタＰ１とは別経路で、カスコード接続されたカスコードＮＭＯＳトランジスタＮ４のドレインに繋がり、次いでスイッチ手段として動作するスイッチＮＭＯＳトランジスタＮ３の順でＧＮＤに接地されるパスと、電流源ＮＭＯＳトランジスタＮ１のソースから、スイッチＮＭＯＳトランジスタＮ２とは別経路で、カスコード接続されたカスコードＰＭＯＳトランジスタＰ４のドレインに繋がり、このカスコードＰＭＯＳトランジスタＰ４を介して、さらにスイッチ手段として動作するスイッチＮＭＯＳトランジスタＮ３のドレインに繋がり電源ＶＤＤに接続されるパスと、を有する。

さらに、電流源ＰＭＯＳトランジスタＰ１のゲートにはバイアス電圧Ｂｉａｓ＿Ｐが入力されるとともに、電源ＶＤＤと電流源ＰＭＯＳトランジスタＰ１のゲートとの間に比較的大容量の安定化容量Ｃ１が接続される。同様に、電流源ＮＭＯＳトランジスタＮ１のゲートにはバイアス電圧Ｂｉａｓ＿Ｎが入力されるとともに、電流源スイッチＮＭＯＳトランジスタＮ１のゲートとＧＮＤとの間に比較的大容量のコンデンサＣ２が接続される。

スイッチＰＭＯＳトランジスタＰ２のゲートおよびスイッチＮＭＯＳトランジスタＮ３のゲートには、制御回路ＰＦＤ（位相比較器）からの制御信号（ＵＰ信号）が入力され、スイッチＰＭＯＳトランジスタＰ３およびスイッチＮＭＯＳトランジスタＮ２のゲートには、制御回路ＰＦＤ（位相比較器）からの制御信号（ＤＯＷＮ信号）が入力される。
カスコードＮＭＯＳトランジスタＮ４のゲートには電源ＶＤＤ電圧が印加され、カスコードＰＭＯＳトランジスタＰ４のゲートにはＧＮＤ電圧が印加される。

このような構成の電流制御回路１１の場合、制御回路ＰＦＤからのＵＰ信号の立ち上がり信号によって、スイッチＰＭＯＳトランジスタＰ２がオフになり、スイッチＮＭＯＳトランジスタＮ３およびＮ４がオンになる。
このとき、瞬時電流量を決定するスイッチＮＭＯＳトランジスタＮ３のドレイン電圧は、カスコードＮＭＯＳトランジスタＮ４によって電圧レベルが制限される。そのため、瞬時電流値が抑制されることになる。

同様に、制御回路ＰＦＤ（位相比較器）からのＤＯＷＮ信号の立ち上がり信号によって、スイッチＮＭＯＳトランジスタＮ２がオフになり、スイッチＰＭＯＳトランジスタＰ３およびＰ４がオンになる。このとき、瞬時電流量を決定するスイッチＰＭＯＳトランジスタＰ３のドレイン電圧は、カスコードＰＭＯＳトランジスタＰ４によって、電圧レベルが制限される。そのため、瞬時電流値を抑制することができる。

さらに、この第１の実施形態では、瞬時電流を抑制することができるだけでなく、カスコードＮＭＯＳトランジスタＮ４およびカスコードＰＭＯＳトランジスタＰ４を挿入することによって、スイッチＮＭＯＳトランジスタＮ３のゲートを制御することにより電流源ＰＭＯＳトランジスタＰ１のソースノードに供給するＵＰ信号、および、スイッチＰＭＯＳトランジスタＰ３のゲートを制御することにより電流源ＮＭＯＳトランジスタＮ１のソースノードに供給するＤＯＷＮ信号のクロックフィードスルーの影響も低減することができるという利点がある。

また、スイッチＮＭＯＳトランジスタＮ３よりもトランジスタサイズの小さいカスコードＮＭＯＳトランジスタＮ４、および、スイッチＰＭＯＳトランジスタＰ３よりもサイズの小さいカスコードＰＭＯＳトランジスタＰ４を挿入することによって、さらに電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１のソースノードの対ＡＣ接地容量も小さくすることができる。そのため、電流源ＰＭＯＳトランジスタＰ１および電流源ＮＭＯＳトランジスタＮ１のソースノードのチャージアップ、またディスチャージの電荷が小さくなるため、こちらも瞬時電流の低減につながる利点となる。

ここで、第１の実施形態において、電源ＶＤＤが第１電源に対応し、ＧＮＤが第２電源に対応し、スイッチＰＭＯＳトランジスタＰ２が第１トランジスタに対応し、電流源ＰＭＯＳトランジスタＰ１が第１電流源に対応し、電流源ＮＭＯＳトランジスタＮ１が第２電流源に対応し、チャネルＮＭＯＳトランジスタＮ２が第２トランジスタに対応し、スイッチＮＭＯＳトランジスタＮ３が第３トランジスタに対応し、スイッチＰＭＯＳトランジスタＰ３が第４トランジスタに対応している。また、カスコードＮＭＯＳトランジスタＮ４が第１電流制御部に対応し、カスコードＰＭＯＳトランジスタＰ４が第２電流制御部に対応している。

次に、本発明の第２実施形態を説明する。
図２は、第２実施形態における電流制御回路１２の一例を示す回路図である。
この第２実施形態は、第１実施形態における図１において、電流源ＮＭＯＳトランジスタＮ４および電流源ＰＭＯＳトランジスタＰ４に替えて、抵抗Ｒｕｐおよび抵抗Ｒｄｗを挿入したものである。抵抗Ｒｕｐが第１電流制御部に対応し、抵抗Ｒｄｗが第２電流制御部に対応している。

このように、スイッチＮＭＯＳトランジスタＮ３のドレインと電流源ＰＭＯＳトランジスタＰ２のドレインとの間に抵抗Ｒｕｐを挿入することにより、瞬時電流量を決定するスイッチＮＭＯＳトランジスタＮ３のドレイン電圧は抵抗Ｒｕｐによって電圧レベルが抑制される。そのため、瞬時電流値を抑制することができる。
同様に、スイッチＰＭＯＳトランジスタＰ３のドレインと電流源ＮＭＯＳトランジスタＮ２のドレインとの間に抵抗Ｒｄｗを挿入することにより、瞬時電流量を決定するスイッチＰＭＯＳトランジスタＰ３のドレイン電圧は、抵抗Ｒｄｗによって電圧レベルが抑制される。そのため、瞬時電流値を抑制することができる。

次に、本発明の第３実施形態を説明する。
図３は、第３実施形態における電流制御回路１３の一例を示す回路図である。
この第３の実施形態は、図４に示す従来の電流制御回路１０において、スイッチＮＭＯＳトランジスタＮ３のソースとＧＮＤとの間に抵抗Ｒ１を挿入し、且つ、スイッチＰＭＯＳトランジスタＰ３のソースと電源ＶＤＤとの間に抵抗Ｒ２を挿入したものである。この抵抗Ｒ１が第１電流制御部に対応し、抵抗Ｒ２が第２電流制御部に対応している。

このように、スイッチＮＭＯＳトランジスタＮ３のソース側、また、スイッチＰＭＯＳトランジスタＰ３のソース側に抵抗Ｒ１、Ｒ２をそれぞれ挿入し、負帰還効果によるスイッチＮＭＯＳトランジスタＮ３、また、スイッチＰＭＯＳトランジスタＰ３を流れる電流を抑制すること、および減衰定数を大きくすることによっても、電流制御回路１３の出力電流のリンギングを抑制することができる。

そして、このように上記各実施形態における電流制御回路１１〜１３は、瞬時電流値を抑制することができるため、電源電圧ＶＤＤラインおよびＧＮＤラインに図１〜図３中に示すようにインダクタンス成分（Ｌ,vdd、Ｌ,gnd）が付加されたとしても、このインダクタンス成分により生じる出力電流のリンギングを抑制することができる。すなわち、この電流制御回路１１〜１３をチャージポンプとして適用した場合であっても、チャージポンプが理想的な電流を出力することになる。したがって、この電流制御回路１１〜１３を、ＰＬＬ回路を構成するチャージポンプとして適用した場合には、チャージポンプが理想的な電流を出力するため、ＰＬＬ回路のループ帯域幅変動を抑えることができ、すなわち精度のよいＰＬＬ回路を実現することができる。

さらに、出力電流のリンギングを抑制することができるため、この電流制御回路１１〜１３を、FractionalＰＬＬシンセサイザのチャージポンプとして適用する場合には、比較する位相差に対するチャージポンプの出力電流の利得の線形性が向上するため、ΔΣノイズのshapingも向上し、また、比較周波数周期のレファレンススプリアスの低減効果も期待することができる。

また、このように、ＰＬＬ回路の性能を向上させることができるため、図１に示す電流制御回路をチャージポンプとして適用したＰＬＬ回路を、前述の図６に示すような受信系のＲＦ受信システムで用いることによって、ＲＦ信号に隣接する妨害波に所望波が埋もれてしまうことを抑制し、良好なＲＦ受信システムを実現することができる。

１０〜１３電流制御回路
Ｐ１電流源ＰＭＯＳトランジスタ
Ｐ２スイッチＰＭＯＳトランジスタ
Ｐ３スイッチＰＭＯＳトランジスタ
Ｐ４カスコードＰＭＯＳトランジスタ
Ｎ１電流源ＮＭＯＳトランジスタ
Ｎ２スイッチＮＭＯＳトランジスタ
Ｎ３スイッチＮＭＯＳトランジスタ
Ｎ４カスコードＮＭＯＳトランジスタ
Ｒ１，Ｒ２抵抗
Ｒｕｐ，Ｒｄｗ抵抗

Claims

第１電源と第２電源との間に順に直列接続された、第１トランジスタと、第１電流源と、第２電流源と、前記第１トランジスタと相補的に動作する第２トランジスタと、を備えるとともに、
前記第１トランジスタおよび前記第１電流源の接続点と前記第２電源との間に接続され、且つ前記第１トランジスタと相補的に動作する第３トランジスタと、
前記第２電流源および前記第２トランジスタの接続点と前記第１電源との間に接続され、前記第２トランジスタと相補的に動作する第４トランジスタと、を備え、
前記各トランジスタのオンオフ制御により、前記第１電流源および前記第２電流源の中間接続点から出力される電流を制御する電流制御回路であって、
前記第１トランジスタおよび前記第１電流源の接続点と前記第２電源との間の、前記第３トランジスタが接続される経路の前記第１トランジスタと前記第３トランジスタとの間に、当該第３トランジスタの電流を制御する第１電流制御部を介挿し、且つ前記第２トランジスタおよび前記第２電流源の接続点と前記第１電源との間の、前記第４トランジスタが接続される経路の前記第２トランジスタと前記第４トランジスタとの間に、当該第４トランジスタの電流を制御する第２電流制御部を介挿し、
前記第１電流制御部および前記第２電流制御部は、それぞれ抵抗であることを特徴とする電流制御回路。
請求項１に記載の電流制御回路を含むチャージポンプ回路、を備えることを特徴とするＰＬＬ回路。
請求項２に記載のＰＬＬ回路と、
ＲＦ信号と前記ＰＬＬ回路からのローカル信号とをミキシングするミキサと、
を備えることを特徴とするＲＦ受信システム。