JPS6326031A - 時定数可変フイルタを有するｐｌｌ回路 - Google Patents
時定数可変フイルタを有するｐｌｌ回路Info
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- JPS6326031A JPS6326031A JP61168654A JP16865486A JPS6326031A JP S6326031 A JPS6326031 A JP S6326031A JP 61168654 A JP61168654 A JP 61168654A JP 16865486 A JP16865486 A JP 16865486A JP S6326031 A JPS6326031 A JP S6326031A
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- vco
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- Pending
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- 239000003990 capacitor Substances 0.000 abstract description 12
- 230000010355 oscillation Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
ＰＬＬ回路のラグリード型低域通過フィルタにおいて、
直列腕の抵抗素子にダイオードを並列接続することによ
り、成る周波数の同期状態から、他の周波数の同期状態
へ移るまでのロック時間を極めて短縮したものである。
直列腕の抵抗素子にダイオードを並列接続することによ
り、成る周波数の同期状態から、他の周波数の同期状態
へ移るまでのロック時間を極めて短縮したものである。
［産業上の利用分野］
本発明は入力信号に同期した基準周波数の信号を得るた
めに使用されるＰＬＬ回路に関する。
めに使用されるＰＬＬ回路に関する。
ＰＬＬ回路とは位相ロックループ回路の意味であって、
位相同期回路ということができる。
位相同期回路ということができる。
入力信号に同期した周波数を出力信号とする従来のＰＬ
Ｌ回路において、入力信号をｆ、からｆ２へ急に変化さ
せたとき、電圧制御型発振器の発振周波数がｆ２±Δｆ
以内に落ち着くまでの時間（ロック時間）が比較的長か
ったので、それを出来るだけ短くすることが要望されて
いる。
Ｌ回路において、入力信号をｆ、からｆ２へ急に変化さ
せたとき、電圧制御型発振器の発振周波数がｆ２±Δｆ
以内に落ち着くまでの時間（ロック時間）が比較的長か
ったので、それを出来るだけ短くすることが要望されて
いる。
［従来の技術］
第６図は従来のＰＬＬ回路の構成を示す図である。第６
図において、１は入力信号の印加端子、２は位相比較器
で電圧制御型発振器の出力信号と入力信号との位相を比
較し、位相差に対応する電圧出力を得るもの、３はラグ
リード型低域通過フィルタで、直列腕に抵抗素子３１（
Ｒ１）を、並列腕には抵抗素子３２（Ｒ２−）とコンデ
ンサ３４（Ｃ）との直列接続回路を有しているものをい
う。
図において、１は入力信号の印加端子、２は位相比較器
で電圧制御型発振器の出力信号と入力信号との位相を比
較し、位相差に対応する電圧出力を得るもの、３はラグ
リード型低域通過フィルタで、直列腕に抵抗素子３１（
Ｒ１）を、並列腕には抵抗素子３２（Ｒ２−）とコンデ
ンサ３４（Ｃ）との直列接続回路を有しているものをい
う。
ここでラグリード型フィルタとは遅れ・進み型フィルタ
の意味で基準周波数を挟んで位相の遅れ・進みが起こる
ため名づけられている。４は電圧制御型発−器で、以下
本明細書でｖＣＯと略記する。
の意味で基準周波数を挟んで位相の遅れ・進みが起こる
ため名づけられている。４は電圧制御型発−器で、以下
本明細書でｖＣＯと略記する。
５は基準周波数の信号出力端子を示す。位相比較器２、
低域通過フィルタ３、ＶＣＯ４を環状接続してＰＬＬ回
路を構成する。
低域通過フィルタ３、ＶＣＯ４を環状接続してＰＬＬ回
路を構成する。
なお、位相比較器２がディジタル形であるときは、低域
通過フィルタ３との間にチャージポンプを挿入し、位相
比較器２からのパルス幅変調出力をアナログ信号に変換
する。またＶＣＯ４と位相比較器２との間にプリスケー
ラを挿入することがある。これは入力信号端子１からの
信号の周波数とＶＣＯ４の出力周波数との間に大きな差
があるとき、位相比較器２のため使用する。
通過フィルタ３との間にチャージポンプを挿入し、位相
比較器２からのパルス幅変調出力をアナログ信号に変換
する。またＶＣＯ４と位相比較器２との間にプリスケー
ラを挿入することがある。これは入力信号端子１からの
信号の周波数とＶＣＯ４の出力周波数との間に大きな差
があるとき、位相比較器２のため使用する。
第６図の動作は、位相比較器２においてＶＣＯ４の出力
周波数ｆ０に近い周波数の信号ｆ３を入力信号の中から
取り出して位相差比較を行う。両信号の差ｆ、−ｆ０に
比例する信号出力を低域フィルタ３に印加し、同成分を
ＶＣＯ４に与える。
周波数ｆ０に近い周波数の信号ｆ３を入力信号の中から
取り出して位相差比較を行う。両信号の差ｆ、−ｆ０に
比例する信号出力を低域フィルタ３に印加し、同成分を
ＶＣＯ４に与える。
ＶＣＯ４は周波数ｆ０の信号を出力すると共に位相比較
器２に印加する。ｆｏの信号は環境変化に対して影響さ
れず極めて安定に発振し続ける。このとき位相比較器２
の入力信号が周波数ｆ、からｆｌへ急に変わったとき、
ＶＣＯ４の出力がｆ。
器２に印加する。ｆｏの信号は環境変化に対して影響さ
れず極めて安定に発振し続ける。このとき位相比較器２
の入力信号が周波数ｆ、からｆｌへ急に変わったとき、
ＶＣＯ４の出力がｆ。
からｆｔに近いｆｌへ出来るだけ早く変化し、再び安定
に発振し続ける。
に発振し続ける。
［発明が解決しようとする問題点］
入力信号周波数の変化に対し応答する時間をロック時間
という。ロック時間は低域通過フィルタの特性に大きく
影響される。ロック時間を短くすること即ち周波数の変
化に直ぐ応答させるためには、低域通過フィルタの時定
数を短くすることが必要である。第４図に示すラグリー
ド型低域通過フィルタの時定数は、（Ｒ１＋Ｒ２）Ｃに
比例するので、ＲやＣの値を小に選定するが、このとき
ＰＬＬ回路の特性が極めて悪くなるので、時定数を小に
することが難しく、ロック時間との兼ね合いが困難であ
る。
という。ロック時間は低域通過フィルタの特性に大きく
影響される。ロック時間を短くすること即ち周波数の変
化に直ぐ応答させるためには、低域通過フィルタの時定
数を短くすることが必要である。第４図に示すラグリー
ド型低域通過フィルタの時定数は、（Ｒ１＋Ｒ２）Ｃに
比例するので、ＲやＣの値を小に選定するが、このとき
ＰＬＬ回路の特性が極めて悪くなるので、時定数を小に
することが難しく、ロック時間との兼ね合いが困難であ
る。
またＰＬＬ回路としては電源電圧を大きくすること、ｖ
ＣＯの感度を高くすること、近接スプリアスを低くする
こと、カーそれぞれ望ましいけれど、それらの程度に限
度がある。そして電源電圧が大きくないと低域通過フィ
ルタの入力電圧が低くなり、ＶＣＯの感度が高くないと
フィルタ出力により十分な周波数変化を起こすことが田
来す、更に近接スプリアスを低くするためフィルタの時
定数は大きくする必要がある。そのため通常選定したフ
ィルタ素子の定数ではロック時間がどうしても長（なる
。例えばＲ１＝４０にΩ、Ｒ２＝１にΩ。
ＣＯの感度を高くすること、近接スプリアスを低くする
こと、カーそれぞれ望ましいけれど、それらの程度に限
度がある。そして電源電圧が大きくないと低域通過フィ
ルタの入力電圧が低くなり、ＶＣＯの感度が高くないと
フィルタ出力により十分な周波数変化を起こすことが田
来す、更に近接スプリアスを低くするためフィルタの時
定数は大きくする必要がある。そのため通常選定したフ
ィルタ素子の定数ではロック時間がどうしても長（なる
。例えばＲ１＝４０にΩ、Ｒ２＝１にΩ。
Ｃ＝ ４．７μＦのとき、第７図に示すようにロック時
間は約２秒となる。
間は約２秒となる。
本発明の目的は前述の欠点を改善し、低域通過フィルタ
を構成する素子は、ＰＬＬ回路としての動作上所定の値
に選定し、且つ時定数可変の回路構成とすることにより
、ロック時間を短くすることの出来るＰＬＬ回路を提供
することにある。
を構成する素子は、ＰＬＬ回路としての動作上所定の値
に選定し、且つ時定数可変の回路構成とすることにより
、ロック時間を短くすることの出来るＰＬＬ回路を提供
することにある。
［問題点を解決するための手段］
第１図は本発明の原理構成を示す回路図である。
第１図において、１は周波数ｆ、の入力信号端子、２は
位相比較器、３はラグリード型低域通過フィルタ、４は
出力信号周波数ｒ０のＶＣＯを示す。
位相比較器、３はラグリード型低域通過フィルタ、４は
出力信号周波数ｒ０のＶＣＯを示す。
位相比較器２、低域通過フィルタ３、ＶＣＯ４を図示す
るように環状接続して構成するＰＬＬ回路において、本
発明は下記の構成としている。即ち前記ラグリード型低
域通過フィルタ３の直列腕の抵抗素子３１にダイオード
３４を並列接続し、該低域通過フィルタの時定数を可変
としたことである。
るように環状接続して構成するＰＬＬ回路において、本
発明は下記の構成としている。即ち前記ラグリード型低
域通過フィルタ３の直列腕の抵抗素子３１にダイオード
３４を並列接続し、該低域通過フィルタの時定数を可変
としたことである。
［作用コ
入力信号端子１の入力周波数ｆ、に対しＶＣ，０４の出
力周波数ｒ０は、その差が零になるようにＰＬＬ回路と
して安定な発振動作を続けている。若し、入力周波数が
ｆ、から急にｆｔへ変化したとき、位相比較器２におい
てｆｔ−ｆ、に比例する値の出力を得て低域通過フィル
タ３に印加する。
力周波数ｒ０は、その差が零になるようにＰＬＬ回路と
して安定な発振動作を続けている。若し、入力周波数が
ｆ、から急にｆｔへ変化したとき、位相比較器２におい
てｆｔ−ｆ、に比例する値の出力を得て低域通過フィル
タ３に印加する。
そのときダイオード３４は両端の電位差が急に大きくな
るため、導通状態となり、コンデンサ３３を急激に充電
する。また前記ｆｔ−ｆｏに比例する値の信号はＶＣＯ
に印加されてその発振周波数をｆｌに近い値ｆ、に変化
させて発振する。位相比較！２においてｆ、−ｆ、に比
例する出力値を得るとフィルタ３におけるダイオード３
４は電位低下のため、再び非導通となる。そしてコンデ
ンサの充電電位がＶＣＯ４へ与えられると同時に抵抗３
２と３１を介して放電を開始する゛。ＶＣＯ４の発振周
波数はｆ、から再びｆ０方向に変化した値となる。位相
比較器２においてｆｔとの差を演算し、再びダイオード
３４を導通させる値になると、コンデンサ３３を充電さ
せ、且つＶＣＯ４の周波数をｆ、方向に戻すようにする
。このような−コンデンサ３３の充放電がＶＣ，０４の
発振周波数をｆ、の近傍において１〜２回波状に動くの
みで急速にｆ、に安定する。即ちダイオード３４を導通
させる電位が位相比較器２から与えられると、コンデン
サ３２を急速充電させることのため、時定数が急激に小
となり、ダイオード３４が非導通となったとき時定数が
従前の値となる。このような時定数可変のフィルタを使
用するため、ロック時間を従来と比較して極めて短くす
ることができる。
るため、導通状態となり、コンデンサ３３を急激に充電
する。また前記ｆｔ−ｆｏに比例する値の信号はＶＣＯ
に印加されてその発振周波数をｆｌに近い値ｆ、に変化
させて発振する。位相比較！２においてｆ、−ｆ、に比
例する出力値を得るとフィルタ３におけるダイオード３
４は電位低下のため、再び非導通となる。そしてコンデ
ンサの充電電位がＶＣＯ４へ与えられると同時に抵抗３
２と３１を介して放電を開始する゛。ＶＣＯ４の発振周
波数はｆ、から再びｆ０方向に変化した値となる。位相
比較器２においてｆｔとの差を演算し、再びダイオード
３４を導通させる値になると、コンデンサ３３を充電さ
せ、且つＶＣＯ４の周波数をｆ、方向に戻すようにする
。このような−コンデンサ３３の充放電がＶＣ，０４の
発振周波数をｆ、の近傍において１〜２回波状に動くの
みで急速にｆ、に安定する。即ちダイオード３４を導通
させる電位が位相比較器２から与えられると、コンデン
サ３２を急速充電させることのため、時定数が急激に小
となり、ダイオード３４が非導通となったとき時定数が
従前の値となる。このような時定数可変のフィルタを使
用するため、ロック時間を従来と比較して極めて短くす
ることができる。
［実施例］
第２図は本発明の第１実施例として、低域通過フィルタ
の構成を示す。第２図はダイオード３４以外にダイオー
ド３５を使用し、両者を互いに逆方向に接続した場合で
ある。第２図においては、当初ダイオード３４が導通、
３５が非導通であって、コンデンサ３３が充電される。
の構成を示す。第２図はダイオード３４以外にダイオー
ド３５を使用し、両者を互いに逆方向に接続した場合で
ある。第２図においては、当初ダイオード３４が導通、
３５が非導通であって、コンデンサ３３が充電される。
その後、ＶＣＯ４の発振周波数が変化して位相比較器２
の出力が小さな値となれば、ダイオード３５が導通、３
４が非導通となってコンデンサ３３の放電も急激に行わ
れる。そのためＶＣＯ４に印加される電圧変化が激しく
、発振周波数をｆ、近辺で微小変化させた程度でｆ、に
早く落ち着く、即ちロック時間が第１図の場合より更に
短縮できる。
の出力が小さな値となれば、ダイオード３５が導通、３
４が非導通となってコンデンサ３３の放電も急激に行わ
れる。そのためＶＣＯ４に印加される電圧変化が激しく
、発振周波数をｆ、近辺で微小変化させた程度でｆ、に
早く落ち着く、即ちロック時間が第１図の場合より更に
短縮できる。
次に第３図はダイオードとしてツェナダイオードを使用
する実施例を示している。ツェナダイオード３６と直列
抵抗素子３７とを抵抗素子３１に並列接続する。この場
合は位相比較器２の出力がＶＣＯ４への入力と比較し、
ツェナ電圧以上の差があるときのみ、時定数を小とする
ように動作する。入力信号が通常のダイオードの順方向
電位降下０．６ Ｖ以上の値で振幅変調されている場合
に、この回路構成で利用することができる。
する実施例を示している。ツェナダイオード３６と直列
抵抗素子３７とを抵抗素子３１に並列接続する。この場
合は位相比較器２の出力がＶＣＯ４への入力と比較し、
ツェナ電圧以上の差があるときのみ、時定数を小とする
ように動作する。入力信号が通常のダイオードの順方向
電位降下０．６ Ｖ以上の値で振幅変調されている場合
に、この回路構成で利用することができる。
第４図はツェナダイオード２個３６．３８を直列接続し
て場合であって、位相比較器２とＶＣＯ４の入力間でツ
ェナ電圧以上の電位差があるとき、時定数を小とする。
て場合であって、位相比較器２とＶＣＯ４の入力間でツ
ェナ電圧以上の電位差があるとき、時定数を小とする。
この回路は第３図の場合と比べてよりロック時間を短く
することに有効である。
することに有効である。
［発明の効果］
このようにして本発明によると、低域通過フィルタの抵
抗素子にダイオードを並列接続するのみの簡単な構成で
あっても、ロック時間を従来より掻めて短（することが
できる。第２図に示す構成によりＲ１＝１０にΩ、Ｒ２
＝１にΩ、Ｃ＝４．７μＦの素子を使用したとき、第５
図に示すように０゜２５秒のロック時間が得られた。な
おダイオードを使用しない場合は、第７図に示すとおり
２秒のロック時間であるから約１／８に短縮された。
抗素子にダイオードを並列接続するのみの簡単な構成で
あっても、ロック時間を従来より掻めて短（することが
できる。第２図に示す構成によりＲ１＝１０にΩ、Ｒ２
＝１にΩ、Ｃ＝４．７μＦの素子を使用したとき、第５
図に示すように０゜２５秒のロック時間が得られた。な
おダイオードを使用しない場合は、第７図に示すとおり
２秒のロック時間であるから約１／８に短縮された。
本発明ではロック時間を短縮することのみ可能であり、
付加ダイオード以外の素子による回路が従来のＰＬＬ回
路として動作することに与える影響はないから、既存の
回路に適用して極めて有効である。
付加ダイオード以外の素子による回路が従来のＰＬＬ回
路として動作することに与える影響はないから、既存の
回路に適用して極めて有効である。
第１図は本発明の原理構成を示す図、
第２図〜第４図は本発明の各実施例としてラグリード型
低域通過フィルタの構成を示す図、第５図は第２図に示
す構成のロック時間の例を示す図、 第６図は従来のＰＬＬ回路の構成を示す図、第７図は第
６図によるロック時間の例を示す図である。 １−信号入力端子 ２− 位相比較器 ３−・・・・ラグリード型低域通過フィルタ４・−、Ｖ
ＣＯ ５・−出力端子 ３１、 ３２． ３７−抵抗素子 ３３− コンデンサ ３４．３５−−−ダイオード ３６．３８−・−ツェナダイオード 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 従来のＰＬＬ回路図 第６図 従来の０７り時間 第７因
低域通過フィルタの構成を示す図、第５図は第２図に示
す構成のロック時間の例を示す図、 第６図は従来のＰＬＬ回路の構成を示す図、第７図は第
６図によるロック時間の例を示す図である。 １−信号入力端子 ２− 位相比較器 ３−・・・・ラグリード型低域通過フィルタ４・−、Ｖ
ＣＯ ５・−出力端子 ３１、 ３２． ３７−抵抗素子 ３３− コンデンサ ３４．３５−−−ダイオード ３６．３８−・−ツェナダイオード 特許出願人 富士通株式会社 代理人 弁理士 鈴木栄祐 従来のＰＬＬ回路図 第６図 従来の０７り時間 第７因
Claims (1)
- 【特許請求の範囲】 位相比較器（２）と、ラグリード型低域通過フィルタ（
３）と、電圧制御型発振器（４）とを環状接続して構成
されるＰＬＬ回路において、 前記ラグリード型低域通過フィルタ（３）の直列腕の抵
抗素子（３１）にダイオード（３４）を並列接続し時定
数可変としたこと を特徴とする時定数可変の低域通過フィルタを有するＰ
ＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168654A JPS6326031A (ja) | 1986-07-17 | 1986-07-17 | 時定数可変フイルタを有するｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61168654A JPS6326031A (ja) | 1986-07-17 | 1986-07-17 | 時定数可変フイルタを有するｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6326031A true JPS6326031A (ja) | 1988-02-03 |
Family
ID=15872029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61168654A Pending JPS6326031A (ja) | 1986-07-17 | 1986-07-17 | 時定数可変フイルタを有するｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6326031A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182447A (ja) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | 位相ロックループ回路及び遅延ロックループ回路 |
-
1986
- 1986-07-17 JP JP61168654A patent/JPS6326031A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009182447A (ja) * | 2008-01-29 | 2009-08-13 | Fujitsu Microelectronics Ltd | 位相ロックループ回路及び遅延ロックループ回路 |
| US8264259B2 (en) | 2008-01-29 | 2012-09-11 | Fujitsu Semiconductor Limited | Phase-locked loop circuit and delay-locked loop circuit |
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