KR100959476B1 - 대역폭 제어를 위한 루프 필터 캘리브레이션을 갖는 주파수합성기 - Google Patents

대역폭 제어를 위한 루프 필터 캘리브레이션을 갖는 주파수합성기 Download PDF

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

예시적인 실시예에 따르면, 본 발명의 예시적인 실시예에 따르면, 주파수 합성기는 루프 필터를 포함하고, 루프 필터는 제1 단자와 제2 단자를 구비한 커패시터를 포함한다. 주파수 합성기 모듈은 루프 필터 내의 커패시터에 결합된 루프 필터 캘리브레이션 모듈을 더 포함한다. 루프 필터 캘리브레이션 모듈은 루프 필터가 캘리브레이션 모드에 있을 때, 커패시터의 제1 단자와 커패시터의 제2 단자 사이의 초기 용량을 대상 용량으로 상승시키는 것을 유발한다. 대상 용량은 상기 루프 필터의 대역폭 제어 향상과 루프 필터의 단위 이득 대역폭(unity gain banwidth)의 퍼센트 에러의 감소를 유발한다. 루프 필터는 스위치 커패시터 어레이를 더 포함하고, 스위치 커패시터 어레이는, 루프 필터 캘리브레이션 모듈에 의해 제공된 디지털 피드백 신호에 응답하여, 초기 용량을 상기 대상 용량으로 상승시키는 것을 유발하도록 구성된다.
루프 필터, 피드백 신호, 기준 신호, 대상 용량, 캘리브레이션 모듈

Description

대역폭 제어를 위한 루프 필터 캘리브레이션을 갖는 주파수 합성기{FREQUENCY SYNTHESIZER WITH LOOP FILTER CALIBRATION FOR BANDWIDTH CONTROL}
본 발명은 일반적으로 전기 회로 분야에 관한 것이다. 보다 구체적으로, 본 발명은 주파수 합성기 분야에 관한 것이다.
아날로그 변조 주파수 합성기(analog modulated frequency synthesizers)와 같은 변조 주파수 합성기는 "GSM(Global-System for Mobility)" 셀룰러 통신 시스템 등의 셀룰러 통신 시스템에 이용된다. 변조 주파수 합성기에서 데이터는 위상 잠금 루프(PLL)의 피드백 경로 내의 플랙셔널 N 분주기(fractional-N frequency divider) 등의 분주기의 값을 전환함으로써 변조된다. 아날로그 변조 합성기 등의 변조 주파수 합성기는 위상 잠금 루프로 인한 대역통과 필터링(bandpass filtering)을 보상하기 위해 데이터 경로 상에 프리-엠퍼시스(pre-emphasis)를 채용하는 경우가 있다. 그러나, 데이터 프리-엠퍼시스가 사용되면, 변조 주파수 합성기 내의 루프 필터의 대역폭은 GSM 통신 시스템과 같은 통신 시스템의 요구 사항을 충족하기 위해 정밀하게 제어되어야만 한다.
변조 주파수 합성기는 통상적으로 레지스터와 캐패시터 등의 수동 소자를 포함하는 루프 필터를 이용한다. 이들 수동 소자는 프로세스 및 온도 변동(temperature variation)를 겪게 되고, 이는 루프 필터의 대역폭에 좋지 않은 변경을 유발할 수 있다. 예를 들면, 루프 필터는 레지스터와 직렬 연결된 대용량 커패시터를 통상적으로 포함하며, 여기서 커패시터는 프로세스 및 온도 변동의 결과로서 루프 필터 대역폭에 매우 좋지 않은 영향을 준다.
따라서, 아날로그 변조 합성기 등의 변조 주파수 합성기에는 향상된 루프 필터 대역폭 제어가 제공될 필요가 있다.
본 발명은 향상된 대역폭 제어를 위한 루프 필터 캘리브레이션을 갖는 주파수 합성기에 관한 것이다. 본 발명은 아날로그 변조 합성기 등의 변조 주파수 합성기에 있어서 향상된 루프 필터 대역폭에 대한 요구를 충족시킨다.
본 발명의 예시적인 실시예에 따르면, 주파수 합성기는 루프 필터를 포함하고, 루프 필터는 제1 단자와 제2 단자를 구비한 커패시터를 포함한다. 예를 들면, 주파수 합성기 모듈은 가우시언 미니멈 쉬프트 키잉 변조 주파수 합성기(Gaussian minimum shift keying modulated frequency synthesizer)일 수 있다. 주파수 합성기 모듈은 루프 필터 내의 커패시터에 결합된 루프 필터 캘리브레이션 모듈을 더 포함한다. 루프 필터 캘리브레이션 모듈은 루프 필터가 캘리브레이션 모드에 있을 때, 커패시터의 제1 단자와 커패시터의 제2 단자 사이의 초기 용량을 대상 용량으로 상승시키는 것을 유발한다. 대상 용량은 상기 루프 필터의 대역폭 제어를 향상시키는 것을 유발한다.
본 발명의 예시적인 실시예에 따르면, 대상 용량은 상기 루프 필터의 단위 이득 대역폭(unity gain banwidth)의 퍼센트 에러의 감소를 유발한다. 루프 필터는 상기 커패시터의 상기 제1 단자와 상기 제2 단자 사이에 결합된 스위치 커패시터 어레이를 더 포함하고, 스위치 커패시터 어레이는, 루프 필터 캘리브레이션 모듈에 의해 제공된 디지털 피드백 신호에 응답하여, 초기 용량을 상기 대상 용량으로 상승시키는 것을 유발하도록 구성된다. 루프 필터 캘리브레이션 모듈은 오실레이터를 포함하고, 오실레이터는, 루프 필터가 상기 캘리브레이션 모드에 있을 때, 커패시터의 제1 단자에 톱니 파형을 제공한다.
본 발명의 예시적인 실시예에 따르면, 루프 필터 캘리브레이션 모듈은 바이너리 검색 블록을 포함하고, 바이너리 검색 블록은 디지털 전압 에러 신호를 수신하여 디지털 피드백 신호를 출력하도록 구성된다. 루프 필터 캘리브레이션 블록은 바이너리 검색 블록에 결합된 위상 에러-전압 에러 변환기를 더 포함하고, 위상 에러-전압 에러 변환기는 업/다운 위상 에러 신호를 수신하여 디지털 전압 에러 신호를 출력하도록 구성된다. 주파수 합성기 모듈은 루프 필터에 결합되는 전압 제어 오실레이터 모듈을 더 포함하고, 전압 제어 오실레이터 모듈은 루프 필터에 의해 출력된 튜닝 전압에 응답하여 출력 신호를 생성하도록 구성된다.
주파수 합성기 모듈은 전압 제어 오실레이터 모듈에 결합된 디바이더 모듈을 더 포함하고, 디바이더 모듈은 전압 제어 오실레이터 모듈로부터 출력 신호를 수신하여, 0보다 크고 1보다 작은 숫자로 상기 출력 신호를 나누고, 피드백 신호를 출력한다.
본 발명의 다른 특징 및 이점은 이하 첨부한 도면 및 상세한 설명을 통해 당업자에게 보다 자명해질 것이다.
도 1은 본 발명의 일 실시예에 따른, 예시적인 루프 필터 캘리브레이션 모듈을 포함하는 예시적인 주파수 합성기를 도시한 블록도,
도 2는 본 발명의 일 실시예에 따른, 예시적인 루프 필터 캘리브레이션 모듈을 도시한 블록도이다.
본 발명은 향상된 대역폭 제어를 위한 루프 필터 캘리브레이션을 갖는 주파수 합성기에 관한 것이다. 이하의 설명은 본 발명의 실시와 관련된 구체적인 정보를 포함한다. 본 발명이 본 명세서에서 특정하여 설명한 것과는 다른 방식으로 실시될 수 있다는 것은 당업자에게 자명하다. 또한, 본 발명을 보다 명확하게 하기 위해 본 발명의 일부 특정 항목에 대해서는 본 명세서에 기술하지 않는다. 본 명세서에서 기술하지 않는 특정 항목은 당업자에게 공지된 것이다.
본 명세서의 도면과 이를 참조한 상세한 설명은 단지 본 발명을 예시하기 위한 것이다. 본 발명을 간결하게 하기 위해, 본 발명의 이론을 사용하는 본 발명의 다른 실시예에 대해서는 특정하여 설명하지 않으며, 도면에 특정하여 도시하지 않는다.
본 발명은 주파수 합성기에서 루프 회로를 캘리브레이션하는 진보된 루프 필터 캘리브레이션 모듈을 제공한다. 본 발명을 예시하기 위해 아날로그 변조 주파수 합성기가 본 실시예에서 사용되지만, 본 발명의 루프 필터 캘리브레이션 모듈은 다른 타입의 주파수 합성기에 적용되어, 향상된 루프 대역폭 제어를 위한 루프 필터 캘리브레이션을 제공할 수 있다. 일반적으로, 본 발명의 루프 필터 캘리브레이션 모듈은 다양한 어플리케이션에 사용되는 플랙셔널-N 주파수 합성기에 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 예시적인 루프 필터 캘리브레이션 모듈을 포함하는 예시적인 주파수 합성기의 블록도를 도시한다. 도 1에서 특정 항목과 양태가 생략되었지만, 이는 당업자에게 자명한 것이다. 주파수 합성기 모듈(100)은 위상/주파수 검출기(102), 전하 펌프(charge pump)(104), 루프 필터 캘리브레이션 모듈(106), 루프 필터(108), 전압 제어 오실레이터 모듈(110), 디바이더 모듈(112), 및 변조기 모듈(114)을 포함한다. 루프 필터(108)는 레지스터(128), 스위치(130), 커패시터(132,134), 및 스위치 커패시터 어레이(135)를 더 포함한다. 주파수 합성기 모듈(100)은, GMSK(Gaussian minimum shift keying) 변조 시그마-델타("
Figure 112007092467740-pct00001
") 주파수 합성기와 같은 아날로그 변조 주파수 합성기를 포함할 수 있다. 일 실시예에서, 주파수 합성기 모듈(100)은 비변조(unmodulated) 플랙셔널-N 주파수 합성기를 포함할 수 있다. 다른 실시예에서, 주파수 합성기 모듈(100)은 다른 타입의 변조 주파수 합성기를 포함할 수 있다.
도 1에 도시된 바와 같이, 기준 신호(116)는 위상/주파수 검출기(102)의 일측 입력에 결합되고, 디바이더 모듈(112)에서 출력된 피드백 신호는 라인(118)을 통해 위상/주파수 검출기(102)의 타측 입력에 결합된다. 위상/주파수 검출기(102)는 일측 입력에서 기준 신호(116)를 수신하고, 타측 입력에서 디바이더 모듈에 의해 출력된 피드백 신호를 수신하여, 기준 신호(116)의 위상과 디바이더 모듈(112)에 의해 출력된 피드백 신호의 위상을 비교하도록 구성될 수 있다. 위상/주파수 검출기(102)는, 피드백 신호의 위상이 기준 신호(116)의 위상을 앞서는 경우에 라인(120)에 업 페이즈(up phase) 에러 신호를 출력하고, 피드백 신호의 위상이 기준 신호(116)의 위상에 뒤처지는 경우에 라인(122)에 다운 페이즈(down phase) 에러 신호를 출력하도록 더 구성될 수 있다. 업 페이즈 에러 신호와 다운 페이즈 에러 신호 사이의 차이는 기준 신호(116)와 디바이더 모듈(112)에 의해 출력된 피드백 신호 사이의 위상차에 비례한다.
또한, 도 1에 도시한 바와 같이, 전하 펌프(104)는 위상/주파수 검출기(102)에 결합된다. 전하 펌프(104)는 각각의 라인(120,122)에서 업 페이즈 및 다운 페이즈 에러 신호를 수신하고, 업 페이즈 및 다운 페이즈 에러 신호를 수정된 신호로 변환하고, 수정된 신호를 루프 필터(108)로 출력하도록 구성된다. 또한, 전하 펌프(104)는 다음의 식으로 표기될 수 있는 전하 펌프 전류("ICP")를 라인(124) 상에 제공하도록 구성될 수 있다.
ICP = VBG / RBG 식(1)
상기 식(1)에서 "VBG"는 프로세스 및 온도와 독립인 밴드갭 전압(bandgap voltage)이고, "RBG"는 전하 펌프(104) 내의 내부 레지스터의 저항값이다. 또한, 전하 펌프(104)는 라인(126) 상에서 전압 제어 오실레이터 모듈(110)로부터 전압 제어 오실레이터(VCO) 이득 수정 신호(gain correction signal)를 수신할 수 있다.
도 1에 더 도시된 바와 같이, 루프 필터(108)는 전하 펌프(104)에 결합되고, 라인(124)을 통해 전하 펌프(104)로부터 수정 신호를 수신하고, 전압 제어 오실레이터 모듈(110)로 출력되는 튜닝 전압(tuning voltage)을 생성하도록 구성될 수 있다. 도 1에 도시된 바와 같이, 루프 필터(108)는 레지스터(128), 스위치(130), 커패시터(132,134) 및 스위치 커패시터 어레이(135)를 포함한다. 도 1에 더 도시된 바와 같이, 레지스터(128)의 제1 단자와 커패시터(134)의 제1 단자는 노드(142)에 결합되고, 레지스터(128)의 제2 단자는 스위치(130)의 제1 단자에 결합된다. 스위치(130)는, 루프 필터 캘리브레이션 모듈(106)이 기동될 때 시작되는 루프 필터(108)의 캘리브레이션 모드에서 개방 위치에 있고, 루프 필터(108)가 정상 동작 모드에 있는 경우에는 폐쇄 위치에 있도록 구성될 수 있다.
도 1에 도시된 바와 같이, 스위치(130)의 제2 단자는 노드(136)에서 커패시터(132)의 제1 단자에 결합되고, 커패시터(132)의 제2 단자와 커패시터(134)의 제2 단자는 노드(140)에서 그라운드(138)에 결합된다. 루프 필터(108)에서, 커패시터의 용량(capacitance)은 커패시터(134)의 용량보다 상당히 크다. 커패시터(132)는 소 정의 대상 용량(target capacitance) 보다 작은 용량을 갖도록 설계되고, 이는 루프 필터(108)의 캘리브레이션 동안 루프 필터 캘리브레이션 모듈(106)에 의해 노드 136와 140 사이에 제공된다. 일례로, 커패시터(132)는 대상 용량보다 10.0% 정도 작은 용량을 가질 수도 있다. 그러나, 커패시터(132)는 대상 용량 보다 10.0% 크거나 작은 용량을 가질 수도 있다.
도 1에 도시된 바와 같이, 스위치 커패시터 어레이(135)의 제1 단자는 노드(136)에서 루프 필터 캘리브레이션 모듈(106)의 오실레이터 출력 신호에 결합되고, 스위치 커패시터 어레이(135)의 제2 단자는 노드(140)에서 그라운드(138)에 결합되며, 스위치 커패시터 어레이(135)의 제3 단자는 라인(144)을 통해 루프 필터 캘리브레이션 모듈(106) 내의 바이너리 검색 블록(binary search block)(도 1에 미도시됨)의 출력에 결합된다. 스위치 커패시터 어레이(135)는 라인(144)을 통해 루프 필터 캘리브레이션 모듈(106)로부터 수신되는 N-비트 디지털 피드백 신호에 의해 개별적으로 턴 온 또는 오프될 수 있는 적정 수의 커패시터를 포함할 수 있다. 스위치 커패시터 어레이(135)에 의해 수신된 N-비트 디지털 피드백 신호는 어느 커패시터를 턴 온 또는 오프할지 선택할 수 있고, 따라서 스위치 커패시터 어레이(135)의 용량을 결정할 수 있다. 루프 필터(108)의 캘리브레이션 모드 동안, 스위치 커패시터 어레이(135)의 용량은 노드 136과 140 사이의 전체 용량이 소정의 대상 용량이 되도록 선택될 수 있다. 캘리브레이션 모드의 개시시, 노드 136과 140 사이의 초기 용량은 커패시터(132)의 용량과 동일하다. 다른 실시예에서, 루프 필터(108)는 도 1에 도시하지 않은 추가적인 수동 소자를 포함할 수도 있다. 예를 들 면, 루프 필터(108)는 레지스터(128)에 더하여 하나 또는 그 이상의 레지스터를 포함할 수도 있고, 커패시터(132,134)에 더하여 하나 또는 그 이상의 커패시터를 포함할 수도 있다.
루프 필터 캘리브레이션 모듈(106)은 루프 필터 캘리브레이션 모드(106)에 전원이 공급될 때 일어나는, 즉 스위치(130)가 개방 위치에 있을 때 루프 필터(108)를 캘리브레이션 하도록 구성될 수 있다. 노드 136과 140 사이(즉, 커패시터(132)의 제1 단자와 제2 단자 사이)의 루프 필터(108)의 용량이 커패시터(132)의 용량과 동일한 초기 용량으로부터, 스위치 커패시터 어레이(135)의 용량과 커패시터(132)의 용량을 합산한 것으로 결정되는 대상 용량까지 증가하는 것에 기인하여, 루프 필터 캘리브레이션 모듈(106)은 루프 필터(108)를 캘리브레이션하도록 더 구성될 수 있다. 대상 용량은 루프 필터(108)의 단위 이득 대역폭의 에러율을 감소시키도록 결정될 수 있다. 예시적으로, 대상 용량은 GMS 통신 규격(specification)을 충족하는 ±3.0%의 단위 이득 대역폭을 제공하도록 결정될 수 있다.
배경적인 정보로, 단위 이득 대역폭은 다음의 식에 의해 근사될 수 있다.
단위 이득 대역폭 = ICP·R1·C1·KV/2πN/(C1+C2) 식(2)
식(2)에서, ICP=VBG/RBG(식(1)로부터)이고, "R1"은 레지스터(128)의 저항값, "C1"은 커패시터(132)의 용량, "KV"는 전압 제어 오실레이터 모듈(110)의 이득, 그리고 "C2"는 커패시터(134)의 용량이다. R1은 RBG와 일치하도록 선택되어 ICP×R1의 곱은 거의 상수로 될 수 있고, KV는 단위 이득 대역폭의 변동을 최소화하도록 적절하게 캘리브레이션된다. 그러나, C1 내의 프로세스 및 온도 변동은 단위 이득 대역폭에 바람직하지 않은 변동을 가져올 수 있다. 예시적으로, C1(즉, 루프 필터(108) 내의 커패시터(132)의 용량)에서의 ±20.0% 변동은 단위 이득 대역폭에 ±4.5%의 변화를 일으킨다. 그러나, 루프 필터 캘리브레이션 모듈(106)을 이용하여 노드 136과 140 사이의 용량이 대상 용량과 동일하게 되도록 루프 필터(108)를 캘리브레이션하면, C1에서의 변동(즉, 프로세스 및 온도 변동)에 기인한 단위 이득 대역폭의 변동은 상당히 감소될 수 있다. 예시적으로, C1내의 변동에 기인한 단위 이득 대역폭의 변동은 루프 필터(108)의 캘리브레이션에 의해 ±0.2%로 감소된다. 따라서, 루프 필터 캘리브레이션 모듈(106)을 이용하여 루프 필터(108)를 캘리브레이션함으로써, 본 발명은 루프 필터(108)의 대역폭에서의 변동을 감소시킬 수 있고, 루프 필터 대역폭의 향상된 제어를 얻을 수 있다는 이점이 있다.
또한, 도 1에 도시된 바와 같이, 전압 제어 오실레이터 모듈(110)은 루프 필터(108)에 결합되고, 아날로그 전압 제어 오실레이터를 포함할 수 있다. 전압 제어 오실레이터 모듈(110)은 루프 필터(108)로부터 VTUNE(즉, 제어 전압)을 수신하고, 출력 신호(146)를 생성하도록 구성될 수 있다. 전압 제어 오실레이터 모듈(110)은 디지털 위상 잠금 루프를 포함하는 VCO 자동 튜닝 회로를 포함할 수 있다. 전압 제어 오실레이터 모듈(110)은, 라인(126)을 통해 전하 펌프(104)로 VCO 수정 신호를 제공할 수 있는 VCO 이득 수정 회로를 더 포함할 수 있다. 도 1에 더 도시된 바와 같이, 전압 제어 오실레이터 모듈(110)에 의해 출력되는 출력 신호(146)는 라인(148)에서 디바이더 모듈(112)의 입력에 결합된다.
디바이더 모듈(112)은 라인(148)에서 전압 제어 오실레이터 모듈(110)로부터의 출력 신호(146)를, 라인(150)에서 변조기 모듈(114)로부터의 출력신호를 수신하고, 출력 신호(146)의 주파수를 N으로 나누고, 라인(118)을 통해 위상/주사수 검출기(102)로 피드백 신호를 출력하도록 구성될 수 있으며, 여기서 "N"은 0.0과 1.0 사이의 값을 가지는 프랙션(fraction)이다. 전압 제어 오실레이터 모듈(110)의 간접적인 변조(indirect modulation)는 변조기 모듈(114)로부터의 출력 신호를 통해 피드백 디바이더 "N"을 적당하게 변경함으로써 취득될 수 있다. 도 1에 도시된 바와 같이, 변조기 모듈(114)은 디바이더 모듈(112)에 결합되어, 데이터(152)와 데이터 프리-엠퍼시스를 포함할 수 있는 적당한 프로세스 데이터(152)를 수신하고, 디바이더 모듈(112)에 출력 신호를 제공하도록 구성될 수 있다. 변조기 모듈(114)은 GMSK 변조기와 같은 아날로그 변조기를 포함할 수 있다. 다른 실시예에서, 변조기 모듈(114)은 상이한 타입의 변조기를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른, 예시적인 루프 필터 커패시터와 스위치 커패시터 어레이에 결합된 예시적인 루프 필터 캘리브레이션 모듈의 블록도를 도시한다. 도 2에서의 루프 필터 캘리브레이션 모듈(206), 커패시터(232), 스위치 커패시터 어래이(235), 그라운드(238), 노드(236,240), 및 라인(244)은, 도 1에서의 루프 필터 캘리브레이션 모듈(106), 커패시터(132), 스위치 커패시터 어래이(135), 그라운드(138), 노드(136,140), 및 라인(144)에 각각 대응한다. 루프 필터 캘리브레이션 모듈(206)은 위상/주파수 검출기(254), 위상에러-전압에러 변환기(256), 바이너리 검색 블록(258), 타이밍 발생기(260) 및 오실레이터(260)를 포함한다.
도 2에 도시된 바와 같이, 기준 신호(266)는 위상/주파수 검출기(254)의 일측의 입력에 결합되고, 오실레이터(264)의 출력 신호는 라인(268)을 통해 위상/주파수 검출기의 타측의 입력에 결합된다. 위상/주파수 검출기(254)는 일측의 입력에서 기준 신호(266)를 수신하고, 타측의 입력에서 오실레이터 출력 신호를 수신하며, 기준 신호(266)의 위상과 오실레이터(264)에서 생성된 출력 신호의 위상을 비교한다. 위상/주파수 검출기(254)는 오실레이터 출력 신호의 위상이 기준 신호(266)의 위상을 앞서는 경우에 라인(270)에 업 페이즈(up phase) 에러 신호를 출력하고, 오실레이터 출력 신호의 위상이 기준 신호(266)의 위상에 뒤처지는 경우에 라인(122)에 다운 페이즈(down phase) 에러 신호를 출력하도록 더 구성될 수 있다. 업 페이즈 에러 신호와 다운 페이즈 에러 신호 사이의 차이는 기준 신호(266)와 오실레이터 출력 신호 사이의 위상차에 비례한다.
도 2에 도시된 바와 같이, 위상에러-전압에러 변환기(256)는 라인(270,272)을 통해 위상/주파수 검출기(254)에 결합된다. 위상에러-전압에러 변환기(256)는 각각의 라인 270과 272 상에서 업/다운 페이즈 에러 신호를 수신하고, 업/다운 페이즈 에러 신호를 디지털 에러 신호인 전압 에러 신호로 변환하도록 더 구성될 수 있다. 업/다운 페이즈 에러 신호를 라인(274)을 통해 출력되는 전압 에러 신호로 변환하기 위해, 전하 펌프 및 커패시터가 위상에러-전압에러 변환기(256)에 이용 될 수 있다. 도 2에 더 도시된 바와 같이, 바이너리 검색 모듈(258)은 라인(274)을 통해 위상에러-전압에러 변환기(256)에 결합된다. 바이너리 검색 모듈(258)은 위상에러-전압에러 변환기(256)로부터 전압 에러 신호(즉, 디지털 에러 신호)를 수신하고, 라인(276)을 통해 스위치 커패시터 어레이(235)로 N-비트 디지털 피드백 신호를 출력하도록 구성될 수 있다. N-비트 디지털 피드백 신호에서의 비트 수는 스위치 커패시터 어레이(235)의 튜닝 범위에 의해 결정된다.
도 2에 도시된 바와 같이, 타이밍 발생기(260)는 바이너리 검색 블록(258)에 결합된다. 타이밍 발생기(260)는 타이밍 발생기(260)의 주파수 범위를 결정하는 기준 신호(266)를 수신하도록 구성될 수 있고, 라인(278)을 통해 바이너리 검색 블록(258)으로 신호를 출력 신호를 제공한다. 타이밍 발생기(260)는 파워-온 리셋 회로(도 2에는 미도시)에 의해 제어되는데, 파워-온 리셋 회로는 타이밍 발생기(260)로 하여금 루프 필터 캘리브레이션 모듈(206)이 파워-온될 때 기동하는 것을 허용한다. 도 2에 더 도시된 바와 같이, 스위치 커패시터 어레이(235)의 제3 단자는 라인(244)을 거쳐 바이너리 검색 블록(258)에 결합되고, 스위치 커패시터 어레이(235)의 제1 단자는 노드(240)에서 오실레이터(264)와 커패시터(232)의 제1 단자에 결합되며, 스위치 커패시터 어레이(235)의 제2 단자는 노드(240)에서 그라운드(238)에 결합된다. 전술한 바와 같이, 도 1에서의 루프 필터(108)의 캘리브레이션 모드 동안, 스위치 커패시터 어레이(235)의 용량은 노드 236와 240 간의 전체 용량이 원하는 대상 용량으로 되도록 선택된다.
오실레이터(264)는 저주파수 오실레이터를 포함할 수 있고, 위상/주파수 검 출기(254)의 입력과 노드(236)로 결합되는 출력 신호를 생성하도록 구성될 수 있다. 출력 신호는 50.0% 듀티 사이클의 톱니 파형이며, 이하의 식(3)에 의해 표기되는 주파수("FOSC")를 가진다.
FOSC = (VBG/REXT)/(C·△V) 식(3)
식(3)에서, "REXT"는 외부의 기준 레지스터이고, "VBG"는 프로세스 및 온도 독립인 밴드갭 전압이고, "C"는 노드 236과 240(즉, 그라운드(238)) 간의 용량이며, "△V"는 오실레이터(264)에 의해 발생된 톱니 파형의 고전압 지점과 저전압 지점 간의 전압의 차이다. 오실레이터(264)의 출력 신호(즉, 톱니 파형)는 VBG/REXT와 동일한 전류를 제공하는 밴드갭 전류원으로부터 생성된다. 예시적으로, 오실레이터(264)에 의해 생성된 출력 신호는 대략 130.0kHz의 주파수를 가질 수도 있다. 그러나, 오실레이터(264)는 130.0kHz 보다 높거나 낮은 주파수를 가진 출력 신호를 생성할 수도 있다.
루프 필터 캘리브레이션 모듈(206)의 동작을 이하에 설명한다. 도 1에서 루프 필터(108)의 캘리브레이션 모드는, 도 1에서 주파수 합성기 모듈(100)의 파워-온을 일으키는, 루프 필터 캘리브레이션 모듈(206)의 파워-온 시 자동으로 개시된다. 루프 필터 캘리브레이션 모드의 개시시, 스위치(130)는 개방되어 커패시터(232)와 스위치 커패시터 어레이(235)를 루프 필터(108)로부터 접속해제(전기적으로 절연)한다. 톱니 파형의 출력 신호는 오실레이터(264)에 의해 생성되고, 노드(236)에 인가되어 커패시터(232)(즉, 노드(236)와 커패시터(232) 사이의 용량)에 걸친 용량을 캘리브레이션한다. 커패시터(232)는 노드 236과 240 사이(즉, 커패시터(232)에 걸친)에 제공될 소정의 최종 용량인 대상 용량보다 작은 용량을 갖도록 선택된다. 커패시터(232)의 용량은 소정의 용량 캘리브레이션 범위를 제공하도록 적당하게 선택될 수 있다.
노드 236과 240 사이의 용량(즉, 커패시터(232)의 제1 및 제2 단자 사이의 용량)에 의존하는 오실레이터(264)에 의해 생성된 출력 신호의 주파수는 위상/주파수 검출기(254)에 의한 기준 신호(266)에 비교된다. 기준 신호(266)와 오실레이터(264)에 의해 생성된 출력 신호 사이의 위상 차에 대응하는 업/다운 위상 에러 신호는 위상에러-전압에러 변환기(256)에 의해 전압 에러 신호로 변환된다. 디지털 에러 신호인 전압 에러 신호는 바이너리 검색 블록(258)에 의해 N-비트 디지털 피드백 신호로 변환되어 스위치 커패시터 어레이(235)로 출력된다. 스위치 커패시터 어레이(235)의 튜닝 범위는 N-비트 디지털 피드백 신호에서의 비트 수를 결정한다. 기준 신호(266)는 타이밍 발생기(260)에 결합되어, 바이너리 검색 블록(258)에 결합된 타이밍 발생기(260)의 주파수 범위를 결정한다.
타이밍 발생기(260)는 N-비트 디지털 피드백 신호가 스위치 커패시터 어레이(235)로 출력되는 속도를 결정한다. 예를 들면, N-비트 디지털 피드백 신호는 매 16 사이클의 기준신호(266)의 끝에서, 또는 다른 적절수 사이클의 기준 신호(266)의 끝에서 스위치 커패시터 어레이(235)로 출력될 수 있다. 스위치 커패시터 어레이(235)의 용량을 변경함으로써, N-비트 디지털 피드백 신호는 커패시터(232)의 용량과 스위치 커패시터 어레이(235)의 용량의 합(즉, 노드 236과 240 사이의 용량) 에 의존하는 오실레이터(264)의 주파수를 변경한다. 전술한 피드백 프로세스는 오실레이터(264)의 주파수가 기준 신호(266)의 주파수와 실질적으로 동일하게 될 때까지 계속된다. 기준 신호(266)의 주파수를 적당하게 선택함으로써, 스위치 커패시터 어레이(235)의 용량과 커패시터(232)의 용량의 합은,오실레이터(264)의 주파수가 기준 신호(266)의 주파수와 실질적으로 동일할 때 대상 용량과 실질적으로 동일하게 될 수 있다. 루프 필터(108)가 캘리브레이션된 후, 스위치(130)는 폐쇄 위치로 설정되고, 여기서 루프 필터(108)는 정상 동작 모드로 동작된다.
따라서, 루프 필터 캘리브레이션 모듈을 이용하여 루프 필터(108)를 캘리브레이션하여 커패시터(232)에 걸친 용량을 대상 용량까지 증가시킴으로써, 본 발명은 프로세스 및 온도 변동에 기인한 커패시터(232)의 용량의 변화를 상당히 감소시킬 수 있다. 그러나, 전술한 바와 같이, 커패시터에서의 프로세스 및 온도 변동은 루프 필터(108)의 밴드폭에 원하지않는 변화를 가져온다. 따라서, 커패시터(232)의 용량의 변동을 상당히 감소하여 제어함으로써, 본 발명은 루프 필터(108)의 밴드폭의 향상된 제어를 유리하게 달성한다. 또한, 본 발명은 루프 필터의 단위 이득 밴드폭의 에러 퍼센트의 감소를 달성한다.
본 발명의 전술한 설명으로부터, 본 발명의 컨셉을 구현하기 위해 각종 기술이 본 발명의 범주내에서 이용될 수 있다는 것은 자명하다. 또한, 본 발명은 특정 실시예를 가지고 설명하였지만, 당업자라면 본 발명의 범주 내에서 변경이 가능하다는 것을 이해할 것이다. 따라서, 본 발명의 실시예는 제한적인 것이 아닌 예시적인 것으로 간주되어야 한다. 본 발명은 전술한 특정 실시예로 제한되는 것은 아니 면 본 발명의 범주 내에서 각종 재구성, 변형 및 치환이 가능하다.
이상으로, 향상된 대역폭 제어를 위해 루프 필터 캘리브레이션을 갖는 주파수 합성기에 대해 설명하였다.

Claims (20)

  1. 제1 단자와 제2 단자를 구비한 커패시터를 포함하는 루프 필터; 및
    상기 루프 필터 내의 상기 커패시터에 결합된 루프 필터 캘리브레이션 모듈
    을 포함하고,
    상기 루프 필터 캘리브레이션 모듈은, 상기 루프 필터가 캘리브레이션 모드에 있을 때, 상기 커패시터의 제1 단자와 제2 단자 사이의 초기 용량을 대상(target) 용량으로 상승시키는 것을 유발하며,
    상기 커패시터는, 상기 루프 필터가 상기 캘리브레이션 모드에 있을 때, 상기 루프 필터로부터 접속해제(disconnected)되는 것을 특징으로 하는 주파수 합성기 모듈.
  2. 제1항에 있어서,
    상기 대상 용량은 상기 루프 필터의 단위 이득 대역폭(unity gain banwidth)의 퍼센트 에러의 감소를 유발하는 것을 특징으로 하는
    주파수 합성기 모듈.
  3. 제1항에 있어서,
    상기 루프 필터는 상기 커패시터의 상기 제1 단자와 상기 제2 단자 사이에 결합된 스위치 커패시터 어레이를 더 포함하고,
    상기 스위치 커패시터 어레이는, 상기 루프 필터 캘리브레이션 모듈에 의해 제공된 디지털 피드백 신호에 응답하여, 상기 초기 용량을 상기 대상 용량으로 상승시키는 것을 유발하도록 구성된 것을 특징으로 하는
    주파수 합성기 모듈.
  4. 제1항에 있어서,
    상기 대상 용량은 상기 루프 필터의 대역폭 제어를 향상시키는 것을 유발하는 것을 특징으로 하는
    주파수 합성기 모듈.
  5. 제1항에 있어서,
    상기 루프 필터 캘리브레이션 모듈은 오실레이터를 포함하고,
    상기 오실레이터는, 상기 루프 필터가 상기 캘리브레이션 모드에 있을 때, 상기 커패시터의 상기 제1 단자에서 톱니 파형을 제공하는 것을 특징으로 하는
    주파수 합성기 모듈.
  6. 제3항에 있어서,
    상기 루프 필터 캘리브레이션 모듈은 바이너리 검색 블록을 포함하고,
    상기 바이너리 검색 블록은 디지털 전압 에러 신호를 수신하여 상기 디지털 피드백 신호를 출력하도록 구성된 것을 특징으로 하는
    주파수 합성기 모듈.
  7. 제6항에 있어서,
    상기 루프 필터 캘리브레이션 모듈은 상기 바이너리 검색 블록에 결합된 위상 에러-전압 에러 변환기를 더 포함하고,
    상기 위상 에러-전압 에러 변환기는 업/다운 위상 에러 신호를 수신하여 상기 디지털 전압 에러 신호를 출력하도록 구성된 것을 특징으로 하는
    주파수 합성기 모듈.
  8. 제1항에 있어서,
    상기 루프 필터에 결합되는 전압 제어 오실레이터 모듈을 더 포함하고,
    상기 전압 제어 오실레이터 모듈은 상기 루프 필터에 의해 출력된 튜닝 전압에 응답하여 출력 신호를 생성하도록 구성된 것을 특징으로 하는
    주파수 합성기 모듈.
  9. 제8항에 있어서,
    상기 전압 제어 오실레이터 모듈에 결합된 디바이더 모듈을 더 포함하고,
    상기 디바이더 모듈은 상기 전압 제어 오실레이터 모듈로부터 상기 출력 신호를 수신하여, 0보다 크고 1보다 작은 숫자로 상기 출력 신호를 나누고, 피드백 신호를 출력하도록 구성된 것을 특징으로 하는
    주파수 합성기 모듈.
  10. 제1항에 있어서,
    상기 주파수 합성기 모듈은 가우시언 미니멈 쉬프트 키잉 변조 주파수 합성기(Gaussian minimum shift keying modulated frequency synthesizer)를 포함하는 것을 특징으로 하는
    주파수 합성기 모듈.
  11. 주파수 합성기 모듈 내의 루프 필터에 결합된 루프 필터 캘리브레이션 모듈에 있어서,
    상기 루프필터 캘리브레이션 모듈은,
    상기 루프 필터 내의 커패시터에 결합되고, 톱니 파형의 출력 신호를 생성하 도록 구성된 오실레이터를 포함하고,
    상기 루프 필터 캘리브레이션 모듈은, 상기 루프 필터가 캘리브레이션 모드에 있을 때, 상기 커패시터의 제1 단자와 제2 단자 사이의 초기 용량을 대상 용량으로 상승시키는 것을 유발하는 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  12. 제11항에 있어서,
    상기 커패시터는 상기 루프 필터가 상기 캘리브레이션 모드에 있을 때 상기 루프 필터로부터 접속해제되는 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  13. 제11항에 있어서,
    상기 대상 용량은 상기 루프 필터의 단위 이득 대역폭의 퍼센트 에러의 감소를 유발하는 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  14. 제11항에 있어서,
    상기 루프 필터는 상기 커패시터의 상기 제1 단자와 상기 제2 단자 사이에 결합된 스위치 커패시터 어레이를 더 포함하고,
    상기 스위치 커패시터 어레이는, 상기 루프 필터 캘리브레이션 모듈에 의해 제공된 디지털 피드백 신호에 응답하여, 상기 초기 용량을 상기 대상 용량으로 상승시키는 것을 유발하도록 구성된 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  15. 제11항에 있어서,
    상기 대상 용량은 상기 루프 필터의 대역폭 제어를 향상시키는 것을 유발하는 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  16. 제11항에 있어서,
    상기 오실레이터에 결합된 위상/주파수 검출기를 더 포함하고,
    상기 위상/주파수 검출기는 상기 오실레이터로부터의 상기 출력 신호와 기준신호를 수신하고, 업 위상 에러 신호와 다운 위상 에러 신호를 출력하도록 구성된 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  17. 제16항에 있어서,
    상기 위상/주파수 검출기에 결합된 위상 에러-전압 에러 변환기를 더 포함하고,
    상기 위상 에러-전압 에러 변환기는 상기 업 위상 에러 신호 및 다운 위상 에러 신호를 수신하여 전압 에러 신호로 변환하도록 구성된 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  18. 제17항에 있어서,
    상기 위상 에러-전압 에러 변환기에 결합된 바이너리 검색 블록을 더 포함하고,
    상기 바이너리 검색 블록은 상기 전압 에러 신호를 수신하여 상기 루프 필터에 디지털 피드백 신호를 출력하도록 구성된 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  19. 제11항에 있어서,
    상기 루프 필터는 상기 커패시터에 결합된 저항기(resistor)를 더 포함하고,
    상기 저항기는 상기 캘리브레이션 모드에서 상기 커패시터로부터 접속해제되는 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
  20. 제11항에 있어서,
    상기 주파수 합성기는 변조 주파수 합성기를 포함하는 것을 특징으로 하는
    루프 필터 캘리브레이션 모듈.
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