JP3180744B2 - Ｐｌｌ回路およびｐｌｌ回路の制御方法 - Google Patents
Ｐｌｌ回路およびｐｌｌ回路の制御方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、周波数変換や変
調波の復調等に用いられるＰＬＬ回路とＰＬＬ回路の制
御方法に関する。
調波の復調等に用いられるＰＬＬ回路とＰＬＬ回路の制
御方法に関する。
【０００２】
【従来の技術】図８は、従来のＰＬＬ（Ｐhase Ｌocked
Ｌoop）回路の構成例を示すブロック図である。図８に
おいて、基準発振器２-1の出力は、固定分周器２-2に入
力される。２-3はＶＣＯ（Ｖoltage Ｃontrolled Ｏsci
llator：電圧制御発振器）であり、このＶＣＯ２-3の出
力は可変分周器２-4に入力される。
Ｌoop）回路の構成例を示すブロック図である。図８に
おいて、基準発振器２-1の出力は、固定分周器２-2に入
力される。２-3はＶＣＯ（Ｖoltage Ｃontrolled Ｏsci
llator：電圧制御発振器）であり、このＶＣＯ２-3の出
力は可変分周器２-4に入力される。
【０００３】上述の固定分周器２-2の出力と可変分周器
２-4の出力とは、位相比較器２-5に入力され、この位相
比較器２-5の出力はＬＰＦ（Ｌoop Ｐass Ｆilter）２-
6および変換利得切替回路２-7を介してＶＣＯ２-3に入
力される。
２-4の出力とは、位相比較器２-5に入力され、この位相
比較器２-5の出力はＬＰＦ（Ｌoop Ｐass Ｆilter）２-
6および変換利得切替回路２-7を介してＶＣＯ２-3に入
力される。
【０００４】変換利得切替回路２-7が有するアナログス
イッチＳＷ１およびＳＷ２は、各々切替信号により直
接、あるいはインバータＵ１を介して交互にオン／オフ
される。
イッチＳＷ１およびＳＷ２は、各々切替信号により直
接、あるいはインバータＵ１を介して交互にオン／オフ
される。
【０００５】これによって、アナログスイッチＳＷ１が
オン、ならびにＳＷ２がオフのときに、変換利得切替回
路２-7の出力はＬＰＦ２-6の出力電圧である電圧Ｖとな
り、ＶＣＯ２-3に入力される。
オン、ならびにＳＷ２がオフのときに、変換利得切替回
路２-7の出力はＬＰＦ２-6の出力電圧である電圧Ｖとな
り、ＶＣＯ２-3に入力される。
【０００６】一方、アナログスイッチＳＷ１がオフ、な
らびにＳＷ２がオンのときには、変換利得切替回路２-7
の出力は電圧Ｖ’となる。この電圧Ｖ’は、ＬＰＦ２-6
の出力電圧をＶとすると、キャパシタの静電容量Ｃ1，Ｃ
2によって次のように示される。 Ｖ’＝Ｖ・Ｃ1／（Ｃ1＋Ｃ2） ・・・（１） 即ち、変換利得切替回路２-7によりＶＣＯ２-3の変換利
得を、１倍とＣ1／（Ｃ1＋Ｃ2）倍との何れかに切替える
ことができる。
らびにＳＷ２がオンのときには、変換利得切替回路２-7
の出力は電圧Ｖ’となる。この電圧Ｖ’は、ＬＰＦ２-6
の出力電圧をＶとすると、キャパシタの静電容量Ｃ1，Ｃ
2によって次のように示される。 Ｖ’＝Ｖ・Ｃ1／（Ｃ1＋Ｃ2） ・・・（１） 即ち、変換利得切替回路２-7によりＶＣＯ２-3の変換利
得を、１倍とＣ1／（Ｃ1＋Ｃ2）倍との何れかに切替える
ことができる。
【０００７】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路では、変換利得切替回路２-7中のキャパシタの静電
容量Ｃ1，Ｃ2によりＶＣＯ２-3の発振周波数を制御して
いる。このため、キャパシタをチップ内蔵とするとプロ
セスによるバラツキが大きく、またキャパシタの静電容
量値にも制限がある。
回路では、変換利得切替回路２-7中のキャパシタの静電
容量Ｃ1，Ｃ2によりＶＣＯ２-3の発振周波数を制御して
いる。このため、キャパシタをチップ内蔵とするとプロ
セスによるバラツキが大きく、またキャパシタの静電容
量値にも制限がある。
【０００８】一方、キャパシタをチップパッケージ外部
への外付けとした場合には、組み立て工数が増えるとい
う欠点がある。この発明は、このような背景の下になさ
れたもので、キャパシタを使用せずに回路のループ利得
が変更でき、目的とする周波数へのロックアップ時間を
短縮するとともに、ロック後は入力信号に含まれるジッ
タや雑音の影響を受け難いＰＬＬ回路およびＰＬＬ回路
の制御方法を提供することを目的としている。
への外付けとした場合には、組み立て工数が増えるとい
う欠点がある。この発明は、このような背景の下になさ
れたもので、キャパシタを使用せずに回路のループ利得
が変更でき、目的とする周波数へのロックアップ時間を
短縮するとともに、ロック後は入力信号に含まれるジッ
タや雑音の影響を受け難いＰＬＬ回路およびＰＬＬ回路
の制御方法を提供することを目的としている。
【０００９】
【課題を解決するための手段】この発明の請求項１に記
載の発明の要旨は、外部から比較対象信号が入力される
位相比較手段と、前記位相比較手段の出力を制御電圧に
変換する制御電圧生成手段と、前記制御電圧によって発
振周波数が制御される第１の電圧制御発振手段と、前記
制御電圧によって発振周波数が制御される第２の電圧制
御発振手段と、前記第１の電圧制御発振手段の出力と前
記第２の電圧制御発振手段の出力の何れかを選択して前
記位相比較手段に供給する第１の選択手段と、前記制御
電圧にオフセット電圧を加え得るレベル変換手段と、前
記制御電圧に前記オフセット電圧を加えるか否かを選択
する第２の選択手段とを具備し、前記第１の電圧制御発
振手段と前記第２の電圧制御発振手段とは、互いに制御
電圧変化対発振周波数変化比が異なることを特徴とする
ＰＬＬ回路に存する。 また、この発明の請求項２に記載
の発明の要旨は、前記制御電圧生成手段が出力する制御
電圧が所定の基準電圧を越えているか否かを比較する比
較手段を具備し、前記第１の選択手段と前記第２の選択
手段とは前記比較手段の出力によって制御されることを
特徴とする請求項１に記載のＰＬＬ回路に存する。 ま
た、この発明の請求項３に記載の発明の要旨は、前記第
１の電圧制御発振手段の制御電圧変化対発振周波数変化
比は前記第２の電圧制御発振手段の制御電圧変化対発振
周波数変化比より大きく、前記制御電圧生成手段が出力
する制御電圧が所定の基準電圧を下回る場合には前記第
１の選択手段は前記第１の電圧制御発振手段を選択する
とともに前記第２の選択手段は前記制御電圧に前記オフ
セット電圧を加えず、前記制御電圧生成手段が出力する
制御電圧が所定の基準電圧を越える場合には前記第１の
選択手段は前記第２の電圧制御発振手段を選択するとと
もに前記第２の選択手段は前記制御電圧に前記オフセッ
ト電圧を加えることを特徴とする請求項２に記載のＰＬ
Ｌ回路に存する。 また、この発明の請求項４に記載の発
明の要旨は、外部から比較対象信号が入力される位相比
較手段と制御電圧によって発振周波数が制御される第１
の電圧制御発振手段と制御電圧変化対発振周波数変化比
が前記第１の電圧制御発振手段より小さい第２の電圧制
御発振手段とを有するＰＬＬ回路の制御方法であって、
当該ＰＬＬ回路がロック状態でない場合には前記第１の
電圧制御発振手段の出力を前記位相比較手段に供給し、
当該ＰＬＬ回路がロック状態である場合には前記第２の
電圧制御発振手段の出力を前記位相比較手段に供給する
ことを特徴とするＰＬＬ回路に対して、前記位相比較手
段の出力を制御電圧に変換する制御電圧生成手段と前記
制御電圧にオフセット電圧を加え得るレベル変換手段と
を有し、当該ＰＬＬ回路がロック状態でない場合には前
記制御電圧生成手段の出力を前記第１の電圧制御発振手
段に供給し、当該ＰＬＬ回路がロック状態である場合に
は前記制御電圧生成手段の出力に前記オフセット電圧を
加えて前記第２の電圧制御発振手段に供給することを特
徴とするＰＬＬ回路の制御方法に存する。 また、この発
明の請求項５に記載の発明の要旨は、前記制御電圧生成
手段が出力する制御電圧が所定の基準電圧を越えている
か否かを比較する比較手段を有し、前記制御電圧生成手
段が出力する制御電圧が所定の基準電圧を下回る場合に
は前記制御電圧生成手段の出力を前記第１の電圧制御発
振手段に供給するとともに第１の電圧制御発振手段の出
力を前記位相比較手段に供給し、前記制御電圧生成手段
が出力する制御電圧が所定の基準電圧を越える場合には
前記制御電圧生成手段の出力に前記オフセット電圧を加
えて前記第２の電圧制御発振手段に供給するとともに第
２の電圧制御発振手段の出力を前記位相比較手段に供給
することを特徴とする請求項４に記載のＰＬＬ回路の制
御方法に存する。
載の発明の要旨は、外部から比較対象信号が入力される
位相比較手段と、前記位相比較手段の出力を制御電圧に
変換する制御電圧生成手段と、前記制御電圧によって発
振周波数が制御される第１の電圧制御発振手段と、前記
制御電圧によって発振周波数が制御される第２の電圧制
御発振手段と、前記第１の電圧制御発振手段の出力と前
記第２の電圧制御発振手段の出力の何れかを選択して前
記位相比較手段に供給する第１の選択手段と、前記制御
電圧にオフセット電圧を加え得るレベル変換手段と、前
記制御電圧に前記オフセット電圧を加えるか否かを選択
する第２の選択手段とを具備し、前記第１の電圧制御発
振手段と前記第２の電圧制御発振手段とは、互いに制御
電圧変化対発振周波数変化比が異なることを特徴とする
ＰＬＬ回路に存する。 また、この発明の請求項２に記載
の発明の要旨は、前記制御電圧生成手段が出力する制御
電圧が所定の基準電圧を越えているか否かを比較する比
較手段を具備し、前記第１の選択手段と前記第２の選択
手段とは前記比較手段の出力によって制御されることを
特徴とする請求項１に記載のＰＬＬ回路に存する。 ま
た、この発明の請求項３に記載の発明の要旨は、前記第
１の電圧制御発振手段の制御電圧変化対発振周波数変化
比は前記第２の電圧制御発振手段の制御電圧変化対発振
周波数変化比より大きく、前記制御電圧生成手段が出力
する制御電圧が所定の基準電圧を下回る場合には前記第
１の選択手段は前記第１の電圧制御発振手段を選択する
とともに前記第２の選択手段は前記制御電圧に前記オフ
セット電圧を加えず、前記制御電圧生成手段が出力する
制御電圧が所定の基準電圧を越える場合には前記第１の
選択手段は前記第２の電圧制御発振手段を選択するとと
もに前記第２の選択手段は前記制御電圧に前記オフセッ
ト電圧を加えることを特徴とする請求項２に記載のＰＬ
Ｌ回路に存する。 また、この発明の請求項４に記載の発
明の要旨は、外部から比較対象信号が入力される位相比
較手段と制御電圧によって発振周波数が制御される第１
の電圧制御発振手段と制御電圧変化対発振周波数変化比
が前記第１の電圧制御発振手段より小さい第２の電圧制
御発振手段とを有するＰＬＬ回路の制御方法であって、
当該ＰＬＬ回路がロック状態でない場合には前記第１の
電圧制御発振手段の出力を前記位相比較手段に供給し、
当該ＰＬＬ回路がロック状態である場合には前記第２の
電圧制御発振手段の出力を前記位相比較手段に供給する
ことを特徴とするＰＬＬ回路に対して、前記位相比較手
段の出力を制御電圧に変換する制御電圧生成手段と前記
制御電圧にオフセット電圧を加え得るレベル変換手段と
を有し、当該ＰＬＬ回路がロック状態でない場合には前
記制御電圧生成手段の出力を前記第１の電圧制御発振手
段に供給し、当該ＰＬＬ回路がロック状態である場合に
は前記制御電圧生成手段の出力に前記オフセット電圧を
加えて前記第２の電圧制御発振手段に供給することを特
徴とするＰＬＬ回路の制御方法に存する。 また、この発
明の請求項５に記載の発明の要旨は、前記制御電圧生成
手段が出力する制御電圧が所定の基準電圧を越えている
か否かを比較する比較手段を有し、前記制御電圧生成手
段が出力する制御電圧が所定の基準電圧を下回る場合に
は前記制御電圧生成手段の出力を前記第１の電圧制御発
振手段に供給するとともに第１の電圧制御発振手段の出
力を前記位相比較手段に供給し、前記制御電圧生成手段
が出力する制御電圧が所定の基準電圧を越える場合には
前記制御電圧生成手段の出力に前記オフセット電圧を加
えて前記第２の電圧制御発振手段に供給するとともに第
２の電圧制御発振手段の出力を前記位相比較手段に供給
することを特徴とする請求項４に記載のＰＬＬ回路の制
御方法に存する。
【００１０】この発明によれば、ロック過程においてＰ
ＬＬ回路のループ利得を上げロックアップタイムを短縮
し、ロック後はＰＬＬ回路のループ利得を下げる。
ＬＬ回路のループ利得を上げロックアップタイムを短縮
し、ロック後はＰＬＬ回路のループ利得を下げる。
【００１１】
【発明の実施の形態】Ａ．構成 以下に、本発明について説明する。図１は、本発明の一
実施の形態にかかるＰＬＬ回路の電気的構成を示すブロ
ック図である。図１において１-1は位相比較器であり、
入力端の一方に入力されたクロックと後述するＶＣＯ１
-8あるいは１-9の出力との位相差を電圧値として出力す
る。この位相比較器１-1の出力は、チャージポンプ１-2
に入力される。
実施の形態にかかるＰＬＬ回路の電気的構成を示すブロ
ック図である。図１において１-1は位相比較器であり、
入力端の一方に入力されたクロックと後述するＶＣＯ１
-8あるいは１-9の出力との位相差を電圧値として出力す
る。この位相比較器１-1の出力は、チャージポンプ１-2
に入力される。
【００１２】チャージポンプ１-2の出力は、ＬＰＦ（ル
ープパスフィルタ）１-3に入力される。ＬＰＦ１-3の出
力は、ＳＥＬ（セレクタ回路）１-5の入力端の一方とＬ
Ｃ（レベル変換回路）１-4を介してＳＥＬ１-5の入力端
の他方とＣＭＰ（コンパレータ）１-6の入力端の一方と
に入力される。
ープパスフィルタ）１-3に入力される。ＬＰＦ１-3の出
力は、ＳＥＬ（セレクタ回路）１-5の入力端の一方とＬ
Ｃ（レベル変換回路）１-4を介してＳＥＬ１-5の入力端
の他方とＣＭＰ（コンパレータ）１-6の入力端の一方と
に入力される。
【００１３】また、ＣＭＰ１-6の入力端の他方には、Ｂ
Ｇ（基準電圧発生器）１-7の出力が接続される。なおＣ
ＭＰ１-6の出力は、上述のＳＥＬ１-5の制御端ならびに
後述するＳＥＬ１-10の制御端に供給される。
Ｇ（基準電圧発生器）１-7の出力が接続される。なおＣ
ＭＰ１-6の出力は、上述のＳＥＬ１-5の制御端ならびに
後述するＳＥＬ１-10の制御端に供給される。
【００１４】ＳＥＬ１-5の出力は、ＶＣＯ１-8およびＶ
ＣＯ１-9に入力され、これらＶＣＯ１-8およびＶＣＯ１
-9の出力は、ＳＥＬ１-1０の各々の入力端に入力され
る。そしてＳＥＬ１-10の出力は、上述した位相比較器１
-1の入力端の他方に入力される。
ＣＯ１-9に入力され、これらＶＣＯ１-8およびＶＣＯ１
-9の出力は、ＳＥＬ１-1０の各々の入力端に入力され
る。そしてＳＥＬ１-10の出力は、上述した位相比較器１
-1の入力端の他方に入力される。
【００１５】図２は、ＶＣＯ１-8とＶＣＯ１-9の入力電
圧−発振周波数特性を示す図である。図２に示すよう
に、ＶＣＯ１-9と比較してＶＣＯ１-8は入力電圧−発振
周波数比が大きく、このためロックアップするまでの過
程で使用する。一方、ＶＣＯ１-9はロックする少し前の
状態から使用され、入力ジッタ等のロック状態を不安定
にする要素を減衰する。
圧−発振周波数特性を示す図である。図２に示すよう
に、ＶＣＯ１-9と比較してＶＣＯ１-8は入力電圧−発振
周波数比が大きく、このためロックアップするまでの過
程で使用する。一方、ＶＣＯ１-9はロックする少し前の
状態から使用され、入力ジッタ等のロック状態を不安定
にする要素を減衰する。
【００１６】図３は、ＬＣ１-4の入力電圧（Ｖ1）−出
力電圧（Ｖ2）特性を示す図である。この図３からもわ
かるように、ＬＣ１-4は入力されるＬＰＦ１-3の電圧に
オフセットを付加してＳＥＬ１-5に供給する。
力電圧（Ｖ2）特性を示す図である。この図３からもわ
かるように、ＬＣ１-4は入力されるＬＰＦ１-3の電圧に
オフセットを付加してＳＥＬ１-5に供給する。
【００１７】これは、ＶＣＯ１-8からＶＣＯ１-9への切
替がおこなわれるときに生じる発振周波数のずれを補正
するためである。即ち図２に示すように、ＶＣＯ１-9の
発振周波数をＶＣＯ１-8の発振周波数と等しくするため
には、図３中にあるようにＶ2−Ｖ1分入力電圧を上昇さ
せる必要がある。
替がおこなわれるときに生じる発振周波数のずれを補正
するためである。即ち図２に示すように、ＶＣＯ１-9の
発振周波数をＶＣＯ１-8の発振周波数と等しくするため
には、図３中にあるようにＶ2−Ｖ1分入力電圧を上昇さ
せる必要がある。
【００１８】図４は、ＣＭＰ１-6の入力電圧（ＢＧ）−
出力電圧特性を示す図である。この図４中のＢＧは、Ｂ
Ｇ１-7で生成される電圧の値を表している。ＣＭＰ１-6
は、ＬＰＦ１-3の出力がＢＧ１-7で生成された電圧以下
である場合にはハイレベルを出力し、それを越える場合
にはローレベルを出力する。
出力電圧特性を示す図である。この図４中のＢＧは、Ｂ
Ｇ１-7で生成される電圧の値を表している。ＣＭＰ１-6
は、ＬＰＦ１-3の出力がＢＧ１-7で生成された電圧以下
である場合にはハイレベルを出力し、それを越える場合
にはローレベルを出力する。
【００１９】図５は、本実施の形態におけるＰＬＬ回路
のロックアップ動作に関し、各ＶＣＯに入力される電圧
の時間変化を示す図である。図５中の破線は、ＢＧ１-7
で生成される電圧値を表している。各ＶＣＯに入力され
る電圧がこの値となったときに、ＶＣＯ１-8からＶＣＯ
１-9への切り替えが行われる。
のロックアップ動作に関し、各ＶＣＯに入力される電圧
の時間変化を示す図である。図５中の破線は、ＢＧ１-7
で生成される電圧値を表している。各ＶＣＯに入力され
る電圧がこの値となったときに、ＶＣＯ１-8からＶＣＯ
１-9への切り替えが行われる。
【００２０】Ｂ．動作 以下に、本実施の形態の動作（ＰＬＬ回路のロックアッ
プ過程）について説明する。通常、電源投入直後のＬＰ
Ｆ１-3の出力は０に近い状態にあるため、図５のように
ＶＣＯ１-8とＶＣＯ１-9に入力される電圧も０に近い状
態である。
プ過程）について説明する。通常、電源投入直後のＬＰ
Ｆ１-3の出力は０に近い状態にあるため、図５のように
ＶＣＯ１-8とＶＣＯ１-9に入力される電圧も０に近い状
態である。
【００２１】このとき、ＣＭＰ１-6の出力はハイレベル
となり、ＳＥＬ１-5では２つの入力端の内、ＬＰＦ１-3
側が選択される。また、ＳＥＬ１-10ではＶＣＯ１-8側が
選択され、位相比較器１-1による位相比較は、入力され
たクロックとＶＣＯ１-8の出力とで行われる。
となり、ＳＥＬ１-5では２つの入力端の内、ＬＰＦ１-3
側が選択される。また、ＳＥＬ１-10ではＶＣＯ１-8側が
選択され、位相比較器１-1による位相比較は、入力され
たクロックとＶＣＯ１-8の出力とで行われる。
【００２２】この状態では、入力クロックとの位相比較
には入力電圧−発振周波数比の高いＶＣＯ１-8が使用さ
れるため、ＰＬＬ回路のループ利得が大きくなりロック
アップ時間が短縮される。
には入力電圧−発振周波数比の高いＶＣＯ１-8が使用さ
れるため、ＰＬＬ回路のループ利得が大きくなりロック
アップ時間が短縮される。
【００２３】さらに位相比較が継続し、ＬＰＦ１-3の出
力電圧が上昇してＢＧ１-7が生成する電圧値を越える
と、ＣＭＰ１-6の出力はローレベルとなり、ＳＥＬ１-5
はＬＣ１-4側を選択する。またこのとき、ＳＥＬ１-10
はＶＣＯ１-9側を選択する。
力電圧が上昇してＢＧ１-7が生成する電圧値を越える
と、ＣＭＰ１-6の出力はローレベルとなり、ＳＥＬ１-5
はＬＣ１-4側を選択する。またこのとき、ＳＥＬ１-10
はＶＣＯ１-9側を選択する。
【００２４】このとき、ＶＣＯ１-8の出力とＶＣＯ１-9
の出力との位相は等しくない。このため、位相比較器１
-1で検出される位相差は切り替え前とは異なる。しか
し、切り替え時のＶＣＯ１-9の発振周波数をＶＣＯ１-8
の発振周波数と同じ、あるいはこれより高くすることに
より、ロックアップ過程の時間に影響を与えることなく
ＶＣＯの切替が可能となる。
の出力との位相は等しくない。このため、位相比較器１
-1で検出される位相差は切り替え前とは異なる。しか
し、切り替え時のＶＣＯ１-9の発振周波数をＶＣＯ１-8
の発振周波数と同じ、あるいはこれより高くすることに
より、ロックアップ過程の時間に影響を与えることなく
ＶＣＯの切替が可能となる。
【００２５】ＶＣＯをＶＣＯ１-9に切り替えた後は、Ｖ
ＣＯ１-8を使用した場合と比較してＰＬＬ回路のループ
利得が低くなるが、代わりに入力ジッタや入力雑音の影
響を軽減することができる。このため、安定したロック
状態を達成できる。
ＣＯ１-8を使用した場合と比較してＰＬＬ回路のループ
利得が低くなるが、代わりに入力ジッタや入力雑音の影
響を軽減することができる。このため、安定したロック
状態を達成できる。
【００２６】図６は、ＶＣＯ１-8ならびにＶＣＯ１-9
と、これら各ＶＣＯにより合成されたＶＣＯ３の入力電
圧−発振周波数特性を示す図である。
と、これら各ＶＣＯにより合成されたＶＣＯ３の入力電
圧−発振周波数特性を示す図である。
【００２７】ＶＣＯの特性のみ異なるＰＬＬ回路の動作
について説明する。電源投入後、ロックアップ周波数に
達するまでの時間は、図６に示すＶＣＯの傾きに反比例
する。
について説明する。電源投入後、ロックアップ周波数に
達するまでの時間は、図６に示すＶＣＯの傾きに反比例
する。
【００２８】これは、入力データとＶＣＯ出力の位相差
に対するＰＬＬ回路のループ利得が、ＶＣＯの傾きに比
例すること、即ち位相差に対するＶＣＯの発振周波数の
変化が、ＶＣＯの傾きによって決定されるためである。
に対するＰＬＬ回路のループ利得が、ＶＣＯの傾きに比
例すること、即ち位相差に対するＶＣＯの発振周波数の
変化が、ＶＣＯの傾きによって決定されるためである。
【００２９】ＶＣＯ１-8とＶＣＯ１-9とを使用したＰＬ
Ｌ回路を比較した場合、ＶＣＯ１-8の傾きがＶＣＯ１-9
より大きいため、ロックアップ周波数に達するまでの時
間はＶＣＯ１-8の方が速くなる。
Ｌ回路を比較した場合、ＶＣＯ１-8の傾きがＶＣＯ１-9
より大きいため、ロックアップ周波数に達するまでの時
間はＶＣＯ１-8の方が速くなる。
【００３０】一方、入力データに付加されるジッタや雑
音のＶＣＯ出力に対する影響は、ロックアップ特性と反
対となる。ＶＣＯの傾きが大きくなるとジッタまたは雑
音によるＶＣＯの発振周波数に与える影響も大きくな
る。従って、ＶＣＯ１-9を使用した方が、ＶＣＯ１-8を
使用するより入力ジッタあるいは雑音に強いＰＬＬ回路
が実現可能である。
音のＶＣＯ出力に対する影響は、ロックアップ特性と反
対となる。ＶＣＯの傾きが大きくなるとジッタまたは雑
音によるＶＣＯの発振周波数に与える影響も大きくな
る。従って、ＶＣＯ１-9を使用した方が、ＶＣＯ１-8を
使用するより入力ジッタあるいは雑音に強いＰＬＬ回路
が実現可能である。
【００３１】このようにして、図６に示すように２つの
異なる特性のＶＣＯの特性を合成してＶＣＯ３とするこ
とで、ロックアップ時間の短縮とロック後の入力ジッタ
あるいは雑音に対して強いＰＬＬ回路となる。図７は、
このようにしてＶＣＯ１-8とＶＣＯ１-9とを個別に使用
したときのロックアップ特性を示す図である。
異なる特性のＶＣＯの特性を合成してＶＣＯ３とするこ
とで、ロックアップ時間の短縮とロック後の入力ジッタ
あるいは雑音に対して強いＰＬＬ回路となる。図７は、
このようにしてＶＣＯ１-8とＶＣＯ１-9とを個別に使用
したときのロックアップ特性を示す図である。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、ＰＬＬ回路がロック状態でない場合には制御電圧生
成手段の出力を第１の電圧制御発振手段に供給するとと
もに第１の電圧制御発振手段の出力を位相比較手段に供
給し、ＰＬＬ回路がロック状態である場合には制御電圧
生成手段の出力にオフセット電圧を加えて第２の電圧制
御発振手段に供給するとともに第２の電圧制御発振手段
の出力を位相比較手段に供給するので、キャパシタを使
用せずに回路のループ利得が変更でき、目的とする周波
数へのロックアップ時間を短縮するとともに、ロック後
は入力信号に含まれるジッタや雑音の影響を受け難いＰ
ＬＬ回路およびＰＬＬ回路の制御方法が実現可能である
という効果が得られる。
ば、ＰＬＬ回路がロック状態でない場合には制御電圧生
成手段の出力を第１の電圧制御発振手段に供給するとと
もに第１の電圧制御発振手段の出力を位相比較手段に供
給し、ＰＬＬ回路がロック状態である場合には制御電圧
生成手段の出力にオフセット電圧を加えて第２の電圧制
御発振手段に供給するとともに第２の電圧制御発振手段
の出力を位相比較手段に供給するので、キャパシタを使
用せずに回路のループ利得が変更でき、目的とする周波
数へのロックアップ時間を短縮するとともに、ロック後
は入力信号に含まれるジッタや雑音の影響を受け難いＰ
ＬＬ回路およびＰＬＬ回路の制御方法が実現可能である
という効果が得られる。
【００３３】即ち本発明では、ＰＬＬ回路におけるルー
プ利得を、ＬＰＦの出力電圧により制御される複数のＶ
ＣＯを使用することで可変とし、ロックアップ過程では
ループ利得を大きく、ロック後には小さくすることで周
波数同期に対し速い応答性を有し、同期後は入力ジッタ
または入力雑音の影響を受け難いＰＬＬ回路を実現でき
る。
プ利得を、ＬＰＦの出力電圧により制御される複数のＶ
ＣＯを使用することで可変とし、ロックアップ過程では
ループ利得を大きく、ロック後には小さくすることで周
波数同期に対し速い応答性を有し、同期後は入力ジッタ
または入力雑音の影響を受け難いＰＬＬ回路を実現でき
る。
【図１】 本発明の一実施の形態にかかるＰＬＬ回路の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図２】 同実施の形態におけるＶＣＯ１-8とＶＣＯ１
-9の入力電圧−発振周波数特性を示す図である。
-9の入力電圧−発振周波数特性を示す図である。
【図３】 同実施の形態におけるＬＣ１-4の入力電圧−
出力電圧特性を示す図である。
出力電圧特性を示す図である。
【図４】 同実施の形態におけるＣＭＰ１-6の入力電圧
−出力電圧特性を示す図である。
−出力電圧特性を示す図である。
【図５】 同実施の形態におけるＰＬＬ回路のロックア
ップ動作に関し、各ＶＣＯに入力される電圧の時間変化
を示す図である。
ップ動作に関し、各ＶＣＯに入力される電圧の時間変化
を示す図である。
【図６】 同実施の形態におけるＶＣＯ１-8ならびにＶ
ＣＯ１-9と、これら各ＶＣＯにより合成されたＶＣＯ３
の入力電圧−発振周波数特性を示す図である。
ＣＯ１-9と、これら各ＶＣＯにより合成されたＶＣＯ３
の入力電圧−発振周波数特性を示す図である。
【図７】 同実施の形態においてＶＣＯ１-8とＶＣＯ１
-9とを個別に使用したときのロックアップ特性を示す図
である。
-9とを個別に使用したときのロックアップ特性を示す図
である。
【図８】 従来のＰＬＬ回路の構成例を示すブロック図
である。
である。
１-1 位相比較器 １-4 ＬＣ １-5，１-10 ＳＥＬ １-6 ＣＭＰ １-7 ＢＧ １-8，１-9 ＶＣＯ
Claims (5)
- 【請求項１】 外部から比較対象信号が入力される位相
比較手段と、 前記位相比較手段の出力を制御電圧に変換する制御電圧
生成手段と、 前記制御電圧によって発振周波数が制御される第１の電
圧制御発振手段と、 前記制御電圧によって発振周波数が制御される第２の電
圧制御発振手段と、 前記第１の電圧制御発振手段の出力と前記第２の電圧制
御発振手段の出力の何れかを選択して前記位相比較手段
に供給する第１の選択手段と、 前記制御電圧にオフセット電圧を加え得るレベル変換手
段と、 前記制御電圧に前記オフセット電圧を加えるか否かを選
択する第２の選択手段とを具備し、 前記第１の電圧制御発振手段と前記第２の電圧制御発振
手段とは、互いに制御電圧変化対発振周波数変化比が異
なることを特徴とするＰＬＬ回路。 - 【請求項２】 前記制御電圧生成手段が出力する制御電
圧が所定の基準電圧を越えているか否かを比較する比較
手段を具備し、 前記第１の選択手段と前記第２の選択手段とは前記比較
手段の出力によって制御されることを特徴とする請求項
１に記載のＰＬＬ回路。 - 【請求項３】 前記第１の電圧制御発振手段の制御電圧
変化対発振周波数変化比は前記第２の電圧制御発振手段
の制御電圧変化対発振周波数変化比より大きく、 前記制御電圧生成手段が出力する制御電圧が所定の基準
電圧を下回る場合には前記第１の選択手段は前記第１の
電圧制御発振手段を選択するとともに前記第２の選択手
段は前記制御電圧に前記オフセット電圧を加えず、 前記制御電圧生成手段が出力する制御電圧が所定の基準
電圧を越える場合には前記第１の選択手段は前記第２の
電圧制御発振手段を選択するとともに前記第２の選択手
段は前記制御電圧に前記オフセット電圧を加えることを
特徴とする請求項２に記載のＰＬＬ回路。 - 【請求項４】 外部から比較対象信号が入力される位相
比較手段と制御電圧によって発振周波数が制御される第
１の電圧制御発振手段と制御電圧変化対発振周波数変化
比が前記第１の電圧制御発振手段より小さい第２の電圧
制御発振手段とを有するＰＬＬ回路の制御方法であっ
て、 当該ＰＬＬ回路がロック状態でない場合には前記第１の
電圧制御発振手段の出力を前記位相比較手段に供給し、
当該ＰＬＬ回路がロック状態である場合には前記第２の
電圧制御発振手段の出力を前記位相比較手段に供給する
ことを特徴とするＰＬＬ回路に対して、前記位相比較手
段の出力を制御電圧に変換する制御電圧生成手段と前記
制御電圧にオフセット電圧を加え得るレベル変換手段と
を有し、 当該ＰＬＬ回路がロック状態でない場合には前記制御電
圧生成手段の出力を前記第１の電圧制御発振手段に供給
し、 当該ＰＬＬ回路がロック状態である場合には前記制御電
圧生成手段の出力に前記オフセット電圧を加えて前記第
２の電圧制御発振手段に供給することを特徴とするＰＬ
Ｌ回路の制御方法。 - 【請求項５】 前記制御電圧生成手段が出力する制御電
圧が所定の基準電圧を越えているか否かを比較する比較
手段を有し、 前記制御電圧生成手段が出力する制御電圧が所定の基準
電圧を下回る場合には前記制御電圧生成手段の出力を前
記第１の電圧制御発振手段に供給するとともに第１の電
圧制御発振手段の出力を前記位相比較手段に供給し、 前記制御電圧生成手段が出力する制御電圧が所定の基準
電圧を越える場合には前記制御電圧生成手段の出力に前
記オフセット電圧を加えて前記第２の電圧制御発振手段
に供給するとともに第２の電圧制御発振手段の出力を前
記位相比較手段に供給することを特徴とする請求項４に
記載のＰＬＬ回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31763897A JP3180744B2 (ja) | 1997-11-04 | 1997-11-04 | Ｐｌｌ回路およびｐｌｌ回路の制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31763897A JP3180744B2 (ja) | 1997-11-04 | 1997-11-04 | Ｐｌｌ回路およびｐｌｌ回路の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11145826A JPH11145826A (ja) | 1999-05-28 |
| JP3180744B2 true JP3180744B2 (ja) | 2001-06-25 |
Family
ID=18090394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31763897A Expired - Fee Related JP3180744B2 (ja) | 1997-11-04 | 1997-11-04 | Ｐｌｌ回路およびｐｌｌ回路の制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180744B2 (ja) |
-
1997
- 1997-11-04 JP JP31763897A patent/JP3180744B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11145826A (ja) | 1999-05-28 |
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|---|---|---|---|
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