JP2009510805A

JP2009510805A - 帯域幅切替型フィードバックループ内にローパスフィルタを用いた位相ロックループシステム

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Publication number: JP2009510805A
Application number: JP2008517687A
Authority: JP
Inventors: ミカベネディクト; シュリダールラグ; オスグッドロン; アバヤンカーローヒニ; デシュパンデアムリタ
Original assignee: NXP BV
Current assignee: NXP BV
Priority date: 2005-06-21
Filing date: 2006-06-21
Publication date: 2009-03-12
Also published as: CN101204012B; CN101204012A; EP1897221A2; WO2006137031A2; WO2006137031A3; US8456204B2; US20110187425A1; EP1897221B1

Abstract

本発明は、誤差信号を受信してロック信号を供給するローカル・ロック検出器(180)、及びこの誤差信号を受信してチャージ信号を供給するチャージポンプ(120)を含むＰＬＬ回路(100)に指向した方法及びシステムに関するものである。ループフィルタが第１ループフィルタ帯域幅及び第２ループフィルタ帯域幅を提供する。このループフィルタは第１ローパスフィルタ(130)を含み、この第１ローパスフィルタは、上記チャージ信号及びロック信号を受信し、ロック信号に応答してフィルタ特性を変更して第１フィルタ信号を供給するように構成されている。上記ループフィルタは第２ローパスフィルタ(150)を含み、この第２ローパスフィルタは、上記第１フィルタ信号及び上記ロック信号を受信し、ロック信号に応答してフィルタ特性を変更してループフィルタ信号を供給するように構成されている。上記ＰＬＬ回路はさらに、上記ループフィルタ信号を受信して出力信号を供給するＶＣＯ(160)、及びこの出力信号を受信し分周して基準信号を供給する分周器(170)を含む。

Description

本発明は一般に位相ロックループに関するものであり、特に、可変帯域幅切り替え（スイッチング）及び適応ローパスフィルタを用いた位相ロックループに関するものである。

位相ロックループ（位相同期ループ）（ＰＬＬ）は、周期的な入力信号に対して一定の位相関係を有する周期的な出力信号を発生する回路である。ＰＬＬは多くの種類の測定、マイクロプロセッサ、及び通信用途に広範に用いられている。ＰＬＬの設計者はしばしば、細密な出力分解能（狭いチャンネル間隔）、速いクロック時間、及び低いジッタの同時達成に関する大きな挑戦を行う。このことは特に困難である、というのは、ジッタを低減しループ安定性の位相マージンを改善するために必要な小さいループ帯域幅はＰＬＬのロック時間を増加させるからである。

ＰＬＬは一般に、入力信号の周波数及び位相を同期目的で取得した後に出力信号を発生するように使用される。出力信号の周波数は最終的に入力信号の周波数にロックされるが、入力信号と出力信号との間には静的な位相誤差が存在する。位相周波数検出器（ＰＦＤ：Phase Frequency Detector）を用いて、入力信号と出力信号との間で位相誤差及び周波数を比較する。ＰＦＤが発生するパルスの列は位相誤差に比例し、チャージポンプに供給され、チャージポンプの出力はループフィルタにおいて積分され、ループフィルタの出力が電圧制御発振器（ＶＣＯ：Voltage-Controlled Oscillator）を制御する。ＶＣＯからの出力信号はＮ分周回路に供給され、Ｎ分周回路の出力を、位相比較器へのフィードバックとして使用する。最終的に、ＶＣＯからの出力信号は、入力信号に対する静的な位相誤差を伴って入力信号にロックされる。

位相ロックループの動作に対する１つの挑戦は、広い帯域幅にわたる入力信号への高速のロック、及びロックを達成した後の精密なトラッキング（追跡）を含む。これら及び他の制約が、位相ロックループの実現への挑戦を与える。

本発明の種々の態様は、上述した問題に応えこれらの問題を克服する方法で、出力信号の位相を入力信号の位相にロックする方法及び装置に指向したものである。

１つの好適例と一貫させれば、本発明は、出力信号の位相を入力信号の位相にロックすることを含む通信方法に指向したものである。この方法は、入力信号と出力信号との間の位相誤差を測定することを含む。入力信号のノイズ特性を測定する。測定した位相誤差及び測定したノイズ特性を共に用いて、位相ロックループ内のローパスフィルタを第１伝達関数から第２伝達関数に適応させるように、位相ロックループのループ特性を変更する。

他の好適例と一貫させれば、本発明は、基準信号と入力信号との位相を比較し、基準信号と入力信号との位相差に応じた誤差信号を供給する位相検出器を有する位相ロックループ（ＰＬＬ）回路に指向したものである。このＰＬＬ回路は、上記誤差信号を受信してロック信号を供給するローカルロック検出器、及びこの誤差信号を受信してチャージ信号を供給するチャージポンプを含む。ループフィルタが、第１ループフィルタ帯域幅及び第２ループフィルタ帯域幅の一方を提供するように構成され、第２ループフィルタ帯域幅は第１ループフィルタ帯域幅より狭く、上記ループフィルタは、上記ＰＬＬ回路の動作の第１段階中には第１ループフィルタ帯域幅を提供し、上記ＰＬＬ回路の動作の第２段階中には第２ループフィルタ帯域幅を提供する。上記ループフィルタは第１ローパスフィルタを含み、この第１ローパスフィルタは、上記チャージ信号及び上記ロック信号を受信し、上記ＰＬＬ回路の動作の上記第１段階及び上記第２段階の一方または両方においてフィルタ特性を変更して第１フィルタ信号を供給するように構成されている。上記ループフィルタはさらに第２ローパスフィルタを含み、この第２ローパスフィルタは、上記第１フィルタ信号及び上記ロック信号を受信し、上記ロック信号に応答して、上記ＰＬＬ回路の動作の上記第１段階及び上記第２段階の一方または両方においてフィルタ特性を変更してループフィルタ信号を出力するように構成されている。上記ＰＬＬ回路はさらに、上記ループフィルタ信号を受信して出力信号を供給する電圧制御発振器（ＶＣＯ）、及びこの出力信号を受信し、この出力信号を分周して上記基準信号を供給する分周器を含む。

上述した本発明の概要は、本発明の各実施例及び本発明のすべての実現を記述することを意図したものではない。本発明の利点及び実現は、本発明のより完全な理解と共に、以下の図面を参照した詳細な説明及び請求項を参照すれば明らかになる。

以下の、本発明の種々の実施例の図面を参照した詳細な説明を考慮すれば、本発明をより完全に理解することができる。

本発明は種々の変形及び代替形態をなし得るが、本発明の細目を図面の例で示して詳細に説明する。しかし、その意図は本発明を説明する特定実施例に限定することにない。逆にその意図は、請求項に規定する本発明の範囲内に入るすべての変形、等価なもの、及び代案をカバーすることにある。

本発明は、電気通信、周波数多重、周波数トラッキング、信号合成、及び能動的なフィードバック及び／または制御を用いる他の方法を含む種々の回路及び方法に適用可能であると確信される。本発明は必ずしもこうした用途に限定されないが、本発明の種々の態様の理解は、こうした環境における例の説明を通して最良に得られる。

本発明の実施例によれば、通信方法が出力信号の位相を入力信号の位相にロックすることを含む。この方法は、入力信号と出力信号との間の位相誤差を測定することを含む。入力信号のノイズ特性を測定する。測定した位相誤差及び測定したノイズ特性を共に用いて、位相ロックループ内のローパスフィルタを第１伝達関数から第２伝達関数に適応させるように、位相ロックループ（ＰＬＬ）のループ特性を変更する。

ＰＬＬ周波数シンセサイザ（合成器）は、通信及びコンピュータシステムにおける重要なビルディングブロック（基礎単位、構成要素）である。無線周波数（ＲＦ）トランシーバにおける周波数変換及びコンピュータシステムにおけるクロック発生は共に、正確で高性能なＰＬＬシステムを一般に使用する。ＰＬＬの位相−ノイズ（特性）は、コンピュータシステムにおけるオンチップ（チップ上の）周波数分布全体についての、クロックの不安定性にソース（発生源）が寄与する量である。従って、ＰＬＬの位相−ノイズを低減することは、あらゆる設計において望まれる要素である。

ＰＬＬシンセサイザの位相−ノイズ性能は、ブロックで示すシステムの各部分の個別の性能パラメータ、及びＰＬＬシステム全体の挙動に共に依存する。一般に、広帯域ローパスフィルタ（ＬＰＦ）は、高速の捕捉ブロックを有するものとして特徴付けられるが、そこにはノイズ性能についての妥協があり得る。従って、高性能ＰＬＬを非常に短い捕捉時間と組み合わせるために、本発明によるＰＬＬは、適応ＬＰＦ及び可変帯域幅切り替えを有するＰＬＬを使用する。

本発明の一実施例によれば、本発明が提案するＰＬＬアーキテクチャは、タイプII（２型）の３次ＰＬＬ、タイプIIの４次ＰＬＬ、及び適応ＰＬＬを統合したものである。タイプIIの４次ＰＬＬの実現は、定常状態動作における十分なノイズ及びスプリアス（不要）信号の抑制を保証するように選定することができる。タイプIIの３次ＰＬＬの実現は、ＰＬＬの１マイクロ秒以下の高速捕捉を保証するように選定することができる。これに加えて適応ＬＰＦは、遷移段階中の突発的な帯域幅変化を解消するように選定することができる。例えば、本発明によるＰＬＬシステムは10メガヘルツの３次システムから１メガヘルツの４次システムに切り替わることができる。本発明によるＰＬＬの概略ブロック図を図１に示す。

図１はＰＬＬシステム１００を示し、ＰＬＬシステム１００は、位相周波数検出器（ＰＦＤ）１１０、位相誤差検出器１８０、チャージポンプ１２０、第１適応ＬＰＦ１３０（図ではＬＰＦ1として示す）、第２適応ＬＰＦ１５０（図ではＬＰＦ2として示す）、電圧制御発振器１６０、及び分周回路１７０を含む。以下でさらに説明するように、ＬＰＦ１３０は、フィルタ１３２、１３４、１３６、及び１３６を生成すべく切替可能な任意数のＲＣ素子を有することができる。４つのフィルタ１３２、１３４、１３６、及び１３８は例示目的に過ぎず、これに限定されない。同様に、ＬＰＦ１５０は、フィルタ１５２、１５４、１５６、及び１５８を生成すべく切替可能な任意数のＲＣ素子を有する。オペレーショナル（演算）トランスコンダクタンス（伝達コンダクタンス、相互コンダクタンス）増幅器（ＯＴＡ：Operational Transconductance Amplifier）１４０は、ＬＰＦ１３０とＬＰＦ１５０との間のゲイン（利得）段（Ｋで表す）を提供する。

ノイズは、本発明による回路に取り組む際に生じる共通の問題である。ＰＬＬシステム１００の帯域幅及び次数がＰＬＬシステム１００全体のノイズ形状を決める。ＰＬＬシステム１００の一般的な単一サイドバンド（側波帯）（ＳＳＢ：Single Side-band）の位相−ノイズのグラフ２００を図２に示す。位相−ノイズ性能は３つの領域を呈する。第１の位相−ノイズ領域２１０は基準発振器のノイズによって決まる。第２領域２２０はＰＬＬの至近距離のノイズとして規定される。第２領域２２０は基準信号、チャージポンプ（ＣＰ）、及び分周器のノイズが支配的であり得る。ＰＬＬの帯域幅を超えた第３領域２３０は実際には、電圧制御発振器（例えば電圧制御発振器１６０）、位相−周波数検出器（例えば分周回路１７０）、及び電源のノイズである。許容可能なノイズ性能を達成するために、これらすべての領域を検討することができ、そしてループパラメータを慎重に検討して、本発明による出力の位相−ノイズの総量を低減することができる。

ＰＬＬの次数のプログラム可能性（プログラマビリティ）及びＰＬＬの１ループ系内の帯域幅を達成するために、本発明による適応ＬＰＦを用いる。ループフィルタのパス（経路）は図１に示す２つのブロック、即ちＬＰＦ１３０及びＬＰＦ１５０で構成される。（以下で図４を参照してさらに説明する）ＬＰＦ１３０内では、チャージポンプ１２０の追加を用いて、受動フィルタを有するタイプIIの３次ＰＬＬを構成することができる。例として、図３に示す受動フィルタ３００は、２つのキャパシタ３１０、３２０、及び抵抗器３３０を用いる。受動フィルタ３００のインピーダンスは次式で与えられ：

ここに、

である。

図３に、タイプIIの３次ＰＬＬ用のローパスフィルタの例を示す。従って、プログラマブルＬＰＦ１３０はキャパシタＣ３１０及びＣ_P３２０を内蔵し、これらのキャパシタは例えば図４に示すようにｎ個のセクション（区分）に分かれる。図４では、抵抗器を大文字Ｒで表わし、キャパシタを大文字Ｃで表し、これらは共に回路の個別素子を表す添字を有する。ブロック４２０として表す第１セクションはＯＴＣ４１０及びこれに関連するキャパシタ及び抵抗器を含み、これらについては以下でさらに説明する。ブロック４３０として表す第２セクションはスイッチ及びキャパシタを含んで、本発明による適応ローパス・フィルタリング（ローパスフィルタ処理）を実現し、これらについては図５Ａ〜５Ｃを参照してさらに説明する。図３のキャパシタンス及び抵抗の値の図４へのマッピング（対応付け）は次式で与えられる：
Ｃ＝Ｃ_1A＋Ｃ_1B＋Ｃ_1C＋Ｃ_1D＋....
Ｃ_P＝Ｃ_2A＋Ｃ_2B＋Ｃ_2C＋Ｃ_2D＋.... (3)
Ｒ＝Ｒ_Z1＋Ｒ_Z2＋Ｒ_Z3＋....

ＬＰＦ１３０の個々のセクションの各々は、（図５Ｃに示す）非オーバラップ（重複なし）の２相信号によって制御することができ、これらの信号は、ＰＬＬの帯域幅またはＰＬＬの次数の切り替え中の、ＰＬＬシステム１００のノイズレス（無雑音）動作のために用いられる。図５に、本発明による制御信号のタイミングの例を示す。

図５Ａ〜５Ｃでは、回路５１０は、本発明によるフィルタを適応させるべく、ＬＰＦ１３０にキャパシタを組み入れ、ＬＰＦ１３０からキャパシタを除外する切り替えを制御するための可能な具体例を示す。図５Ｂには一組のスイッチ

を示し、これらのスイッチはそれぞれ、図５Ａの回路が発生する図５Ｃのスイッチング（切替）信号５２０、５３０、５４０、５５０に関連する。（図５Ａに示し、図５Ｃの信号５６０に関連する）キャパシタンス（容量）Ｃ_(i)は、スイッチング信号５２０、５３０、５４０及び５５０を用いて切り替えられる。図５Ｂのブロック４３０は、図４Ｃに示すようにブロック４２０に結合される。

従って、ＬＰＦ１３０の周波数応答は、図５Ａ、５Ｂ、及び５Ｃに示す各ＲＣ群を接続または切り離しすることによって変更することができる。切り離されたセクションの各々は、単一ゲインのオペレーショナル・トランスコンダクタンス増幅器（ＯＴＡ４１０）によって制御することができ、ＯＴＡ４１０は、ＰＬＬシステム１００によって捕捉されＬＰＦ１３０に接続されたセクションに格納された瞬時電荷を反映する。ＰＬＬシステム１００が捕捉した瞬時電荷の反映を用いて、一組のスイッチ

からのスイッチングノイズが低減される。

ここで図６を参照すれば、ＰＬＬシステム１００全体の出力の位相−ノイズは、図２について概説したように、ＰＬＬのループ伝達関数に強度に依存する。従って、セクションＡ、セクションＢ、及びセクションＣを含むプログラマブルＬＰＦ１５０のセクションを加えることによって、ＬＰＦの伝達関数内の(2)式の上に第３極を加えることができる。ＬＰＦ１５０のプログラマビリティは、その構造及び制御において、図５Ａ、５Ｂ、及び５Ｃに示すキャパシタンスの切り替えを参照して上述したようにＬＰＦ１３０のセクションと同様である。図６に、受動フィルタ・セクションＡを有するＬＰＦ2の実現例を示す。セクションＡ内に抵抗器Ｒを導入することができ、抵抗器Ｒの値はゲイン段１４０の出力抵抗を表す。ゲイン段Ｋ１４０は、２つの受動回路網間の電気的分離を提供し、これによりこれら２つの回路網間のインピーダンス装荷（ローディング）を回避する任意のゲイン段を表す。このブロックは、ゲイン係数Ｋ及びその出力インピーダンスＲで記述することができる。この特別な場合には、出力インピーダンスＲはC_3A、C_3B、C_3C、またはC_3Dとの組合せで第４極の位置を規定する。任意数の受動フィルタ・セクションを回路に追加することができ、図６ではセクションＤで表す。セクションＤは例えば、セクションＣの繰り返しとすることができ、これにより、さらに２つのスイッチ及び１つのキャパシタが図６の回路に加わる（例えばキャパシタＣ_３Ｄとして表す）。

ＰＬＬの起動時の動的な挙動は、考慮すべき重要な設計パラメータの１つである。ＰＬＬシステム１００の動的な挙動は、２つの異なるステップ、即ち：周波数捕捉及び位相訂正を含む。第１ステップでは、ＰＬＬシステム１００は電源投入時の非ロック状態から起動し、そして所定周波数への周波数ロックを達成する。従って、高速捕捉の連続を達成するために、本発明によるタイプIIの３次ＰＬＬを用いることができ、このＰＬＬについて、オープン（開）ループ伝達関数は次式で与えられ：

ここで、低周波数の零点及び極は次式のように定義される：

τ_p1＞＞τ_p2＝Ｒ・Ｃ_3A (5)
τ_Z＝(Ｒ_Z1＋Ｒ_Z2＋Ｒ_Z3)・Ｃ_1A (6)

この段階中には、Ｃ_1A、Ｃ_2A、及びＲ_ZXの総和のみがＰＬＬシステム１００の動特性（ダイナミクス）を規定する。従って、セクションＢ、Ｃ、及びＤ内の素子Ｃ_1B、Ｃ_2B、Ｃ_1C、Ｃ_2C、Ｃ_2Dは主たるＬＰＦの陰で動作し、電圧チャージは単一ゲインＯＴＡによって制御され、素子Ｃ_1A、Ｃ_2Aによって捕捉された瞬時電荷を反映する。図７に、ＬＰＦパス（経路）のプログラマブル・セクションによって整形されたＰＬＬシステム１００のオープンループ伝達関数の特性を示す。

図７では、グラフ７００は広い帯域幅にわたるＰＬＬシステム１００の伝達関数を示し、本発明による帯域幅の切り替え、及びローパスフィルタＬＰＦ1 １３０及びＬＰＦ2 １５０の適応の両方の結果を示す。プロット７１０は、ＬＰＦ1 １３０及びＬＰＦ2 １５０に共に関連する、添字Ａ、Ｂ、Ｃ、及びＤを有するフィルタ中心周波数の選択の、ＰＬＬシステム１００に対する寄与を示す。プロット７２０は、Ａ、Ｂ、及びＣの選択の、ＰＬＬシステム１００に対する寄与を示す。プロット７３０は、Ａ及びＢの選択の、ＰＬＬシステム１００に対する寄与を示す。プロット７４０は、Ａのみの選択の、ＰＬＬシステム１００に対する寄与を示す。以上で示したＲＣセクションを切り替えることによって、ＰＬＬシステム１００全体の特性を操作して、高速のロック及び信号の被制御のトラッキングを共に達成することができる。

ＰＬＬシステム１００の定常状態における位相−ノイズ特性は重要な設計パラメータである。本発明によるシステムは、（(2)式を用いた）

と同じ周波数において、追加的な極を伝達関数に加えることによって、大きなオフセットのあるＰＬＬの出力の位相−ノイズを低減する。このことは、より高いオフセット周波数においてより一層のノイズを抑制し、そしてループパラメータのサイズ設定の緩和を可能にすることができる。従って、ロック状態における低い位相−ノイズ動作を達成するために、本発明によるタイプIIの４次ＰＬＬを用いることができ、これについてのオープンループ伝達関数は次式で与えられ：

ここで、低周波数の零点及び極の位置は次式で定義される：

τ_p1＝τ_p2＝Ｒ・Ｃ_3A (9)
τ_Z＝(Ｒ_Z1＋Ｒ_Z2＋Ｒ_Z3)・Ｃ_1A (10)

以上で説明及び図示した種々の実施例は例示として提供するに過ぎず、本発明を限定するものと考えるべきではない。以上の説明及び例示に基づき、本明細書に例示及び説明した好適な実施例及び応用に厳密に従わずに、本発明に種々の変形及び変更を加え得ることは、当業者が容易に認める所である。例えば、同様の方法を用いて、周波数多重以外の応用の実現を行うことができる。これに加えて、上述した実施例及び実現の１つ以上は、ディジタル及び／またはアナログ回路及び／またはソフトウェアベースの方法を含めた種々の方法で実現することができる。上述した実施例及び実現は、メモリー転送、通信、ガイダンス制御、及び周波数トラッキングに関連して使用される種々の回路、装置、システム、及び方法と統合することもできる。これらの方法は、本発明の種々の実施例に関連して実現される。こうした変形及び変更は、請求項に記載した本発明の真の範囲から逸脱しない。

本発明の実施例による、可変帯域幅切り替え及び適応ローパスフィルタを用いた位相ロックループのブロック図である。代表的（理想的）なＰＬＬの出力の位相−ノイズをプロットしたグラフである。タイプIIのＰＬＬにおいて用いることのできる３次ローパスフィルタのＲＣ回路モデルを示す図である。本発明の実施例による、適応ローパスフィルタ用の回路のブロック図である。本発明の実施例による位相ロックループ用の適応ローパスフィルタ内のスイッチングキャパシタに有用な論理回路の例を示す図である。本発明の実施例による位相ロックループ用の適応ローパスフィルタ内のスイッチングキャパシタに有用なキャパシタ及びスイッチング構成の例を示す図である。本発明の実施例による位相ロックループに有用な適応ローパスフィルタについてのタイミング図である。本発明の実施例による、適応ローパスフィルタ用の他の回路のブロック図である。本発明の実施例による適応ローパスフィルタのオープンループゲインのボード線図である。

Claims

出力信号の位相を入力信号の位相にロックする方法において、
前記入力信号と前記出力信号との間の位相誤差を測定するステップと；
前記入力信号のノイズ特性を測定するステップと；
前記測定した位相誤差及び前記測定したノイズ特性を共に用いて、前記位相ロックループ内のローパスフィルタを第１伝達関数から第２伝達関数に適応させるように、位相ロックループのループ特性を変更するステップと
を具えていることを特徴とする位相ロック方法。
前記位相ロックループのループ特性を変更するステップが、所定のノイズ特性に応答して前記ローパスフィルタの極の位置を移動させることを含むことを特徴とする請求項１に記載の方法。
前記位相ロックループのループ特性を変更するステップが、所定の位相誤差に応答して前記位相ロックループの伝達関数の次数を変更することを特徴とする請求項１に記載の方法。
前記位相ロックループのループ特性を変更するステップが、所定の位相誤差に応答して前記位相ロックループの伝達関数の次数を変更し、かつ所定のノイズ特性に応答して前記ローパスフィルタの極の位置を移動させることを含むことを特徴とする請求項１に記載の方法。
基準信号の位相と入力信号の位相とを比較して、前記基準信号と前記入力信号との位相差に応じた誤差信号を供給する位相検出器と；
前記誤差信号を受信してロック信号を供給するローカル・ロック検出器と；
前記誤差信号を受信してチャージ信号を供給するチャージポンプと；
第１ループフィルタ帯域幅及び第２ループフィルタ帯域幅の一方を提供するように構成されたループフィルタとを具えた位相ロックループ（ＰＬＬ）回路であって、
前記第２ループフィルタ帯域幅は前記第１ループフィルタ帯域幅より狭く、前記ループフィルタは、前記ＰＬＬ回路の動作の第１段階中に前記第１ループフィルタ帯域幅を提供し、前記ＰＬＬ回路の動作の第２段階中に前記第２ループフィルタ帯域幅を提供し、前記ループフィルタは、第１ローパスフィルタ及び第２ローパスフィルタを具え、
前記第１ローパスフィルタは、前記チャージ信号及び前記ロック信号を受信し、前記ＰＬＬ回路の動作の前記第１段階中及び前記第２段階中の一方または両方において、前記ロック信号に応答してフィルタ特性を変更して第１フィルタ信号を供給するように構成され、
前記第２ローパスフィルタは、前記第１フィルタ信号及び前記ロック信号を受信し、前記ＰＬＬ回路の動作の前記第１段階中及び前記第２段階中の一方または両方において、前記ロック信号に応答してフィルタ特性を変更してループフィルタ信号を供給するように構成され、
前記ＰＬＬ回路がさらに、
前記ループフィルタ信号を受信して出力信号を供給する電圧制御発振器と；
前記出力信号を受信し、当該出力信号を分周して前記基準信号を供給する分周器と
を具えていることを特徴とする位相ロックループ回路。
前記第１ローパスフィルタ及び前記第２ローパスフィルタが、前記ロック信号の所定レベルに応答して当該ローパスフィルタの周波数応答を変更することによって前記フィルタ特性を変更することを特徴とする請求項５に記載の回路。
出力信号の位相を入力信号の位相にロックする装置において、
前記入力信号と前記出力信号との間の位相誤差を測定する手段と；
前記入力信号のノイズ特性を測定する手段と；
前記測定した位相誤差及び前記測定したノイズ特性を共に用いて、前記位相ロックループ内のローパスフィルタを第１伝達関数から第２伝達関数に適応させるように、位相ロックループのループ特性を変更する手段と
を具えていることを特徴とする位相ロック装置。
前記ループ特性を変更する手段が、所定のノイズ特性に応答して前記ローパスフィルタの極の位置を移動させる手段を具えていることを特徴とする請求項１に記載の方法。
前記ループ特性を変更する手段が、所定の位相誤差に応答して前記位相ロックループの伝達関数の次数を変更する手段を具えていることを特徴とする請求項１に記載の方法。
前記ループ特性を変更する手段が、所定の位相誤差に応答して前記位相ロックループの伝達関数の次数を変更する手段と、所定のノイズ特性に応答して前記ローパスフィルタの極の位置を移動させる手段とを具えていることを特徴とする請求項１に記載の方法。