KR100306904B1 - 주파수합성기 - Google Patents

주파수합성기 Download PDF

Info

Publication number
KR100306904B1
KR100306904B1 KR1019980045162A KR19980045162A KR100306904B1 KR 100306904 B1 KR100306904 B1 KR 100306904B1 KR 1019980045162 A KR1019980045162 A KR 1019980045162A KR 19980045162 A KR19980045162 A KR 19980045162A KR 100306904 B1 KR100306904 B1 KR 100306904B1
Authority
KR
South Korea
Prior art keywords
output
frequency
signal
pumping
phase
Prior art date
Application number
KR1019980045162A
Other languages
English (en)
Other versions
KR20000027260A (ko
Inventor
나연욱
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019980045162A priority Critical patent/KR100306904B1/ko
Publication of KR20000027260A publication Critical patent/KR20000027260A/ko
Application granted granted Critical
Publication of KR100306904B1 publication Critical patent/KR100306904B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 합성기에 관한 것으로, 전압제어 발진기의 단위이득 대역폭 K의 값을 결정하는 변수 가운데 전하펌프의 전류 Ip의 값을 가변 제어하여 K:fs=1:20의 관계가 유지되도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 및 제 2 분주기와 주파수 검출기, 제어부, 전하펌프, 저역통과필터, 전압제어 발진기를 포함하여 이루어진다. 제 1 분주기는 분주값을 결정하는 제어비트를 입력받아 기준클럭의 제 1 주파수를 제어비트의 값에 따라 분주하여 제 2 주파수의 제 1 출력을 발생시킨다. 제 2 분주기는 출력신호의 제 3 주파수를 N분주하여 제 2 주파수의 제 1 출력을 발생시킨다. 위상 주파수 검출기는 제 1 출력과 제 2 출력의 위상차를 검출하여 제 2 출력의 위상이 제 1 출력의 위상보다 앞설 때 펌핑업 신호를 발생시키고, 제 1 출력의 위상이 제 2 출력의 위상보다 앞설 때 펌핑다운 신호를 발생시킨다. 제어부는 제 1 주파수와 제 2 주파수의 차이와 제어비트의 값을 비교하여 단위이득 대역폭(K)의 값이 제 1 분주기 또는 제 2 분주기의 출력 주파수에 대해 1:20의 비율을 갖도록 제어하여 제 1 신호를 발생시킨다. 전하펌프는 제 1 제어신호에 의해 가변 제어되는 전류원을 구비하고, 펌핑업 신호와 펌핑다운 신호에 의해 제어되어 펌핑전압을 발생시킨다. 저역통과필터는 펌핑전압을 직류전압으로 변환한다. 전압제어 발진기는 직류전압에 의해 결정되는 주파수의 출력신호를 발생시킨다.

Description

주파수 합성기
본 발명은 주파수 합성기(Frequency Synthesizer)에 관한 것으로, 특히 위상동기루프 회로(Phase Locked Loop Circuit)를 이용한 주파수 합성기에 관한 것이다.
주파수 합성기는 기준 주파수를 체배하거나 분주하여 임의의 주파수를 만들어내는 장치이다. 이 주파수 합성기는 기본적으로 입력 주파수인 기준 주파수를 분주하고, 또 출력 주파수도 분주하여 그 위상차를 보정하도록 이루어진다. 주파수의 분주는 분주기를 사용하며, 위상차의 보정은 위상동기루프 회로를 이용한다.
도 1은 종래의 주파수 합성기를 나타낸 도면이다.
제 1 분주기(102)에는 기준클럭(CLK)이 입력되고, 또 분주값을 결정하는 제어비트(11)가 입력된다. 기준클럭(CLK)의 주파수인 제 1 주파수(fin)는 제어비트(11)의 값에 따라 분주되어 제 2 주파수(fs)의 값을 갖게된다.
제 2 분주기(104)에는 출력신호(OUT)가 피드백되어 입력된다. 이 출력신호(OUT)의 주파수인 제 3 주파수(fout)는 제어비트(12)의 값에 따라 N분주되어 상술한 제 2 주파수(fs)의 값을 갖는다.
위상 주파수 검출기(106)는 상술한 제 1 및 제 2 분주기(102)(104)의 각각의 출력을 입력받아 위상차를 검출한다. 위상 주파수 검출기(106)는 검출된 위상차의 크기에 따라 펌핑업 신호(U)와 펌핑다운 신호(D)를 발생시킨다.
전하펌프(108)는 펌핑업 신호(U)와 펌핑다운 신호(D)에 의해 전하펌핑 동작이 제어되어 펌핑전압(CP_OUT)을 발생시킨다. 위상 검출기(106)는 제 2 출력의 위상이 제 1 출력의 위상보다 앞설 때 펌핑업 신호(U)를 발생(활성화)시킨다. 반대로, 제 1 출력의 위상이 제 2 출력의 위상보다 앞설 때에는 펌핑다운 신호(D)를 발생(활성화)시킨다.
저역통과필터(110)는 펌핑전압(CP_OUT)을 입력받아 이를 필터링하여 직류전압으로 변환한다.
전압제어 발진기(112)는 저역통과필터(112)에서 출력되는 직류전압을 입력받아 소정 주파수의 출력신호(OUT)를 발생시킨다. 이 출력신호(OUT)의 주파수는 입력된 직류전압의 레벨에 의해 결정된다.
도 2는 종래의 주파수 합성기의 전하펌프를 나타낸 도면이다.
도 2에서 블록 202는 전류 미러(Current Mirror)를 나타낸 것인데, 전류원 역할을 하는 저항(R)을 블록의 외부에 나타내었다. 이 전류 미러(202)의 출력전류(Ip)는 저항(R)의 크기에 의해 결정된다. 이 저항(R)은 고정된 크기를 갖기 때문에 출력전류(Ip)의 크기 역시 일정하다.
출력전류(Ip)는 바이어스 회로(204)에 공급되어 바이어스 전압(Vbias1)(Vbias2)으로 변환된다. 이 바이어스 전압(Vbias1)(Vbias2)은 직렬 연결된 두 개의 전류원(206)(208)이 공급하는 전류의 크기를 결정한다. 따라서 이 전류원(206)(208)에 의해 공급되는 전류의 크기도 전류 미러(202)의 출력전류(Ip)와 마찬가지로 고정된 값을 갖는다.
각 전류원(206)(208)의 구동은 두 개의 스위치(210)(212)의 온/오프 동작에 의해 결정된다. 두 개의 스위치(210)(214)는 각각 펌핑업 신호(U)와 펌핑다운 신호(D)에 의해 온/오프된다.
이와 같은 종래의 주파수 합성기의 안정성은 전압제어 발진기의 단위이득 대역폭(Unity Gain Bandwidth) K와 분주기(102)(104)의 출력의 주파수(fs)의 상호관계를 통해 판단할 수 있다.
전압제어 발진기(112)의 이득을 KO, 저역통과필터(110)의 저항을 R1, 제 2 분주기(104)의 분주값을 N이라 할 때, 전압제어 발진기(112)의 단위이득 대역폭 K는 다음의 식 1과 같이 표현된다.
일반적으로 도 1에 나타낸 피드백 시스템이 안정하기 위해서는 fs=20K의 관계가 성립해야 한다. 따라서 도 1의 주파수 합성기가 안정하도록 K:fs=1:20의 관계를 유지시킬 필요가 있다.
이에 본 발명은 전압제어 발진기의 단위이득 대역폭 K의 값을 결정하는 변수 가운데 전하펌프의 전류 Ip의 값을 가변 제어하여 K:fs=1:20의 관계가 유지되도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 및 제 2 분주기와 주파수 검출기, 제어부, 전하펌프, 저역통과필터, 전압제어 발진기를 포함하여 이루어진다.
제 1 분주기는 분주값을 결정하는 제어비트를 입력되고, 기준클럭의 제 1 주파수를 제어비트의 값에 따라 분주하여 제 2 주파수의 제 1 출력을 발생시킨다. 제 2 분주기는 출력신호의 제 3 주파수를 N분주하여 제 2 주파수의 제 1 출력을 발생시킨다. 위상 주파수 검출기는 제 1 출력과 제 2 출력의 위상차를 검출하여 제 2 출력의 위상이 제 1 출력의 위상보다 앞설 때 펌핑업 신호를 발생시키고, 제 1 출력의 위상이 제 2 추력의 위상보다 앞설 때 펑핑다운 신호를 발생시킨다. 제어부는 제 1 주파수와 제 2 주파수의 위상차와 제어비트의 값을 비교하여 단위이득 대역폭(K)의 값이 제 1 분주기 또는 제 2 분주기의 출력 주파수에 대해 1:20의 비율을 갖도록 제어하여 제 1 제어신호를 발생시킨다. 전하펌프는 제 1 제어신호에 의해 가변 제어되는 전류원을 구비하고, 펌핑업 신호와 펌핑다운 신호에 의해 동작이 제어되어 펌핑전압을 발생시킨다. 저역통과필터는 펌핑전압을 직류전압으로 변환한다. 전압제어 발진기는 직류전압에 의해 결정되는 주파수의 출력신호를 발생시킨다.
또한, 본 발명은 다음과 같이 이루어질 수도 있다. 제 1 분주기는 분주값을 결정하는 제어비트를 입력되고, 기준클럭의 제 1 주파수를 제어비트의 값에 따라 분주하여 제 2 주파수의 제 1 출력을 발생시킨다. 제 2 분주기는 출력신호의 제 3 주파수를 N분주하여 제 2 주파수의 제 1 출력을 발생시킨다. 위상 주파수 검출기는 제 1 출력과 제 2 출력의 위상차를 검출하여 제 2 출력의 위상이 제 1 출력의 위상보다 앞설 때 펌핑다운 신호를 발생시키고, 제 1 출력의 위상이 제 2 출력의 위상보다 앞설 때 펌핑다운 신호를 발생시킨다. 제어부는 제 1 주파수와 제 2 주파수의 차이와 제어비트의 값을 비교하여/소정의 극점을 갖도록 제 1 제어신호를 발생시킨다. 전하펌프는 펌핑업 신호와 펌핑다운 신호에 의해 전하펌핑 동작이 제어되어 펌핑전압을 발생시킨다. 저역통과필터는 제 1 제어신호에 의해 제어되는 가변저항을 구비하여 펌핑전압을 직류전압으로 변환한다. 전압제어 발진기는 직류전압에 의해 결정되는 주파수의 출력신호를 발생시킨다.
도 1은 종래의 주파수 합성기를 나타낸 도면.
도 2는 종래의 주파수 합성기의 전하펌프를 나타낸 도면.
도 3은 본 발명에 따른 주파수 합성기를 나타낸 도면.
도 4는 본 발명에 따른 주파수 합성기의 전하펌프를 나타낸 도면.
도 5는 본 발명에 따른 주파수 합성기의 또 다른 실시예를 나타낸 도면.
도 6은 도 5에 나타낸 본 발명의 또 다른 실시예의 저역통과필터를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 302, 502 : 제 1 분주기 104, 304, 504 : 제 2 분주기
106, 306, 506 : 위상 주파수 검출기 108, 308, 508 : 전하펌프
110, 310, 510 : 저역통과필터 112, 312, 512 : 전압제어 발진기
314, 514 : 제어부
이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 3 내지 도 6을 참조하여 설명하면 다음과 같다. 먼저 도 3은 본 발명에 따른 주파수 합성기를 나타낸 도면이다.
제 1 분주기(302)에는 기준클럭(CLK)이 입력되고, 또 분주값을 결정하는 제어비트(31)가 입력된다. 기준클럭(CLK)의 주파수인 제 1 주파수(fin)는 제어비트(31)의 값에 따라 분주되어 제 2 주파수(fs)의 값을 갖게된다.
제 2 분주기(304)에는 출력신호(OUT)가 피드백되어 입력된다. 이 출력신호(OUT)의 주파수인 제 3 주파수(fout)는 제어비트(32)의 값에 따라 N분주되어 상술한 제 2 주파수(fs)의 값을 갖는다.
위상 주파수 검출기(306)는 상술한 제 1 및 제 2 분주기(302)(304)의 각각의 출력을 입력받아 위상차를 검출한다. 위상 주파수 검출기(306)는 검출된 위상차의 크기에 따라 펌핑업 신호(U)와 펌핑다운 신호(D)를 발생시킨다. 즉, 위상 주파수 검출기(306)는 상기 제 2 출력의 위상이 상기 제 1 출력의 위상보다 앞설 때 상기 펌핑업 신호(U)를 발생(활성화)시킨다. 반대로, 제 1 출력의 위상이 상기 제 2 출력의 위상보다 앞설 때에는 상기 펌핑다운 신호(D)를 발생(활성화)시킨다.
제어부(314)에는 기준클럭(CLK)과 제 1 분주기의 출력, 제어비트(31)가 입력된다. 제어부(314)는 기준클럭(CLK)의 주파수(fin)와 제 1 분주기의 출력의 주파수(fs)의 차를 검출하고 분주값(제어비트 31의 값)과 비교하여 제어신호(CTRL3)를 발생시킨다. 이 제어부(314)의 제어신호(CTRL3)는 이하 설명하는 전하 펌프(308)의 전류 미러 출력 전류(Ip)를 제어하여 이하 설명하는 전압제어 발진기(312)의 단위이득 대역폭(K)의 값을 제어한다. 이 때 제어신호(CTRL3)는 단위이득 대역폭(K)의 값이 분주기의 출력 주파수(fs)와 1:20의 관계가 성립하도록 제어한다.
전하펌프(308)는 펌핑업 신호(U)와 상기 펌핑다운 신호(D)에 의해 전하펌핑 동작이 제어되어 펌핑전압(CP_OUT)을 발생시킨다. 본 발명에 따른 전류 미러가 구비되는데, 이 전류 미러의 출력전류(Ip)는 상술한 제어신호(CTRL3)에 의해 가변 제어된다.
저역통과필터(310)는 펌핑전압(CP_OUT)을 입력받아 이를 필터링하여 직류전압으로 변환한다.
전압제어 발진기(312)는 저역통과필터(312)에서 출력되는 직류전압을 입력받아 소정 주파수의 출력신호(OUT)를 발생시킨다. 이 출력신호(OUT)의 주파수는 입력된 직류전압의 레벨에 의해 결정된다.
도 4는 본 발명에 따른 주파수 합성기의 전하펌프를 나타낸 도면이다.
도 4에서 블록 402는 전류 미러를 나타낸 것인데, 스위치드 캐패시터(414)는 일종의 저항으로서 전류원으로 동작한다. 이 전류 미러(402)의 출력전류(Ip)는 스위치드 캐패시터(414)의 상태에 따라 결정된다. 이 스위치드 캐패시터(414)는 제어신호(CTRL3)에 의해 가변 제어되기 때문에 출력전류(Ip)의 크기 역시 가변적이다.
전술한 수식 1에서 언급한 바와 같이, 전압제어 발진기의 단위이득 대역폭(K)은 전류 미러의 출력전류(Ip)의 값에 비례하기 때문에 이 출력전류(Ip)를 가변시켜서 단위이득 대역폭(K)의 값이 분주기의 출력 주파수(fs)와 1:20의 관계가 성립하도록 함으로써 도 3의 주파수 합성기가 안정성을 갖도록 하는 것이다.
출력전류(Ip)는 바이어스 회로(404)에 공급되어 바이어스 전압(Vbias1)(Vbias2)으로 변환된다. 이 바이어스 전압(Vbias1)(Vbias2)은 직렬 연결된 두 개의 전류원(406)(408)이 공급하는 전류의 크기를 결정한다. 따라서 이 전류원(406)(408)에 의해 공급되는 전류의 크기도 전류 미러(402)의 출력전류(Ip)와 마찬가지로 가변적이다.
각 전류원(406)(408)의 구동은 두 개의 스위치(410)(412)가 턴 온됨으로써 이루어진다. 두 개의 스위치(410)(412)는 각각 펌핑업 신호(U)와 펌핑다운 신호(D)에 의해 온/오프 된다.
도 5는 본 발명에 따른 주파수 합성기의 또 다른 실시예를 나타낸 도면이다.
도 5에 나타낸 주파수 합성기의 구성은 기본적으로 도 3에 나타낸 본 발명의 첫번째 실시예의 구성에 따른다. 다만 제어부(514)에서 출력되는 제어신호(CTRL5)가 저역통과필터(510)에 입력되고, 저역통과필터(510)의 저항값이 이 제어신호(CTRL5)에 의해 가변 제어되는 것이 다르다.
도 6은 도 5에 나타낸 본 발명의 또 다른 실시예의 저역통과필터를 나타낸 도면이다. 저역통과필터(510)의 입력단으로는 전하펌프(508)의 출력전압(CP_OUT)이 입력된다. 이 출력전압(CP_OUT)과 접지(VSS) 사이에는 가변저항(R1)과 캐패시터(C2)가 직렬회로를 형성한다. 이 직렬회로에 대하여 병렬로 또 다른 캐패시터(C3)가 연결된다. 직렬 회로를 형성하는 가변저항(R1)의 저항값은 상술한 제어신호(CTRL5)에 의해 제어된다. 이 가변저항(R1)과 두 개의 캐패시터(C2)(C3)로 구성되는 저역통과필터에 의해 전하펌프(508)의 출력전압(CP_OUT)이 소정 레벨의 직류전압으로 변환되어 전압제어 발진기(VCO)(512)로 출력된다.
도 5에 나타낸 것과 같은 주파수 합성기의 안정성은 전술한 K값 이외에도, 가변저항(R1)과 캐패시터(C2)(f3)의 값으로 결정되는 두 개의 주파수(f2)(f3)의 상호관계를 통해 판단할 수 있다. 이 두 개의 주파수(f2)(f3)는 각각 도 5의 피드백 시스템의 영점(zero)와 극점(pole)을 나타내며, 다음의 식 2 및 식 3과 같이 표현된다.
위의 두 식에서 두 개의 주파수(f2)(f3)는 모두 가변저항(R1)의 값에 반비례하는 것을 알 수 있다. 따라서 제어신호(CTRL5)를 이용하여 저역통과필터(510)의 저항(R1)값을 가변 제어함으로써 두 주파수(f2)(f3)의 값을 적절히 제어하면 도 5의 피드백 시스템의 안정성을 충분히 확보할 수 있다.
본 발명은 전압제어 발진기의 단위이득 대역폭 K의 값을 결정하는 변수 가운데 전하펌프의 전류 Ip의 값을 가변 제어하거나, 저역통과필터의 저항값을 가변 제어하여 주파수 합성기의 피드백 시스템의 안정성이 충분히 확보될 수 있도록 한다.

Claims (3)

  1. 분주값을 결정하는 제어비트가 입력되고, 기준클럭의 제 1 주파수를 상기 제어비트의 값에 따라 분주하여 제 2 주파수의 제 1 출력을 발생시키는 제 1 분주기와;
    출력신호의 제 3 주파수를 N분주하여 상기 제 2 주파수의 제 1 출력을 발생시키는 제 2 분주기와;
    상기 제 1 출력과 상기 제 2 출력의 위상차를 검출하여 상기 제 2 출력의 위상이 상기 제 1 출력의 위상보다 앞설 때 상기 펌핑업 신호를 발생시키고, 상기 제 1 출력의 위상이 상기 제 2 출력의 위상보다 앞설 때 상기 펌핑다운 신호를 발생시키는 위상 주파수 검출기와;
    상기 제 1 주파수와 상기 제 2 주파수의 위상차와 상기 제어비트의 값을 비교하여 단위이득 대역폭(K)의 값이 상기 제 1 분주가 또는 상기 제 2 분주기의 출력 주파수에 대해 1:20의 비율을 갖도록 제어하는 제 1 제어신호를 발생시키는 제어부와;
    상기 제 1 제어신호에 의해 가변 제어되는 전류원을 구비하고, 상기 펌핑업 신호와 상기 펌핑다운 신호에 의해 전하펌핑 동작이 제어되어 펌핑전압을 발생시키는 전하펌프와;
    상기 펌핑전압을 직류전압으로 변환하는 저역통과필터와;
    상기 직류전압에 의해 결정되는 주파수의 상기 출력신호를 발생시키는 전압제어 발진기를 포함하는 주파수 합성기.
  2. 청구항 1에 있어서, 상기 전류원이 스위치드 캐패시터인 것이 특징인 주파수 합성기.
  3. 분주값을 결정하는 제어비트가 입력되고, 기준클럭의 제 1 주파수를 상기 제어비트의 값에 따라 분주하여 제 2 주파수의 제 1 출력을 발생시키는 제 1 분주기와;
    출력신호의 제 3 주파수를 N분주하여 상기 제 2 주파수의 제 1 출력을 발생시키는 제 2 분주기와;
    상기 제 1 출력과 상기 제 2 출력의 위상차를 검출하여 상기 제 2 출력의 위상이 상기 제 1 출력의 위상보다 앞설 때 상기 펌핑업 신호를 발생시키고, 상기 제 1 출력의 위상이 상기 제 2 출력의 위상보다 앞설 때 상기 펌핑다운 신호를 발생시키는 위상 주파수 검출기와;
    상기 제 1 주파수와 상기 제 2 주파수의 차이와 상기 제어비트의 값을 비교하여 소정의 영점과 극점을 갖도록 제 1 제어신호를 발생시키는 제어부와;
    상기 펌핑업 신호와 상기 펌핑다운 신호에 의해 전하펌핑 동작이 제어되어 펌핑전압을 발생시키는 전하펌프와;
    상기 제 1 제어신호에 의해 제어되어 상기 영점과 극점을 갖도록 하는 가변저항을 구비하고, 상기 펌핑전압을 직류전압으로 변환하는 저역통과필터와;
    상기 직류전압에 의해 주파수가 결정되는 주파수의 상기 출력신호를 발생시키는 전압제어 발진기를 포함하는 주파수 합성기.
KR1019980045162A 1998-10-27 1998-10-27 주파수합성기 KR100306904B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980045162A KR100306904B1 (ko) 1998-10-27 1998-10-27 주파수합성기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980045162A KR100306904B1 (ko) 1998-10-27 1998-10-27 주파수합성기

Publications (2)

Publication Number Publication Date
KR20000027260A KR20000027260A (ko) 2000-05-15
KR100306904B1 true KR100306904B1 (ko) 2001-12-17

Family

ID=19555592

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980045162A KR100306904B1 (ko) 1998-10-27 1998-10-27 주파수합성기

Country Status (1)

Country Link
KR (1) KR100306904B1 (ko)

Also Published As

Publication number Publication date
KR20000027260A (ko) 2000-05-15

Similar Documents

Publication Publication Date Title
KR101012510B1 (ko) 자동적인 주파수 동조를 구비한 위상 고정 루프
US6466100B2 (en) Linear voltage controlled oscillator transconductor with gain compensation
CN107634759B (zh) 一种自适应环路带宽的锁相环电路
US6043715A (en) Phase-locked loop with static phase offset compensation
JPH09214338A (ja) Ｐｌｌ周波数シンセサイザ
US7292078B2 (en) Phase locked loop integrated circuits having fast locking characteristics and methods of operating same
KR100235075B1 (ko) 초저이득 전압 제어 발진기
KR100303397B1 (ko) 모든합성주파수구간들에서변하지않는루프특성을가지는주파수합성기
US4649353A (en) Frequency synthesizer modulation response linearization
US5994967A (en) Oscillator circuit employing frequency-locked loop feedback topology
US6188285B1 (en) Phase-locked loop circuit and voltage-controlled oscillator capable of producing oscillations in a plurality of frequency ranges
KR100306904B1 (ko) 주파수합성기
KR100830898B1 (ko) 전압 제어 발진기의 출력 클럭으로 동작하는 스위치드커패시터 네트워크를 이용한 위상 고정 루프 및 제어방법
JP2006514485A (ja) 位相ロックループ回路
KR100343405B1 (ko) 전압제어발진회로
US7123065B1 (en) Method of improving lock acquisition times in systems with a narrow frequency range
US20070241825A1 (en) Phase Locked Loop Circuit
US6512403B2 (en) Phase-locked loop for reducing frequency lock time
KR20210047778A (ko) 위상잠금루프 회로를 이용한 다중 동기신호를 출력하는 다중 전압제어발진기 장치
KR0148180B1 (ko) 클램프회로를 이용한 위상검출기
KR100499276B1 (ko) 빠른 락시간을 가지는 디글리치 회로를 사용한 적응대역폭 위상 고정 루프
JP2001339298A (ja) Ｐｌｌ回路およびその制御方法
JP2613521B2 (ja) Ｐｌｌ発振装置
GB2336482A (en) Phase lock loop with differential charge pump
JP2927937B2 (ja) Ｐｌｌ周波数シンセサイザ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050718

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee