JPH11205102A - 遅延同期回路 - Google Patents

遅延同期回路

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JPH11205102A
JPH11205102A JP10004979A JP497998A JPH11205102A JP H11205102 A JPH11205102 A JP H11205102A JP 10004979 A JP10004979 A JP 10004979A JP 497998 A JP497998 A JP 497998A JP H11205102 A JPH11205102 A JP H11205102A
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delay
delay time
phase
clock signal
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JP10004979A
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Tsutomu Yoshimura
勉 吉村
Yasunobu Nakase
泰伸 中瀬
Kiichi Morooka
毅一 諸岡
Naoya Watanabe
直也 渡邊
Harufusa Kondo
晴房 近藤
Hiromi Notani
宏美 野谷
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Mitsubishi Electric Corp
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 遅延線の可変遅延時間範囲を増大させること
なく正確な遅延同期動作が可能なＤＬＬ回路を得る。 【解決手段】 位相比較器３、チャージポンプ６、ＬＰ
Ｆ８及び遅延線９によってＤＬＬが構成され、入力信号
ＣＬＫＩＮとフィードバック信号ＦＢＣＬＫとの位相が
一致するように動作するＤＬＬ回路において、位相比較
器３は、リセット動作実行後の初期動作時に、遅延線９
の遅延時間を増加させることを指示する位相比較結果を
必ず出力し、ＬＰＦ８はリセット実行時に遅延線９によ
る遅延時間ＤＴ９が最小になることを指示する遅延調整
信号Ｓ８を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、入力信号とその
入力信号を遅延させた信号との位相を比較し、タイミン
グを同一にするように遅延段を調整するＤＬＬ回路（遅
延同期回路）に関するものである。
【０００２】
【従来の技術】図１５は従来のＤＬＬ（Ｄelay Ｌocked
Ｌoop）回路の構成を示す説明図である。同図に示すよ
うに、位相比較器（ＰＦＤ）２３は基準クロック信号で
ある入力信号ＣＬＫＩＮと実使用クロック信号であるフ
ィードバック信号ＦＢＣＬＫとの位相を比較してアップ
信号ＵＰ及びダウン信号ＤＷＮをＣＰ（チャージポン
プ）６に出力する。フィードバック信号ＦＢＣＬＫは、
入力信号ＣＬＫＩＮが遅延線９，内部回路１７を伝播し
て得られる信号であり、遅延線９及び内部回路１７を伝
播する分、遅延時間が生じる。内部回路１７はクロック
処理系の内部回路であり、例えばクロックツリー等があ
る。
【０００３】チャージポンプ６はアップ信号ＵＰ及びダ
ウン信号ＤＷＮに基づき電流Ｉ６をＬＰＦ（ローパスフ
ィルタ）２８に供給したり、ＬＰＦ２８から引き抜いた
りする。具体的にはアップ信号ＵＰが“Ｈ”のときＬＰ
Ｆ２８に電流Ｉ６を供給し、ダウン信号ＤＷＮが“Ｈ”
のときＬＰＦ８から電流Ｉ６を引き抜く。
【０００４】ＬＰＦ２８は電流Ｉ６を積分し、その積分
結果（ノードＮ１の電位Ｖ１）に基づき遅延線９に対す
る遅延調整信号Ｓ２８を出力する。ＬＰＦ２８は外部リ
セット信号ＲＳＴが“Ｈ”レベルのとき、電流Ｉ６に関
係なく遅延線９による遅延時間が最小になることを指示
する遅延調整信号Ｓ２８を出力する。
【０００５】遅延線９は遅延調整信号Ｓ２８の指示する
遅延時間ＤＴ９分、入力信号ＣＬＫＩＮを遅延させて遅
延基準クロック信号である遅延入力信号ＣＬＫＯＵＴを
出力する。遅延線９から出力された遅延入力信号ＣＬＫ
ＯＵＴが内部回路１７を経て遅延されたフィードバック
信号ＦＢＣＬＫが、データラッチ１８等のタイミング制
御用のクロックとして使用されとともに位相比較器２３
にフィードバック入力される。
【０００６】このような構成のＤＬＬ回路１０は、位相
比較器２３、チャージポンプ６、ＬＰＦ２８及び遅延線
９によってＤＬＬが構成され、入力信号ＣＬＫＩＮとフ
ィードバック信号ＦＢＣＬＫとの位相が一致するよう遅
延線９の遅延時間ＤＴ９を調整する。したがって、内部
回路１７による遅延時間の大小に関わらず入力信号ＣＬ
ＫＩＮと同期したデータＤＡＴＡをフィードバック信号
ＦＢＣＬＫに基づきラッチできる。
【０００７】図１６は位相比較器２３の内部構成を示す
ブロック図である。位相比較器２３は、例えば、「Sypo
sium on VLSI Circuits Digest of Technical Papers,9
4,pp.129-130」に開示されている。図１６に示すよう
に、位相比較部２０Ｕ及び２０Ｄはクロック入力ＣＬＫ
より得られる信号とフィードバック入力ＦＢより得られ
る信号との位相差に基づき、アップ信号ＵＰ及びダウン
信号ＤＷＮをそれぞれ出力する。
【０００８】位相比較部２０Ｕはクロック入力ＣＬＫに
入力信号ＣＬＫＩＮを受け、フィードバック入力ＦＢに
フィードバック信号ＦＢＣＬＫを受け、インヒビット入
力ＩＮＨＢにダウン信号ＤＷＮを受ける。一方、位相比
較部２０Ｄはクロック入力ＣＬＫにフィードバック信号
ＦＢＣＬＫを受け、フィードバック入力ＦＢに入力信号
ＣＬＫＩＮを受け、インヒビット入力ＩＮＨＢにアップ
信号ＵＰを受ける。
【０００９】図１７は位相比較部２０Ｕ（２０Ｄ）の内
部構成を示す回路図である。同図に示すように、インバ
ータ４１の入力はクロック入力ＣＬＫに接続される。一
方、電源から接地レベルにかけて直列にＰＭＯＳトラン
ジスタＱ１，ＮＭＯＳトランジスタＱ２，Ｑ３が介挿さ
れる。ＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジ
スタＱ３のゲートは共にインバータ４１の出力に接続さ
れる。
【００１０】一方、電源から接地レベルにかけて直列に
ＰＭＯＳトランジスタＱ４，ＮＭＯＳトランジスタＱ５
及びＱ６が介挿される。また、ＮＭＯＳトランジスタＱ
５に対して並列にＮＭＯＳトランジスタＱ７が接続され
る。ＰＭＯＳトランジスタＱ４及びＮＭＯＳトランジス
タＱ６のゲートは共にＰＭＯＳトランジスタＱ１（ＮＭ
ＯＳトランジスタＱ２）のドレインに接続され、ＮＭＯ
ＳトランジスタＱ５のゲートがフィードバック入力ＦＢ
に接続され、ＮＭＯＳトランジスタＱ７のゲートはイン
ヒビット入力ＩＮＨＢに接続される。
【００１１】さらに、電源から接地レベルにかけて直列
にＰＭＯＳトランジスタＱ８，ＮＭＯＳトランジスタＱ
９及びＱ１０が介挿される。ＰＭＯＳトランジスタＱ８
及びＮＭＯＳトランジスタＱ１０のゲートは共にＰＭＯ
ＳトランジスタＱ４（ＮＭＯＳトランジスタＱ５，Ｑ
７）のドレインに接続され、ＮＭＯＳトランジスタＱ９
のゲートはＰＭＯＳトランジスタＱ１のドレインに接続
され、ＰＭＯＳトランジスタＱ８（ＮＭＯＳトランジス
タＱ９）のドレインがインバータ４２の入力部に接続さ
れるとともにＮＭＯＳトランジスタＱ２のゲートに接続
される。
【００１２】そして、インバータ４２の出力より得られ
る信号がアップ信号ＵＰ（ダウン信号ＤＷＮ）となる。
【００１３】図１８及び図１９は図１６及び図１７で示
した構成の位相比較器２３による位相比較動作を示すタ
イミング図である。図１８に示すように、フィードバッ
ク信号ＦＢＣＬＫの位相が入力信号ＣＬＫＩＮより遅れ
ている場合、位相比較部２０Ｕのアップ信号ＵＰは入力
信号ＣＬＫＩＮの立ち上がり時からフィードバック信号
ＦＢＣＬＫの立ち上がり時に至る期間中に“Ｈ”とな
り、位相比較部２０Ｄのダウン信号ＤＷＮは常に“Ｌ”
となる。
【００１４】したがって、位相比較器２３のアップ信号
ＵＰ及びダウン信号ＤＷＮは、フィードバック信号ＦＢ
ＣＬＫの位相を進めることを指示したことになるため、
チャージポンプ６，ＬＰＦ２８によって遅延線９による
遅延時間ＤＴ９が減少するように制御される。
【００１５】図１９に示すように、フィードバック信号
ＦＢＣＬＫの位相が入力信号ＣＬＫＩＮより進んでいる
場合、位相比較部２０Ｄのダウン信号ＤＷＮはフィード
バック信号ＦＢＣＬＫの立ち上がり時から入力信号ＣＬ
ＫＩＮの立ち上がり時に至る期間中に“Ｈ”となり、位
相比較部２０Ｕのアップ信号ＵＰは常に“Ｌ”となる。
【００１６】したがって、位相比較器２３のアップ信号
ＵＰ及びダウン信号ＤＷＮは、フィードバック信号ＦＢ
ＣＬＫの位相を遅らせることを指示したことになるた
め、チャージポンプ６，ＬＰＦ２８によって遅延線９に
よる遅延時間ＤＴ９が増加するように制御される。
【００１７】
【発明が解決しようとする課題】しかしながら、従来の
ＤＬＬ回路では内部回路１７による遅延時間によって入
力信号ＣＬＫＩＮとフィードバック信号ＦＢＣＬＫとの
位相関係が多様に決定されるため、初期動作時において
位相比較器２３が位相を進めることを指示するか遅らせ
ることを指示するかの判断ができない。
【００１８】したがって、従来のＤＬＬ回路の遅延線９
は、入力信号ＣＬＫＩＮとフィードバック入力ＦＢとが
どのような位相関係でも同期させるに十分な可変遅延時
間範囲（少なくとも入力信号ＣＬＫＩＮの信号周期Ｔの
２倍以上）をもたせるため、その遅延段数を大きくとる
必要があった。これに伴いＤＬＬ回路の回路規模の増
大、消費電力の増大を招いてしまうという問題点があっ
た。
【００１９】次に内部回路１７による遅延時間が動作中
に変動した場合のロックはずれ現象について、図２０を
用いて説明する。従来のＤＬＬ回路は、入力信号ＣＬＫ
ＩＮとフィードバック信号ＦＢＣＬＫとの位相を一致さ
せるために、内部回路１７による遅延時間ＤＴ１７と遅
延線９による遅延時間ＤＴ９との合計遅延時間は常に入
力信号ＣＬＫＩＮの周期Ｔの整数倍となるようにしてい
る。遅延線９の可変遅延時間範囲が小さい場合、内部回
路１７による遅延時間ＤＴ１７が温度などの条件で緩や
かに変動した場合、ある値以上の変動に関しては遅延線
９の可変遅延時間範囲外になり、位相を一致させること
が不可能となる。
【００２０】例えば、図２０に示すように、内部回路１
７の遅延時間ＤＴ１７と遅延線９との遅延時間ＤＴ９と
の合計遅延時間（ＤＴ１７＋ＤＴ９）が時刻ｔ０でｋＴ
（ｋは自然数）で同期していたのが、時間経過とともに
内部回路１７の遅延時間ＤＴ１７が増加していく場合を
考える。
【００２１】この場合、フィードバック信号ＦＢＣＬＫ
は入力信号ＣＬＫＩＮよりも位相が遅れるため、ＤＬＬ
回路１０は位相を進める方向、すなわち遅延線９の遅延
時間ＤＴ９を減少させるように動作する。その結果、時
刻ｔ１までは、遅延時間ＤＴ１７の増加を遅延時間ＤＴ
９の減少で補うことにより合計遅延時間（ＤＴ１７＋Ｄ
Ｔ９）＝ｋＴをちり、入力信号ＣＬＫＩＮとフィードバ
ック信号ＦＢＣＬＫとを同期させることができる。
【００２２】しかしながら、時刻ｔ１を過ぎて遅延時間
ＤＴ１７がさらに大きくなると遅延線９の可変遅延時間
範囲（図２０の斜線領域）から外れてしまう。すなわ
ち、遅延線９の遅延時間ＤＴ９を最小遅延時間ΔＤＴに
しても、（ＤＴ１７＋ＤＴ９）＞ｋＴとなってしまうた
め、フィードバック信号ＦＢＣＬＫの位相を進めること
によって、入力信号ＣＬＫＩＮとフィードバック信号Ｆ
ＢＣＬＫとを同期させることが不可能となる。このよう
な現象をロックはずれ現象という。
【００２３】ロックはずれ現象を解決するに場合にも、
遅延線９の遅延段数を十分大きくとり、可変遅延時間範
囲を大きく増やす必要がある。このため、前述したよう
に、回路構成の増大、消費電力の増大を招いてしまい、
ひいては遅延線９の遅延段数の増大に伴い遅延線９のノ
イズ耐性にも悪影響を及ぼすという問題点があった。
【００２４】この発明は上記問題点を解決するためにな
されたもので、遅延線の可変遅延時間範囲を増大させる
ことなく正確な遅延同期動作が可能なＤＬＬ回路あるい
はロックはずれ現象時に対応可能なＤＬＬ回路を得るこ
とを目的とする。
【００２５】
【課題を解決するための手段】この発明にかかる請求項
１記載の遅延同期回路は、基準クロック信号と実使用ク
ロック信号との位相を同期させる回路であって、前記基
準クロック信号と前記実使用クロック信号との位相を比
較する位相比較手段と、前記位相比較手段の位相比較結
果に基づき遅延制御信号を出力する遅延時間制御手段
と、第１の限界遅延時間から第２の限界遅延時間に至る
可変遅延時間範囲を有し、前記遅延制御信号の指示する
遅延時間で前記基準クロック信号を遅延させて遅延基準
クロック信号を出力する可変遅延手段とを備え、前記遅
延基準クロック信号が前記遅延同期回路外の回路を伝播
した後の信号が前記実使用クロック信号となり、前記遅
延時間制御手段はリセット信号を受け、該リセット信号
が活性状態のとき前記第１の限界遅延時間を指示する前
記遅延時間制御信号を出力し、前記位相比較手段は前記
リセット信号を受け、前記リセット信号が活性状態から
非活性状態となった時点から前記基準クロック信号と前
記実使用クロック信号とが同期するに至るまでを含む同
期処理期間において、前記第１の限界遅延時間から前記
第２の限界遅延時間に至る第１の方向への遅延時間の変
動を強制的に指示する前記位相比較結果を出力してい
る。
【００２６】また、請求項２記載の遅延同期回路におい
て、前記位相比較手段の前記位相比較結果は、前記第１
の方向の遅延時間の変動の有／無を活性／非活性状態で
指示する第１の比較結果と、前記第１の方向と逆方向の
第２の方向への遅延時間の変動の有／無を活性／非活性
状態で指示する第２の比較結果を含み、前記位相比較手
段は、前記基準クロック信号と前記実使用クロック信号
との位相差に基づき、前記第１の比較結果を出力する第
１の位相比較部を備え、前記第１の位相比較部は前記第
２の比較結果を受け、前記第２の比較結果が活性状態の
とき前記第１の比較結果を強制的に非活性状態とし、前
記基準クロック信号と前記実使用クロック信号との位相
差に基づき、前記第２の比較結果を出力する第２の位相
比較部をさらに備え、前記第２の位相比較部は前記第１
の比較結果を受け、前記第１の比較結果が活性状態のと
き前記第２の比較結果を強制的に非活性状態とし、前記
第２の位相比較部は前記リセット信号をさらに受け、前
記リセット信号が活性状態のとき、前記第２の比較結果
を強制的に非活性状態にしている。
【００２７】また、請求項３記載の遅延同期回路におい
て、前記リセット信号は外部より入力可能な外部リセッ
ト信号を含んでいる。
【００２８】また、請求項４記載の遅延同期回路におい
て、前記リセット信号は内部で生成される内部リセット
信号を含み、前記位相比較結果に関連した信号をモニタ
し、前記位相比較結果が所定方向の遅延時間の変動を指
示する度合いに基づき同期はずれ状態の有無を判定し、
その判定結果に基づき前記内部リセット信号を出力する
同期はずれ判定手段をさらに備え、前記同期はずれ検出
手段は、前記同期はずれ状態を判定すると前記内部リセ
ット信号を所定期間活性状態とした後に非活性状態にし
ている。
【００２９】また、請求項５記載の遅延同期回路におい
て、前記遅延時間制御手段は、前記位相比較結果の指示
内容に基づき、出力部からの電流の供給あるいは前記出
力部への電流の引き抜きを行うチャージポンプと、前記
チャージポンプの前記出力部に接続される所定のノード
を有し、ローパスフィルタリング処理して得られる前記
所定ノードの電位に基づき前記遅延時間制御信号を出力
するローパスフィルタとを備え、前記位相比較結果に関
連した信号は前記所定のノードの電位を含んでいる。
【００３０】また、請求項６記載の遅延同期回路におい
て、前記所定方向は前記第１の方向と逆の第２の方向を
含み、前記同期はずれ判定手段は、前記同期はずれ状態
の有無に基づく判定関連信号をさらに出力し、前記判定
関連信号を受け、前記判定関連信号から前記同期はずれ
状態判定時を認識し、前記同期はずれ状態判定時をトリ
ガとして前記遅延基準クロック信号の位相を反転させる
反転操作を行う位相反転手段をさらに備えている。
【００３１】また、請求項７記載の遅延同期回路におい
て前記ロックはずれ判定手段は、外部より入力可能な外
部リセット信号をさらに受け、該外部リセット信号が活
性状態のとき、強制的に前記内部リセット信号を活性状
態にしている。
【００３２】また、請求項８記載の遅延同期回路におい
て、前記第１の限界遅延時間は前記可変遅延時間範囲内
の最小遅延時間を含み、前記第２の限界遅延時間は前記
可変遅延時間範囲内の最大遅延時間を含み、前記第１の
方向は遅延時間を増加させる方向を含んでいる。
【００３３】この発明にかかる請求項９記載の遅延同期
回路は、基準クロック信号と実使用クロック信号との位
相を同期させる回路であって、前記基準クロック信号と
前記実使用クロック信号との位相を比較する位相比較手
段と、前記位相比較手段の位相比較結果に基づき遅延制
御信号を出力する遅延時間制御手段と、前記遅延制御信
号の指示する遅延時間で前記基準クロック信号を遅延さ
せて遅延基準クロック信号を出力する可変遅延手段とを
備え、前記遅延基準クロック信号が前記遅延同期回路外
の回路を伝播した後の信号が前記実使用クロック信号と
なり、前記位相比較結果に関連した信号をモニタし、前
記位相比較結果が所定方向の遅延時間の変動を指示する
度合いに基づき同期はずれ状態の有無を判定する同期は
ずれ判定手段をさらに備えている。
【００３４】
【発明の実施の形態】＜＜実施の形態１＞＞ ＜全体構成＞図１はこの発明の実施の形態１であるＤＬ
Ｌ（ＤelayＬockedＬoop）回路の構成を示す説明図であ
る。同図に示すように、位相比較器３は通常比較動作時
に基準クロック信号である入力信号ＣＬＫＩＮと実使用
クロック信号であるフィードバック信号ＦＢＣＬＫとの
位相を比較してアップ信号ＵＰ及びダウン信号ＤＷＮを
ＣＰ６に出力する。フィードバック信号ＦＢＣＬＫは、
入力信号ＣＬＫＩＮが遅延線９，クロックツリー等のク
ロック処理系の内部回路１７を伝播して得られる信号で
あり、遅延線９及び内部回路１７を伝播する分、遅延時
間が生じる。
【００３５】位相比較器３は外部リセット信号ＲＳＴの
“Ｌ”／“Ｈ”に基づき通常比較動作／リセット入力比
較動作を行う。位相比較器３は、リセット入力比較動作
時は必ず位相を遅らせる、すなわち、遅延線９の遅延時
間を増加させることを指示する位相比較結果（アップ信
号ＵＰ及びダウン信号ＤＷＮ）を出力する。また、リセ
ット入力比較動作直後の通常比較動作時も、入力信号Ｃ
ＬＫＩＮとフィードバック信号ＦＢＣＬＫとが同期する
までリセット入力比較動作の影響を受けて、遅延線９の
遅延時間を増加させることを指示する位相比較結果を出
力する。
【００３６】チャージポンプ６はアップ信号ＵＰ及びダ
ウン信号ＤＷＮに基づき電流Ｉ６をＬＰＦ８に供給した
り、ＬＰＦ８から引き抜いたりする。具体的にはアップ
信号ＵＰの“Ｈ”のときＬＰＦ８に電流Ｉ６を供給し、
ダウン信号ＤＷＮが“Ｈ”のときＬＰＦ８から電流Ｉ６
を引き抜く。
【００３７】ＬＰＦ８は電流Ｉ６を積分し、その積分結
果に基づき遅延線９に対する遅延調整信号Ｓ８を出力す
る。ＬＰＦ８は外部リセット信号ＲＳＴが“Ｈ”レベル
のとき、電流Ｉ６に関係なく遅延線９による遅延時間Ｄ
Ｔ９が最小になることを指示する遅延調整信号Ｓ８を出
力する。
【００３８】遅延線９は遅延調整信号Ｓ８の指示する遅
延時間ＤＴ９分、入力信号ＣＬＫＩＮを遅延させて遅延
基準クロック信号である遅延入力信号ＣＬＫＯＵＴを出
力する。遅延線９から出力された遅延入力信号ＣＬＫＯ
ＵＴが内部回路１７を経て得られるフィードバック信号
ＦＢＣＬＫが、データラッチ１８等のタイミング制御用
のクロックとして使用されとともに位相比較器３にフィ
ードバック入力される。
【００３９】このような構成の実施の形態１のＤＬＬ回
路１１は、従来同様、位相比較器３、チャージポンプ
６、ＬＰＦ８及び遅延線９によってＤＬＬが構成され、
入力信号ＣＬＫＩＮとフィードバック信号ＦＢＣＬＫと
の位相が一致するように作用する。
【００４０】ただし、外部リセット信号ＲＳＴを“Ｈ”
としたとき、必ず位相比較器３は位相を遅らせることを
指示するアップ信号ＵＰ及びダウン信号ＤＷＮを出力
し、ＬＰＦ８は最小遅延時間ΔＤＴを指示する遅延調整
信号Ｓ８をＬＰＦ８に出力する。
【００４１】したがって、実施の形態１のＤＬＬ回路１
１は、初期動作時には外部リセット信号ＲＳＴを所定期
間“Ｈ”にした後に“Ｌ”にすれば、遅延線９の遅延時
間ＤＴ９を最小遅延時間ΔＤＴに初期設定した後、遅延
線９の遅延時間ＤＴ９を増加させる方向で必ず遅延同期
動作を行う。
【００４２】その結果、実施の形態１のＤＬＬ回路１１
は、初期動作時には、遅延時間ＤＴ９を減少させて遅延
同期を行う場合を考慮することなく遅延線９の可変遅延
時間範囲を設定することにより、遅延線９の可変遅延時
間範囲を小さく（入力信号ＣＬＫＩＮの信号周期Ｔ程度
に）設定することができる。
【００４３】このように、実施の形態１のＤＬＬ回路１
１は、遅延線９の段数を従来に比較して小さくしても初
期動作時に正確な遅延同期動作が行えるため、回路構成
及び消費電力を最小限にしたＤＬＬ回路を得ることがで
きる。
【００４４】＜位相比較器＞図２は位相比較器３の内部
構成を示すブロック図である。同図に示すように、位相
比較部４Ｕ，４Ｄはそれぞれクロック入力ＣＬＫより得
られる信号とフィードバック入力ＦＢより得られる信号
との位相差に基づきアップ信号ＵＰ，ダウン信号ＤＷＮ
を出力する。
【００４５】位相比較部４Ｕはクロック入力ＣＬＫに入
力信号ＣＬＫＩＮを受け、フィードバック入力ＦＢにフ
ィードバック信号ＦＢＣＬＫを受け、インヒビット入力
ＩＮＨＢにダウン信号ＤＷＮを受ける。さらに、位相比
較部４Ｕはリセット入力Ｒを有し、リセット入力Ｒに外
部リセット信号ＲＳＴを受ける。
【００４６】一方、位相比較部４Ｄはクロック入力ＣＬ
Ｋにフィードバック信号ＦＢＣＬＫを受け、フィードバ
ック入力ＦＢに入力信号ＣＬＫＩＮを受け、インヒビッ
ト入力ＩＮＨＢにアップ信号ＵＰを受ける。さらに、位
相比較部４Ｄはリセット入力Ｒを有し、リセット入力Ｒ
は接地レベルに固定される。
【００４７】図３は位相比較部４Ｕ（４Ｄ）の内部構成
を示す回路図である。同図に示すように、ＮＭＯＳトラ
ンジスタＱ１１がＮＭＯＳトランジスタＱ５及びＱ７に
対して並列に接続され、ＮＭＯＳトランジスタＱ１１の
ゲートがリセット入力Ｒに接続される。なお、他の構成
は図１７で示した従来の位相比較部２０Ｕ（２０Ｄ）と
同様である。
【００４８】図４及び図５は、図２及び図３で示した構
成の位相比較器３による位相比較動作を示すタイミング
図である。図４は入力信号ＣＬＫＩＮに対してフィード
バック信号ＦＢＣＬＫの位相が早い場合、図５は入力信
号ＣＬＫＩＮに対してフィードバック信号ＦＢＣＬＫの
位相が遅い場合の動作を示している。また、図４及び図
５において、ＥＶＬは位相比較部４Ｕ（４Ｄ）のＰＭＯ
ＳトランジスタＱ１のドレイン電位、Ｕ１はＰＭＯＳト
ランジスタＱ４のドレイン電位を意味する。
【００４９】以下、図４に示すタイミング動作ついて説
明する。位相比較部４Ｄのリセット入力Ｒは“Ｌ”固定
のため、外部リセット信号ＲＳＴの“Ｈ”，“Ｌ”に関
わらず、フィードバック信号ＦＢＣＬＫの立ち上がり時
から入力信号ＣＬＫＩＮの立ち上がり時に相当する期
間、ダウン信号ＤＷＮＮとして“Ｈ”を出力する。
【００５０】一方、位相比較部４Ｕはリセット期間（外
部リセット信号ＲＳＴ信号が“Ｈ”の期間）中はＮＭＯ
ＳトランジスタＱ１１がオン状態となり、インヒビット
入力ＩＮＨＢに“Ｈ”の信号が入力されているのと同じ
動作、すなわち、常に電位Ｕ１が電位ＥＶＬの反転値と
なるため、アップ信号ＵＰが“Ｈ”となる期間は実質的
に存在しなくなる。そして、外部リセット信号ＲＳＴが
“Ｌ”となってリセットが解除された後も、位相比較部
４Ｕのインヒビット入力ＩＮＨＢに“Ｈ”のダウン信号
ＤＷＮが付与されることにより、アップ信号ＵＰが
“Ｈ”となる期間は実質的に存在しないように制御され
る。
【００５１】次に図５に示すタイミング動作について説
明する。図４の場合と同様に、リセット期間中の位相比
較部４Ｕは“Ｈ”となるアップ信号ＵＰを実質的に出力
しない。したがって、位相比較部４Ｄは図４の場合と同
様にフィードバック信号ＦＢＣＬＫの立ち上がり時から
入力信号ＣＬＫＩＮの立ち上がり時までに相当する期間
に“Ｈ”のダウン信号ＤＷＮ号を出力する。
【００５２】リセット解除後も、位相比較部４Ｄはリセ
ット期間中と同じように、フィードバック信号ＦＢＣＬ
Ｋの立ち上がり時から入力信号ＣＬＫＩＮの立ち上がり
時までに相当する期間に“Ｈ”のダウン信号ＤＷＮを出
力するのに対し、位相比較部４Ｕのインヒビット入力Ｉ
ＮＨＢに“Ｈ”のダウン信号ＤＷＮが付与されることに
より、アップ信号ＵＰが“Ｈ”となる期間は実質駅に存
在しないように制御される。
【００５３】なお、図４及び図５では、位相比較器３の
動作説明の都合上、アップ信号ＵＰが“Ｈ”となる期間
を目視可能に示したが、電位ＥＶＬの立ち上がりとほぼ
同時に電位Ｕ１が立ち下がるためアップ信号ＵＰが
“Ｈ”となる期間は実質的には存在しない。
【００５４】このように、入力信号ＣＬＫＩＮとフィー
ドバック入力ＦＢとの位相関係がどのような場合でも、
リセット動作実行後はフィードバック信号ＦＢＣＬＫの
立ち上がり時から入力信号ＣＬＫＩＮの立ち上がり時ま
でに相当する期間は“Ｈ”のダウン信号ＤＷＮを出力
し、アップ信号ＵＰはほとんど“Ｈ”となる期間はな
い。
【００５５】すなわち、位相比較器３は、リセット動作
実行後は必ずフィードバック信号ＦＢＣＬＫの位相を遅
らせることを指示するアップ信号ＵＰ及びダウン信号Ｄ
ＷＮを出力する。その結果、位相比較器３の後段に接続
されるチャージポンプ６，ＬＰＦ２８によって遅延線９
による遅延時間ＤＴ９が増加するように制御される。
【００５６】＜ＬＰＦ（ローパスフィルタ），遅延線＞
図６はＬＰＦ８の内部構成を示す回路図である。同図に
示すように、電流Ｉ６の供給／引き抜きを行うチャージ
ポンプ６の出力部が抵抗Ｒ１を介してノードＮ１に接続
される。また、電源からノードＮ１にかけてＰＭＯＳト
ランジスタＱ２１及びトランスファゲート５０が介挿さ
れ、ＰＭＯＳトランジスタＱ２１のゲートはドレインに
接続され、トランスファゲート５０のＮＭＯＳゲートは
外部リセット信号ＲＳＴを受け、トランスファゲート５
０のＰＭＯＳゲートはインバータ４９を介して得られる
外部リセット信号ＲＳＴの反転信号を受ける。また、ノ
ードＮ１，接地レベル間にキャパシタＣ１が介挿され
る。
【００５７】電源，接地レベル間に、ＰＭＯＳトランジ
スタＱ２３，ＮＭＯＳトランジスタＱ２５及び抵抗Ｒ２
が直列に介挿されるともに、ＰＭＯＳトランジスタＱ２
４，ＮＭＯＳトランジスタＱ２６及び抵抗Ｒ３が直列に
介挿される。
【００５８】ＰＭＯＳトランジスタＱ２３のドレイン，
ゲートは共通接続され、ＰＭＯＳトランジスタＱ２３，
Ｑ２４はゲートが共通接続される。ＮＭＯＳトランジス
タＱ２５のゲートはノードＮ１に接続され、ＮＭＯＳト
ランジスタＱ２６のドレイン，ゲートが共通接続され
る。
【００５９】そして、ＰＭＯＳトランジスタＱ２３のゲ
ートより得られる調整電圧ＶＰ、及びＮＭＯＳトランジ
スタＱ２６のゲートより得られる調整電圧ＶＮを遅延調
整信号Ｓ８として遅延線９に出力する。
【００６０】図７は遅延線９の内部構成を示す回路図で
ある。同図に示すように、遅延線９は複数の直列接続さ
れた電流制御型のインバータ部Ｇ１，Ｇ２，…から構成
され、インバータ部Ｇ１，Ｇ２，…はそれぞれ調整電圧
ＶＰ，ＶＮによって各々の信号伝播遅延時間が調整され
る。
【００６１】インバータ部Ｇ１，Ｇ２，…はそれぞれ電
源，接地レベル間に直列に接続されたＰＭＯＳトランジ
スタＱ３１，Ｑ３２及びＮＭＯＳトランジスタＱ３３，
Ｑ３４から構成される。
【００６２】インバータ部Ｇ１において、ＰＭＯＳトラ
ンジスタＱ３１のゲートは調整電圧ＶＰを受け、ＰＭＯ
ＳトランジスタＱ３２及びＮＭＯＳトランジスタＱ３３
のゲートは入力信号ＣＬＫＩＮを共通に受け、ＮＭＯＳ
トランジスタＱ３４のゲートは調整電圧ＶＮを受ける。
【００６３】インバータ部Ｇ２において、ＰＭＯＳトラ
ンジスタＱ３１のゲートは調整電圧ＶＰを受け、ＰＭＯ
ＳトランジスタＱ３２及びＮＭＯＳトランジスタＱ３３
のゲートはインバータ部Ｇ１の出力信号（ＰＭＯＳトラ
ンジスタＱ３２のドレインより得られる信号）を共通に
受け、ＮＭＯＳトランジスタＱ３４のゲートは調整電圧
ＶＮを受ける。
【００６４】同様に、インバータ部Ｇ２の後段のインバ
ータ部において、ＰＭＯＳトランジスタＱ３１のゲート
は調整電圧ＶＰを受け、ＰＭＯＳトランジスタＱ３２及
びＮＭＯＳトランジスタＱ３３のゲートは前段のインバ
ータ部Ｇ１の出力信号を共通に受け、ＮＭＯＳトランジ
スタＱ３４のゲートは調整電圧ＶＮを受ける。そして、
最終段のインバータ部の出力が遅延入力信号ＣＬＫＯＵ
Ｔとなる。
【００６５】以下、図６で示したＬＰＦ８の動作につい
て図８のグラフを参照して説明する。外部リセット信号
ＲＳＴが“Ｈ”のとき、トランスファゲート５０がオン
状態となり、ノードＮ１の電位Ｖ１は電源電圧ＶDDから
ＰＭＯＳトランジスタＱ２１の閾値電圧ＶTHPを差し引
いた電位（ＶDD−ＶTHP）にチャージアップされる。こ
れにより、ＮＭＯＳトランジスタＱ２５が強くオンする
ため、ＰＭＯＳトランジスタＱ２３のゲートより得られ
る調整電圧ＶＰは最低レベルに下がり、ＮＭＯＳトラン
ジスタＱ２６のゲートより得られる調整電圧ＶＮは最高
レベルに上がる。
【００６６】その結果、図７で示した構成の遅延線９の
各インバータ部におけるＰＭＯＳトランジスタＱ３１及
びＮＭＯＳトランジスタＱ３４は最も強くオンし最大の
駆動能力で動作するため、図８に示すように、遅延線９
による遅延時間ＤＴ９はリセット期間Ｔ１中に最小遅延
時間ΔＤＴになる。
【００６７】リセット解除後は、ＬＰＦ８のトランスフ
ァゲート５０がオフ状態となり、位相比較器３はフィー
ドバック信号ＦＢＣＬＫの位相を遅らせることを指示す
るアップ信号ＵＰ及びダウン信号ＤＷＮを出力するた
め、チャージポンプ６は電流Ｉ６をノードＮ１から引く
抜く方向で動作する。
【００６８】したがって、遅延調整信号Ｓ８における調
整電圧ＶＰは上昇し、調整電圧ＶＮは下降するため、図
８に示すように、遅延線９の遅延時間ＤＴ９は、徐々に
上昇していき、リセット解除後からロックイン期間Ｔ２
経過後にｄｔで安定する。すなわち、遅延線９の遅延時
間ＤＴ９がｄｔのとき、入力信号ＣＬＫＩＮとフィード
バック信号ＦＢＣＬＫとが同期したことになる。
【００６９】このように、実施の形態１のＤＬＬ回路１
１は、リセット動作実行後に行う遅延同期動作を、遅延
線９の遅延時間ＤＴ９を最小遅延時間ΔＤＴに初期設定
してから始めているため、遅延線９を構成しているカレ
ント制御型インバータＧ１，Ｇ２，…の駆動能力が大き
い状態で遅延同期処理が行える。したがって、遅延線９
を伝播する信号の波形なまりによるジッタの影響を最小
に抑えることが出来る。
【００７０】＜＜実施の形態２＞＞ ＜全体構成＞図９はこの発明の実施の形態２であるＤＬ
Ｌ回路１２の構成を示す説明図である。同図に示すよう
に、位相比較器３は内部リセット信号ＩＲＳの“Ｌ”／
“Ｈ”に基づき通常比較動作／リセット時比較動作を行
う。位相比較器３は、リセット時比較動作時には必ず位
相を遅れさせる、すなわち、遅延線９の遅延時間を増加
させることを指示する位相比較結果を出力する。
【００７１】ＬＰＦ８は電流Ｉ６を積分し、その積分結
果に基づき遅延線９に対する遅延調整信号Ｓ８を出力す
る。ＬＰＦ８は内部リセット信号ＩＲＳが“Ｈ”レベル
のとき、チャージポンプ６による電流Ｉ６に関係なく遅
延線９による遅延時間が最小になる遅延調整信号Ｓ８を
出力する。
【００７２】ロックはずれ判定回路１３は充放電状態検
出信号Ｓ８０及び外部リセット信号ＲＳＴを受け、内部
リセット信号ＩＲＳ及びスイッチ信号ＳＷを出力する。
ロックはずれ判定回路１３は、ＬＰＦ８の充放電状態検
出信号Ｓ８０に基づき同期はずれ現象の有無を検出し、
同期はずれ現象を検出すると、内部リセット信号ＩＲＳ
を“Ｈ”にするとともに、スイッチ信号ＳＷを反転させ
る。
【００７３】ロックはずれ判定回路１３は、同期はずれ
現象を検出していない状態時は内部リセット信号ＩＲＳ
を“Ｌ”にするとともにスイッチ信号ＳＷを現在の状態
まま維持する。また、ロックはずれ判定回路１３は外部
リセット信号ＲＳＴが“Ｈ”のとき強制的に内部リセッ
ト信号ＩＲＳを“Ｈ”にする。
【００７４】スイッチ回路１６はスイッチ信号ＳＷの
“Ｈ”／“Ｌ”に基づき入力信号ＣＬＫＩＮを反転／非
反転した出力信号Ｓ１６を遅延線９に付与する。なお、
他の構成及び接続関係等は実施の形態１のＤＬＬ回路１
１と同様である。
【００７５】また、位相比較器３の内部構成は、外部リ
セット信号ＲＳＴに置き換えて内部リセット信号ＩＲＳ
が入力される以外は、図２及び図３で示した位相比較器
３の構成と同様な構成である。
【００７６】一方、ＬＰＦ８の内部構成も、外部リセッ
ト信号ＲＳＴに置き換えて内部リセット信号ＩＲＳが入
力される以外は、図６で示した実施の形態１のＬＰＦ８
と同様である。ただし、図６の構成のノードＮ１の電位
Ｖ１を充放電状態検出信号Ｓ８０としてロックはずれ判
定回路１３に与えている。
【００７７】また、遅延線９の内部構成は、図７で示し
た実施の形態１の遅延線９と同様である。
【００７８】このような構成の実施の形態２のＤＬＬ回
路１２は、従来同様、位相比較器３、チャージポンプ
６、ＬＰＦ８、スイッチ回路１６及び遅延線９によって
ＤＬＬが構成され、入力信号ＣＬＫＩＮとフィードバッ
ク信号ＦＢＣＬＫＩＮとの位相が一致するように作用す
る。
【００７９】ただし、内部リセット信号ＩＲＳが“Ｈ”
のとき（外部リセット信号ＲＳＴが“Ｈ”、ロックはず
れ判定回路１３による同期はずれ検出時）、必ず位相比
較器３は位相を遅らせることを指示するアップ信号ＵＰ
及びダウン信号ＤＷＮを出力し、ＬＰＦ８は最小遅延時
間ΔＤＴを指示する遅延調整信号Ｓ８を遅延線９に出力
する。
【００８０】したがって、ＤＬＬ回路１２は、初期動作
時には外部リセット信号ＲＳＴを所定期間“Ｈ”にした
後に“Ｌ”にすれば、内部リセット信号ＩＲＳが“Ｈ”
となるため、遅延線９の遅延時間ＤＴ９を最小遅延時間
ΔＤＴに初期設定した後、遅延時間ＤＴ９を増加させる
方向で必ず遅延同期動作を行う。
【００８１】その結果、実施の形態２のＤＬＬ回路１２
は、実施の形態１同様、遅延時間ＤＴ９を減少させる方
向を考慮することなく遅延線９の可変遅延時間範囲を設
定することにより、遅延線９の可変遅延時間範囲を小さ
く設定することができ、回路構成及び消費電力を最小限
にすることができる。
【００８２】＜ロックはずれ判定回路＞図１０はロック
はずれ判定回路１３の内部構成を示す回路図である。同
図に示すように、コンパレータ５１は正入力に充放電状
態検出信号Ｓ８０（ＬＰＦ８のノードＮ１の電位Ｖ１）
を受け、負入力に比較電圧ＶＲを受けて比較結果信号Ｓ
５１を出力する。電源電圧ＶDD，接地レベル間に抵抗Ｒ
１１，Ｒ１２が直列に接続され、抵抗Ｒ１１，Ｒ１２に
よって抵抗分割して得られる抵抗Ｒ１１，Ｒ１２間の電
圧が比較電圧ＶＲとなる。
【００８３】比較電圧ＶＲは通常時のノードＮ１の電位
Ｖ１より高く、チャージポンプ６による電流Ｉ６の過剰
供給時のノードＮ１の電位Ｖ１より低くなるように設定
される。例えば、リセット時のＬＰＦ８のノードＮ１の
電位Ｖ１である（ＶDD−ＶTHP）を考慮して、ＶＲ＝
（ＶDD−ＶTHP）＋α（＞０）に設定される。
【００８４】Ｄフリップフロップ５２〜５４が直列に接
続され、Ｄフリップフロップ５２はＤ入力に比較結果信
号Ｓ５１を受け、Ｄフリップフロップ５２〜５４のＱ出
力信号Ｓ５２〜Ｓ５４はＡＮＤゲート５９に入力され
る。このＡＮＤゲート５９の出力信号が判定信号Ｓ５９
となる。すなわち、判定信号Ｓ５９が“Ｈ”のときロッ
クはずれ状態を検出したことになる。
【００８５】Ｄフリップフロップ５５はクロック入力に
判定信号Ｓ５９を受け、Ｑ出力がインバータ６０を介し
てＤ入力に帰還する。Ｄフリップフロップ５５のＱ出力
信号がスイッチ信号ＳＷとなる。
【００８６】一方、分周器６４は入力信号ＣＬＫＩＮを
受け、入力信号ＣＬＫＩＮの周波数を１／２に分周して
分周入力信号ＷＣＬＫＩＮを出力する。
【００８７】Ｄフリップフロップ５６はクロック入力に
分周入力信号ＷＣＬＫＩＮを受け、Ｄ入力に判定信号Ｓ
５９を受ける。ＡＮＤゲート６１は一方入力に判定信号
Ｓ５９を受け、他方入力にＤフリップフロップ５６のＱ
出力の反転信号を受ける。ＯＲゲート６２は一方入力に
ＡＮＤゲート６１の出力信号Ｓ６１を受け、他方入力に
外部リセット信号ＲＳＴを受ける。
【００８８】各々のクロック入力にフィードバック信号
ＦＢＣＬＫを共通に受けるＤフリップフロップ５７，５
８は直列に接続される。そして、Ｄフリップフロップ５
７のＤ入力はＯＲゲート６２の出力信号を受ける。ま
た、Ｄフリップフロップ５２〜５８それぞれのリセット
入力Ｒに外部リセット信号ＲＳＴが共通に付与される。
【００８９】ＯＲゲート６３は一方入力にＯＲゲート６
２の出力信号を受け、他方入力にＤフリップフロップ５
８のＱ出力信号を受ける。そして、ＯＲゲート６３の出
力信号が内部リセット信号ＩＲＳとなる。
【００９０】図１１は、図１０で示したロックはずれ判
定回路１３によるロックはずれ検出動作を示すタイミン
グ図である。以下、図１１を参照してロックはずれ判定
回路１３の非リセット時（外部リセット信号ＲＳＴが
“Ｌ”）における動作を説明する。
【００９１】位相比較器３が、フィードバック信号ＦＢ
ＣＬＫの位相を進めることを指示するアップ信号ＵＰ及
びダウン信号ＤＷＮを出力し続けても、遅延線９の遅延
時間ＤＴ９が最小遅延時間ΔＤＴに既に達している場
合、フィードバック信号ＦＢＣＬＫＩＮを入力信号ＣＬ
ＫＩＮに同期させることはできない（図２０の時刻ｔ１
以降参照）。
【００９２】この場合、チャージポンプ６は電流Ｉ６を
ＬＰＦ８に過剰供給することなり、ノードＮ１の電位Ｖ
１は上昇し、時刻ｔ１１で比較電圧ＶＲを越えると、コ
ンパレータ５１の比較結果信号Ｓ５１は“Ｌ”から
“Ｈ”に変化する。
【００９３】以降、位相比較器３はフィードバック信号
ＦＢＣＬＫの位相を進めることを指示し続けるためチャ
ージポンプ６は電流Ｉ６を供給し続ける。したがって、
Ｖ１＞ＶＲの状態は維持されるため、時刻ｔ１１後に分
周入力信号ＷＣＬＫＩＮが“Ｈ”に立ち上がる時刻ｔ１
２，ｔ１３，ｔ１４毎にＤフリップフロップ５２，５
３，５４は順次“Ｈ”をラッチする。
【００９４】その結果、時刻ｔ１４で、Ｑ出力信号Ｓ５
２〜Ｓ５４が全て“Ｈ”となってＡＮＤゲート５９の出
力である判定信号Ｓ５９が“Ｌ”から“Ｈ”に変化する
ため、Ｄフリップフロップ５５のＱ出力であるスイッチ
信号ＳＷの値が反転する。
【００９５】同時に、ＡＮＤゲート６１の出力信号Ｓ６
１が“Ｌ”から“Ｈ”に変化するため、内部リセット信
号ＩＲＳも“Ｌ”から“Ｈ”に変化して内部リセット状
態となる。
【００９６】次に分周入力信号ＷＣＬＫＩＮが“Ｈ”に
立ち上がる時刻ｔ１５に、Ｄフリップフロップ５６は
“Ｈ”の判定信号Ｓ５９をラッチしＡＮＤゲート６１の
他方入力が“Ｈ”から“Ｌ”にするため、出力信号Ｓ６
１は“Ｈ”から“Ｌ”に変化する。
【００９７】“Ｌ”の出力信号Ｓ６１はＯＲゲート６２
を介してＤフリップフロップ５７のＤ入力に与えられる
ため、時刻ｔ１５以降における２回目のフィードバック
信号ＦＢＣＬＫの立ち上がり時刻ｔ１６にＤフリップフ
ロップ５８に“Ｌ”がラッチされ、ＯＲゲート６３の出
力信号である内部リセット信号ＩＲＳが“Ｌ”に立ち下
がる。
【００９８】このように、ロックはずれ判定回路１３は
チャージポンプ６による電流Ｉ６の過剰電流供給状態が
所定期間（少なくとも分周入力信号ＷＣＬＫＩＮの２周
期分、すなわち、入力信号ＣＬＫＩＮの４周期分以上）
以上続いたときに、判定信号Ｓ５９を“Ｈ”にしてロッ
クはずれ状態と判定する。
【００９９】そして、“Ｈ”の判定信号Ｓ５９によって
スイッチ信号ＳＷを反転させるとともに、内部リセット
信号ＩＲＳを“Ｈ”にして内部リセット状態にする。な
お、外部リセット時（外部リセット信号ＲＳＴが
“Ｈ”）には、判定信号Ｓ５９の“Ｈ”，“Ｌ”に関係
なく、ＯＲゲート６２，６３によって内部リセット信号
ＩＲＳも“Ｈ”となる。
【０１００】その結果、ＤＬＬ回路１２は、ロックはず
れ状態判定時には内部リセット信号ＩＲＳが所定期間
“Ｈ”となるため、遅延線９の遅延時間ＤＴ９を最小遅
延時間ΔＤＴに初期設定した後、遅延時間ＤＴ９を増加
させる方向で必ず遅延同期動作を行う。
【０１０１】＜スイッチ回路＞図１２はスイッチ回路１
６の内部構成を示す回路図である。同図に示すように、
インバータ７１〜７３は直列に接続され、インバータ７
１の入力は入力信号ＣＬＫＩＮを受け、インバータ７３
の出力はトランスファゲート７４を介してノードＮ２に
接続される。
【０１０２】また、インバータ７１の出力はトランスフ
ァゲート７６を介してインバータ７７の入力にも接続さ
れ、インバータ７７の出力はトランスファゲート７８を
介してノードＮ２に接続される。
【０１０３】トランスファゲート７４のＰＭＯＳゲート
及びトランスファゲート７８のＮＭＯＳゲートにはスイ
ッチ信号ＳＷが付与され、トランスファゲート７４のＮ
ＭＯＳゲート及びトランスファゲート７８のＰＭＯＳゲ
ートにはスイッチ信号ＳＷの反転信号バーＳＷが付与さ
れる。また、トランスファゲート７６のＮＭＯＳゲート
は電源に接続され、ＰＭＯＳゲートは接地されることに
より、常時オン状態に設定される。
【０１０４】ノードＮ２はインバータ７５の入力に接続
され、インバータ７５の出力信号が信号Ｓ１６として遅
延線９に与えられる。また、トランスファゲート７６は
インバータ１個分の信号伝播遅延時間に設定される。
【０１０５】このような構成のスイッチ回路１６は、ス
イッチ信号ＳＷが“Ｈ”のとき、トランスファゲート７
４がオフしトランスファゲート７８がオンするため、入
力信号ＣＬＫＩＮの反転信号をインバータ７５から出力
し、スイッチ信号ＳＷが“Ｌ”のとき、トランスファゲ
ート７４，７５がそれぞれオン，オフするため、入力信
号ＣＬＫＩＮの非反転信号をインバータ７５から出力す
る。
【０１０６】図１３はスイッチ回路１６の動作を示すタ
イミング図である。同図に示すように、時刻ｔ２１にス
イッチ信号ＳＷの値がＱからバーＱに反転すると、この
反転をトリガとして出力信号Ｓ１６も反転する。その結
果、反転した出力信号Ｓ１６が遅延線９、内部回路１７
を経た時刻ｔ２２以降のフィードバック信号ＦＢＣＬＫ
の位相が反転する。
【０１０７】その結果、入力信号ＣＬＫＩＮに対しＴＡ
時間遅れていたフィードバック信号ＦＢＣＬＫの位相が
逆に時間ＴＢ（＝Ｔ／２−ＴＡ）進むことなる。このと
き、ロックポイントは必ずＴ／２以内となる。
【０１０８】したがって、内部リセット信号ＩＲＳを
“Ｈ”にして、遅延線９の遅延時間ＤＴ９を最小遅延時
間ΔＤＴに初期設定した後、遅延時間ＤＴ９を増加させ
る方向で遅延同期動作を実行することにより、入力信号
ＣＬＫＩＮとフィードバック信号ＦＢＣＬＫとを速やか
に同期させることができる。
【０１０９】なお、図１３に示すように、フィードバッ
ク信号ＦＢＣＬＫに一時的にひげが生じるが、Ｄフリッ
プフロップ５７，５８によってフィードバック信号ＦＢ
ＣＬＫの２サイクル期間は内部リセット信号ＩＲＳが
“Ｈ”を保持できるため何等悪影響は生じない。
【０１１０】このように、実施の形態２のＤＬＬ回路１
２におけるロックはずれ判定回路１３及びスイッチ回路
１６は、ロックはずれ現象時にフィードバック信号ＦＢ
ＣＬＫの位相を反転させることによよって、入力信号Ｃ
ＬＫＩＮとフィードバック信号ＦＢＣＬＫとの位相差を
Ｔ／２以内で逆転させることができるため、温度変化等
によるロックはずれ現象が生じても速やかに再ロックが
可能となる。
【０１１１】＜Ｄフリップフロップ＞図１４は、Ｄフリ
ップフロップ５２〜５８の内部構成を示した回路図であ
る。同図に示すように、Ｄ入力はトランスファゲート８
１を介してＮＡＮＤゲート８２の一方入力に接続され
る。また、ＮＡＮＤゲート８２は他方入力にインバータ
８７の出力を受けるとともに、出力をインバータ８５を
介して一方入力に帰還させている。インバータ８７の入
力はリセット入力Ｒに接続される。
【０１１２】ＮＡＮＤゲート８２の出力はトランスファ
ゲート８３を介してインバータ８４の入力に接続され、
インバータ８４の出力がＱ出力として外部に出力される
とともに、インバータ８５を介して入力に帰還する。ト
ランスファゲート８１のＰＭＯＳゲート及びトランスフ
ァゲート８３のＮＭＯＳゲートはクロック入力ＣＬＫに
接続され、トランスファゲート８１のＮＭＯＳゲート及
びトランスファゲート８３のＰＭＯＳゲートはインバー
タ８６を介してクロック入力ＣＬＫに接続される。
【０１１３】このような構成のＤフリップフロップは、
通常時（リセット入力Ｒが“Ｌ”）は、クロック入力Ｃ
ＬＫの“Ｌ”時にトランスファゲート８１，８２がオ
ン，オフするためＮＡＮＤゲート８２，８５のループ接
続よる第１ラッチにＤ入力の反転値がラッチされる。一
方、クロック入力ＣＬＫの“Ｈ”時にトランスファゲー
ト８１，８２がオフ，オンするため第１ラッチの反転値
がインバータ８４，８５によるループ接続による第２ラ
ッチに転送される。
【０１１４】すなわち、Ｄフリップフロップは、通常時
はクロック入力ＣＬＫの“Ｈ”立ち上がり時にＤ入力よ
り得られる信号をラッチする。
【０１１５】一方、リセット時（リセット入力Ｒが
“Ｈ”）は、Ｄ入力に関係なく第１ラッチには“Ｈ”が
ラッチされ、クロック入力ＣＬＫが“Ｈ”の時に第２ラ
ッチに“Ｌ”がラッチされる。
【０１１６】＜＜その他＞＞なお、実施の形態１及び実
施の形態２において、（外部，内部）リセット実行時
に、遅延線９の遅延時間ＤＴ９を最小遅延時間ΔＤＴに
初期設定した後、遅延時間ＤＴ９を増加させる方向で必
ず遅延同期動作を行うように構成したが、逆に遅延線９
の遅延時間ＤＴ９を最大遅延時間に初期設定した後、遅
延時間ＤＴ９を減少させる方向で必ず遅延同期動作を行
うように構成してもよい。
【０１１７】この場合、初期設定時に遅延線９を構成す
るインバータ部の駆動能力が最低レベルになるため、遅
延線９から出力される遅延入力信号ＣＬＫＯＵＴの波形
がなまりやすいという不利がある。
【０１１８】また、実施の形態２において、遅延線９が
入力信号ＣＬＫＩＮの１周期分の可変遅延時間範囲を有
しておれば、スイッチ回路１６とロックはずれ判定回路
１３のスイッチ信号ＳＷ生成部（Ｄフリップフロップ５
５，インバータ６０）とを省略しても、ロックはずれ時
に再び遅延同期することができる。
【０１１９】すなわち、図１３ように、入力信号ＣＬＫ
ＩＮに対してフィードバック信号ＦＢＣＬＫの位相がＴ
Ａ遅れている現象は、フィードバック信号ＦＢＣＬＫＩ
Ｎの位相が（Ｔ−ＴＡ）進んでいるとみなすこともでき
るため、ロックはずれ判定回路１３がロックはずれ現象
を検出して内部リセット信号ＩＲＳを“Ｈ”にすること
により、遅延時間ＤＴ９を増加させる方向でＤＬＬ回路
１２による遅延同期動作を実行して、入力信号ＣＬＫＩ
Ｎとフィードバック信号ＦＢＣＬＫとを同期させること
ができる。
【０１２０】また、ロックはずれ判定回路１３はＬＰＦ
８のノードＮ１の電位Ｖ１をモニタ信号としてロックは
ずれ現象の有無を判断したが、位相比較器３による位相
進み指示が過剰に行われていることを検出可能な信号で
あれば、いずれの信号であってもよい。
【０１２１】また、ロックはずれ判定回路１３は、位相
比較器３による位相遅れ指示が過剰に行われている場合
を検出して、ロックはずれ現象の有無を判断するように
してもよい。
【０１２２】
【発明の効果】以上説明したように、この発明における
請求項１記載の遅延同期回路は、リセット信号が活性状
態のとき第１の限界遅延時間を指示する遅延時間制御信
号を出力する遅延時間制御手段と、リセット信号が活性
状態から非活性状態となった時点以降の同期処理期間に
おいて、第１の限界遅延時間から第２の限界遅延時間に
至る第１の方向への遅延時間の変動を強制的に指示する
位相比較結果を出力する位相比較手段とを備えている。
【０１２３】したがって、リセット信号を活性状態にし
てしかる後に非活性状態とする初期動作時に、請求項１
記載の遅延同期回路は、必ず第１の限界遅延時間から第
１の方向に向けて遅延時間を変更させながら基準クロッ
ク信号と実使用クロック信号との遅延同期処理を行う。
【０１２４】その結果、初期動作時に第１の限界遅延時
間からの第１の方向への遅延時間変動のみを考慮して可
変遅延時間範囲を設定すれば良いため、可変遅延時間範
囲を従来に比較して小さくしても初期動作時に正確な遅
延同期動作が行え、回路構成及び消費電力を最小限にし
た遅延同期回路を得ることができる。
【０１２５】また、請求項２記載の遅延同期回路の第２
の位相比較部はリセット信号が活性状態のとき、上記第
１の方向と逆方向の第２の方向への遅延時間の変動の有
／無を活性／非活性状態で指示する第２の比較結果を強
制的に非活性状態にしている。
【０１２６】このため、リセット信号が活性状態のとき
は第１の方向への遅延時間の変動の有／無を活性／非活
性状態で指示する第１の比較結果の活性状態期間が優先
的に出力される。したがって、しかる後にリセット信号
が活性状態から非活性状態に変化しても、リセット信号
の活性状態時に優先的に出力された活性状態の第１の比
較結果によって第２の比較結果が強制的に非活性状態に
されるため、同期処理期間中は第１の比較結果の活性状
態期間が第２の比較結果よりも長くなる。
【０１２７】その結果、リセット信号を活性状態にして
しかる後に非活性状態とする初期動作時に、位相比較手
段は第１の方向への遅延時間の変動を指示する位相比較
結果（第１及び第２の比較結果）を必ず出力する。
【０１２８】また、請求項３記載の遅延同期回路におい
て、リセット信号は外部より入力可能な外部リセット信
号を含むため、外部リセット信号を用いて初期動作を行
うことができる。
【０１２９】また、請求項４記載の遅延同期回路の同期
はずれ判定手段は、位相比較結果に関連した信号をモニ
タし位相比較結果が所定方向の遅延時間の変動を指示す
る度合いに基づき同期はずれ状態の有無を判定し、同期
はずれ状態の判定時に所定期間活性状態となった後に非
活性状態となる内部リセット信号を出力している。
【０１３０】その結果、同期はずれ状態判定時には必ず
第１の限界遅延時間から第１の方向に向けて遅延時間を
変更させながら基準クロック信号と実使用クロック信号
との遅延同期処理が行うことができる。
【０１３１】また、請求項５記載の遅延同期回路は、チ
ャージポンプの出力部に接続されるローパスフィルタの
所定のノードの電位を上記位相比較結果に関連した信号
としているため、所定のノードの電位と所定の比較電圧
とのコンパレータによる比較結果に基づき同期はずれ状
態を判定することができる。
【０１３２】また、請求項６記載の遅延同期回路の位相
反転手段は、同期はずれ状態判定時をトリガとして遅延
基準クロック信号の位相を反転させる反転操作を行うた
め、基準クロック信号と実使用クロック信号との位相関
係を、基準クロック信号の周期の半分以下の位相差で逆
転させることができる。
【０１３３】その結果、同期はずれ状態判定時には必ず
第１の限界遅延時間から上記位相差を狭める第１の方向
に向けて遅延時間を変更させながら、速やかに遅延同期
処理を行うことができる。
【０１３４】また、請求項７記載の遅延同期回路のロッ
クはずれ判定手段は、外部リセット信号が活性状態のと
き、強制的に内部リセット信号を活性状態にするため、
外部リセット信号を用いて初期動作を行うこともでき
る。
【０１３５】また、請求項８記載の遅延同期回路におい
て、第１の限界遅延時間は可変遅延時間範囲内の最小遅
延時間を含み、第２の限界遅延時間は可変遅延時間範囲
内の最大遅延時間を含み、第１の方向は遅延時間を増加
させる方向を含んでいる。
【０１３６】したがって、リセット信号を活性状態にし
てしかる後に非活性状態とする初期動作時に、必ず最小
遅延時間から遅延時間を増加させながら基準クロック信
号と実使用クロック信号との遅延同期処理を行う。
【０１３７】遅延手段の遅延時間を最小遅延時間に初期
設定することにより、遅延手段の信号伝播駆動能力が大
きい状態で遅延同期処理が行える。したがって、可変遅
延手段を伝播する信号の波形なまりによるジッタの影響
を最小に抑えることができる。
【０１３８】また、請求項９記載の遅延同期回路の同期
はずれ判定手段は、位相比較結果に関連した信号をモニ
タし位相比較結果が所定方向の遅延時間の変動を指示す
る度合いに基づき同期はずれ状態の有無を判定すること
ができるため、同期はずれ判定手段の判定結果に連動し
た処理を行うことにより、同期はずれ状態後の処理を自
動的に行うことができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１であるＤＬＬ回路の
構成示す説明図である。
【図２】 実施の形態１の位相比較器の構成を示す回路
図である。
【図３】 図２で示した位相比較部の内部構成を示す回
路図である。
【図４】 位相比較器の動作を示すタイミング図であ
る。
【図５】 位相比較器の動作を示すタイミング図であ
る。
【図６】 実施の形態１のＬＰＦの内部構成を示す回路
図である。
【図７】 実施の形態１の遅延線の内部構成を示す回路
図である。
【図８】 実施の形態１の遅延同期動作を示すグラフで
ある。
【図９】 この発明の実施の形態２であるＤＬＬ回路の
構成示す説明図である。
【図１０】 実施の形態２のロックはずれ判定回路の内
部構成を示す回路図である。
【図１１】 ロックはずれ判定回路の動作を示すタイミ
ング図である。
【図１２】 スイッチ回路の内部構成を示す回路図であ
る。
【図１３】 スイッチ回路の動作を示すタイミング図で
ある。
【図１４】 図１０で示したＤフリップフロップの内部
構成を示す回路図である。
【図１５】 従来のＤＬＬ回路の構成を示す説明図であ
る。
【図１６】 図１５の位相比較器の構成を示す回路図で
ある。
【図１７】 図１６で示した位相比較部の内部構成を示
す回路図である。
【図１８】 図１６の位相比較器の動作を示すタイミン
グ図である。
【図１９】 図１６の位相比較器の動作を示すタイミン
グ図である。
【図２０】 ロックはずれ現象を説明するためのグラフ
である。
【符号の説明】
３ 位相比較器、６ ＣＰ（チャージポンプ）、８ Ｌ
ＰＦ（ローパスフィルタ） ９ 遅延線、１１，１２
ＤＬＬ回路、１３ ロックはずれ判定回路、１６ スイ
ッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡邊 直也 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 近藤 晴房 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 野谷 宏美 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 基準クロック信号と実使用クロック信号
    との位相を同期させる遅延同期回路であって、 前記基準クロック信号と前記実使用クロック信号との位
    相を比較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき遅延制御信号
    を出力する遅延時間制御手段と、 第１の限界遅延時間から第２の限界遅延時間に至る可変
    遅延時間範囲を有し、前記遅延制御信号の指示する遅延
    時間で前記基準クロック信号を遅延させて遅延基準クロ
    ック信号を出力する可変遅延手段とを備え、前記遅延基
    準クロック信号が前記遅延同期回路外の回路を伝播した
    後の信号が前記実使用クロック信号となり、 前記遅延時間制御手段はリセット信号を受け、該リセッ
    ト信号が活性状態のとき前記第１の限界遅延時間を指示
    する前記遅延時間制御信号を出力し、 前記位相比較手段は前記リセット信号を受け、前記リセ
    ット信号が活性状態から非活性状態となった時点から前
    記基準クロック信号と前記実使用クロック信号とが同期
    するに至るまでを含む同期処理期間において、前記第１
    の限界遅延時間から前記第２の限界遅延時間に至る第１
    の方向への遅延時間の変動を強制的に指示する前記位相
    比較結果を出力する、遅延同期回路。
  2. 【請求項２】 前記位相比較手段の前記位相比較結果
    は、前記第１の方向の遅延時間の変動の有／無を活性／
    非活性状態で指示する第１の比較結果と、前記第１の方
    向と逆方向の第２の方向への遅延時間の変動の有／無を
    活性／非活性状態で指示する第２の比較結果を含み、 前記位相比較手段は、 前記基準クロック信号と前記実使用クロック信号との位
    相差に基づき、前記第１の比較結果を出力する第１の位
    相比較部を備え、前記第１の位相比較部は前記第２の比
    較結果を受け、前記第２の比較結果が活性状態のとき前
    記第１の比較結果を強制的に非活性状態とし、 前記基準クロック信号と前記実使用クロック信号との位
    相差に基づき、前記第２の比較結果を出力する第２の位
    相比較部をさらに備え、前記第２の位相比較部は前記第
    １の比較結果を受け、前記第１の比較結果が活性状態の
    とき前記第２の比較結果を強制的に非活性状態とし、 前記第２の位相比較部は前記リセット信号をさらに受
    け、前記リセット信号が活性状態のとき、前記第２の比
    較結果を強制的に非活性状態にすることを特徴とする、
    請求項１記載の遅延同期回路。
  3. 【請求項３】 前記リセット信号は外部より入力可能な
    外部リセット信号を含む、請求項１あるいは請求項２に
    記載の遅延同期回路。
  4. 【請求項４】 前記リセット信号は内部で生成される内
    部リセット信号を含み、 前記位相比較結果に関連した信号をモニタし、前記位相
    比較結果が所定方向の遅延時間の変動を指示する度合い
    に基づき同期はずれ状態の有無を判定し、その判定結果
    に基づき前記内部リセット信号を出力する同期はずれ判
    定手段をさらに備え、前記同期はずれ検出手段は、前記
    同期はずれ状態を判定すると前記内部リセット信号を所
    定期間活性状態とした後に非活性状態にする、請求項１
    記載の遅延同期回路。
  5. 【請求項５】 前記遅延時間制御手段は、 前記位相比較結果の指示内容に基づき、出力部からの電
    流の供給あるいは前記出力部への電流の引き抜きを行う
    チャージポンプと、 前記チャージポンプの前記出力部に接続される所定のノ
    ードを有し、ローパスフィルタリング処理して得られる
    前記所定ノードの電位に基づき前記遅延時間制御信号を
    出力するローパスフィルタとを備え、 前記位相比較結果に関連した信号は前記所定のノードの
    電位を含む、請求項４記載の遅延同期回路。
  6. 【請求項６】 前記所定方向は前記第１の方向と逆の第
    ２の方向を含み、 前記同期はずれ判定手段は、前記同期はずれ状態の有無
    に基づく判定関連信号をさらに出力し、 前記判定関連信号を受け、前記判定関連信号から前記同
    期はずれ状態判定時を認識し、前記同期はずれ状態判定
    時をトリガとして前記遅延基準クロック信号の位相を反
    転させる反転操作を行う位相反転手段をさらに備える、
    請求項４記載の遅延同期回路。
  7. 【請求項７】 前記ロックはずれ判定手段は、外部より
    入力可能な外部リセット信号をさらに受け、該外部リセ
    ット信号が活性状態のとき、強制的に前記内部リセット
    信号を活性状態にする、請求項４ないし請求項６のうち
    いずれか１項に記載の遅延同期回路。
  8. 【請求項８】 前記第１の限界遅延時間は前記可変遅延
    時間範囲内の最小遅延時間を含み、前記第２の限界遅延
    時間は前記可変遅延時間範囲内の最大遅延時間を含み、
    前記第１の方向は遅延時間を増加させる方向を含む、請
    求項１〜請求項７のうちいずれか１項に記載の遅延同期
    回路。
  9. 【請求項９】 基準クロック信号と実使用クロック信号
    との位相を同期させる遅延同期回路であって、 前記基準クロック信号と前記実使用クロック信号との位
    相を比較する位相比較手段と、 前記位相比較手段の位相比較結果に基づき遅延制御信号
    を出力する遅延時間制御手段と、 前記遅延制御信号の指示する遅延時間で前記基準クロッ
    ク信号を遅延させて遅延基準クロック信号を出力する可
    変遅延手段とを備え、前記遅延基準クロック信号が前記
    遅延同期回路外の回路を伝播した後の信号が前記実使用
    クロック信号となり、 前記位相比較結果に関連した信号をモニタし、前記位相
    比較結果が所定方向の遅延時間の変動を指示する度合い
    に基づき同期はずれ状態の有無を判定する同期はずれ判
    定手段をさらに備える、遅延同期回路。
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