JP2006074580A - Ｄｌｌ回路 - Google Patents

Abstract

【課題】 位相が誤ってロックされるという誤ロック状態の防止が図られたＤＬＬ回路を提供する。
【解決手段】 フリップフロップ１７＿１，１７＿２，イクスクルーシブノア回路１７＿３からなるコースサーチ回路１７で、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとを比較しておおまかなロックポイントを求め、次いで、フリップフロップ１８＿１，１８＿２，１８＿５，切替回路１８＿３，遅延回路１８＿４からなるファインサーチ回路１８で、リファレンスクロックＣＬＫＩＮの立ち上りと、二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによって、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相が所定の位相となるように可変遅延セル１６の遅延量を制御回路１９で制御する。
【選択図】 図１

Description

本発明は、リファレンスクロックとそのリファレンスクロックが遅延してなるフィードバッククロックとの間の位相が所定の位相となるようにリファレンスクロックの遅延量を制御してロックするＤＬＬ回路に関する。

従来より、外部から高速なクロックを入力し、入力されたクロックに同期して動作するＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体集積回路が知られている。このような半導体集積回路では、温度や電源電圧の変動、プロセスのバラツキ等に起因して発生するタイミングのずれを小さく抑える必要がある。また、このような半導体集積回路では、特に、外部から入力されるクロックに同期して生成されて内部で使用されるクロックに対しては、ジッタの発生や周波数変動を小さく抑えることが重要である。そこで、このような半導体集積回路には、以下に説明するＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路が備えられている。

図５は、従来のＤＬＬ回路の構成を示す図である。

図５に示すＤＬＬ回路１００には、リファレンスクロックＣＬＫＩＮが入力される入力端子１０１と、出力クロックＣＬＫＯＵＴが出力される出力端子１０２と、ユーザロジック２００からのフィードバッククロックＣＬＫＦＢが入力される入力端子１０３とが備えられている。また、このＤＬＬ回路１００には、可変遅延セル１０４と、位相比較器１０５と、制御回路１０６とが備えられている。

可変遅延セル１０４および位相比較器１０５には、外部からのリファレンスクロックＣＬＫＩＮが入力端子１０１を経由して入力される。可変遅延セル１０４は、入力されたリファレンスクロックＣＬＫＩＮを遅延量自在に遅延することによりユーザロジック２００に送る出力クロックＣＬＫＯＵＴを生成して、出力端子１０２から出力する。

ユーザロジック２００は、ＤＬＬ回路１００の外部に備えられており、このユーザロジック２００に入力された出力クロックＣＬＫＯＵＴは、そのユーザロジック２００で所定の遅延量だけ遅延されてフィードバッククロックＣＬＫＦＢとして入力端子１０３に入力される。

位相比較器１０５は、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの位相を比較し、比較結果を制御回路１０６に出力する。制御回路１０６は、位相比較回路１０５による位相の比較結果に基づいて、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの位相が所定の位相となるように可変遅延セル１０４によるリファレンスクロックＣＬＫＩＮの遅延量を制御する。以下、図６を参照して詳細に説明する。

図６は、図５に示すＤＬＬ回路のタイミングを示す図である。

図６には、リファレンスクロックＣＬＫＩＮと、そのリファレンスクロックＣＬＫＩＮがＤＬＬ回路１００で遅延時間ｄ１だけ遅延された出力クロックＣＬＫＯＵＴと、その出力クロックＣＬＫＯＵＴがユーザロジック２００で遅延時間ｄ２だけ遅延されたフィードバッククロックＣＬＫＦＢとが示されている。

制御回路１０６は、図６に示すように、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの立ち上りが一致するように、即ち遅延時間ｄ１と遅延時間ｄ２との合計時間がリファレンスクロックＣＬＫＩＮの１周期分の時間と同じになるように、可変遅延セル１０４の遅延量を制御する。このように制御して、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢの位相を合わせることにより、遅延（位相）をロックする。尚、ここでは、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの立ち上りが一致するように、可変遅延セル１０４の遅延量を制御したが、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの立ち下りが一致するように、可変遅延セル１０４の遅延量を制御してもよい。

図７は、図５に示す位相比較器の一例としてのフリップフロップを示す図、図８は、図７に示すフリップフロップのタイミングを示す図である。

図７には、図５に示す位相比較器１０５の一例としてのフリップフロップ１１０が示されている。フリップフロップ１１０のデータ入力端子，クロック入力端子には、フィードバッククロックＣＬＫＦＢ，リファレンスクロックＣＬＫＩＮが入力される。このフリップフロップ１１０では、データ入力端子に入力されるフィードバッククロックＣＬＫＦＢのレベルが、クロック入力端子に入力されるリファレンスクロックＣＬＫＩＮの立ち上りで取り込まれる。ここで、図８（ａ）に示すように、フィードバッククロックＣＬＫＦＢのほうがリファレンスクロックＣＬＫＩＮよりも進んでいる場合は、フィードバッククロックＣＬＫＦＢの‘Ｈ’レベルがリファレンスクロックＣＬＫＩＮの立ち上りで取り込まれ、これによりフリップフロップ１１０の出力端子から‘Ｈ’レベルの信号が出力される。一方、図８（ｂ）に示すように、フィードバッククロックＣＬＫＦＢのほうがリファレンスクロックＣＬＫＩＮよりも遅れている場合は、フィードバッククロックＣＬＫＦＢの‘Ｌ’レベルがリファレンスクロックＣＬＫＩＮの立ち上りで取り込まれ、これによりフリップフロップ１１０の出力端子から‘Ｌ’レベルの信号が出力される。そこで、これら‘Ｈ’レベル，‘Ｌ’レベルを、制御回路１０６で「遅延量増大」命令，「遅延量減少」命令に置き換えることで可変遅延セル１０４の遅延量を制御する。ここで、「遅延量増大」命令と「遅延量減少」命令とが交互に繰り返される時点が、遅延ロックポイントとなる。このようなＤＬＬ回路として、例えば、回路規模を抑えたままフィードバッククロックＣＬＫＦＢのジッタを低減する技術が提案されている（特許文献１参照）。
特開２００１−２９０５５５号公報

ここで、フィードバッククロックＣＬＫＦＢをリファレンスクロックＣＬＫＩＮの立ち上りで取り込むにあたり、フィードバッククロックＣＬＫＦＢが立ち下りのエッジ（裏エッジと称する）にある場合、理論上は、上記「遅延量増大」もしくは「遅延量減少」のいずれかの命令によって、次第に裏エッジから離れていき、最終的に立ち上りのエッジ（本エッジと称する）に近付いていく。以下、図９を参照して説明する。

図９は、リファレンスクロックおよびフィードバッククロックの双方におけるジッタを説明するための図である。

一般に、クロックは、図９（ａ）に示すように、クロックごとに周期ｔ１，ｔ２，…が微妙に異なる。このため、リファレンスクロックＣＬＫＩＮおよびフィードバッククロックＣＬＫＦＢは、実際には、図９（ｂ）に示すようなジッタ（Ｃｙｃｌｅ ｔｏ Ｃｙｃｌｅジッタ）を持っており、このジッタが大きいと、例え遅延量を固定にしていてもクロックごとに‘Ｈ’レベルと‘Ｌ’レベルがランダム（あるいは“不規則に”）に出力される。ここで、遅延量を制御して遅延時間を変更する分解能が、例えば５０ｐｓ（ピコ秒）以下であって、一方でジッタが１００ｐｓである場合、図５に示すＤＬＬ回路１００による遅延の増減がかき消されて、位相比較器１０５では‘Ｈ’レベルと‘Ｌ’レベルとがランダムに出力されることとなる。即ち、フィードバッククロックＣＬＫＦＢが、位相ロックされる状態とはほど遠い裏エッジにいるにも関わらず、ＤＬＬ回路１００では、あたかも位相ロックしているかのような動作が行なわれてしまう可能性があるという問題を抱えている。

本発明は、上記事情に鑑み、位相が誤ってロックされるという誤ロック状態の防止が図られたＤＬＬ回路を提供することを目的とする。

上記目的を達成する本発明のＤＬＬ回路は、
リファレンスクロックを遅延量自在に遅延することによりユーザロジックに送る出力クロックを生成する可変遅延セルと、
上記リファレンスクロックと、そのリファレンスクロックが上記可変遅延セルおよびユーザロジックによって遅延してなるフィードバッククロックとの間の位相を比較する位相比較器と、
上記位相比較器による位相比較結果に基づいて、上記リファレンスクロックと上記フィードバッククロックとの間の位相が所定の位相となるように上記可変遅延セルによるリファレンスクロックの遅延量を制御する制御回路とを備えたＤＬＬ回路において、
上記位相比較器が、上記リファレンスクロックの立ち上りもしくは立ち下りの一方と、上記フィードバッククロックを二分周してなる二分周フィードバッククロックの立ち上りおよび立ち下り双方との位相を比較することによって上記リファレンスクロックと上記フィードバッククロックとの間の位相比較結果を得るファインサーチ回路を有するものであることを特徴とする。

従来では、リファレンスクロックとフィードバッククロックとの位相ロックにあたり、リファレンスクロックの立ち上りもしくは立ち下りの一方で、フィードバッククロックが取り込まれるため、フィードバッククロックが立ち下りもしくは立ち上りのエッジ（いわゆる裏エッジ）にある場合、あたかも位相がロックしているかのような誤ロック状態が発生する。

本発明のＤＬＬ回路は、リファレンスクロックとフィードバッククロックとの位相ロックにあたり、リファレンスクロックの立ち上りもしくは立ち下りの一方で、上記フィードバッククロックが二分周されてなる二分周フィードバッククロックの立ち上りおよび立ち下りを取り込むものであるため、そのフィードバッククロックの裏エッジが取り除かれることとなり、従って裏エッジで位相がロックされてしまうという誤ロック状態が防止される。

ここで、上記位相比較器が、さらに、上記ファインサーチ回路により上記リファレンスクロックと上記フィードバッククロックの位相比較を行なえるレベルの位相差にあるか否かを判定するコースサーチ回路を備えたものであることが好ましい。

このようなコースサーチ回路を備えると、位相をロックするための時間を短縮することができる。

また、上記コースサーチ回路は、上記リファレンスクロックの連続する２つの立ち上りもしくは連続する２つの立ち下りのタイミングで上記二分周フィードバッククロックが同一の論理にあることをもって上記リファレンスクロックと上記フィードバッククロックが上記ファインサーチ回路には位相比較を行なえるレベルの位相差にあると判定するものであることも好ましい態様である。

このようにすると、リファレンスクロックとフィードバッククロックがファインサーチ回路には位相比較を行なえるレベルの位相差にある旨の判定を簡単に行なうことができる。

本発明のＤＬＬ回路は、リファレンスクロックの立ち上りもしくは立ち下りの一方で、フィードバッククロックが二分周されてなる二分周フィードバッククロックの立ち上りおよび立ち下りを取り込むものであるため、誤って位相がロックされることを防止することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明の一実施形態のＤＬＬ回路の構成を示す図である。

図１に示すＤＬＬ回路１には、リファレンスクロックＣＬＫＩＮが入力される入力端子１１と、出力クロックＣＬＫＯＵＴが出力される出力端子１２と、ユーザロジック２０からのフィードバッククロックＣＬＫＦＢが入力される入力端子１３とが備えられている。

また、このＤＬＬ回路１には、第１の分周器１４と、第２の分周器１５と、可変遅延セル１６と、コースサーチ回路１７と、ファインサーチ回路１８と、制御回路１９とが備えられている。コースサーチ回路１７は、フリップフロップ１７＿１，１７＿２とイクスクルーシブノア回路１７＿３から構成されている。また、ファインサーチ回路１８は、フリップフロップ１８＿１，１８＿２，１８＿５と、切替回路１８＿３と、遅延回路１８＿４とから構成されている。ここで、コースサーチ回路１７およびファインサーチ回路１８から本発明にいう位相比較器の一例が構成される。

第１の分周器１４は、外部から入力されたリファレンスクロックＣＬＫＩＮを一分周して、可変遅延セル１６、コースサーチ回路１７、およびファインサーチ回路１８に入力する。

第２の分周器１５は、入力端子１３を経由して入力されたフィードバッククロックＣＬＫＦＢを二分周してフィードバッククロックＣＬＫＦＢ２を生成し、コースサーチ回路１７およびファインサーチ回路１８に入力する。尚、第１の分周器１４は、コースサーチ回路１７およびファインサーチ回路１８に入力されるリファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢ２との遅延量を同じにするために設けられている。

可変遅延セル１６は、入力されたリファレンスクロックＣＬＫＩＮを遅延量自在に遅延することによりユーザロジック２０に送る出力クロックＣＬＫＯＵＴを生成して出力端子１２から出力する。

ユーザロジック２０は、ＤＬＬ回路１の外部に備えられており、このユーザロジック２０に入力された出力クロックＣＬＫＯＵＴは、そのユーザロジック２０で所定の遅延量だけ遅延されてフィードバッククロックＣＬＫＦＢとして入力端子１３に入力される。

図２は、二分周されたフィードバッククロックがリファレンスクロックの立ち上りで取り込まれる様子を示す図である。

図２には、リファレンスクロックＣＬＫＩＮと、フィードバッククロックＣＬＫＦＢと、そのフィードバッククロックＣＬＫＦＢが二分周されてなるフィードバッククロックＣＬＫＦＢ２とが示されている。従来では、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの位相ロックにあたり、リファレンスクロックＣＬＫＩＮの立ち上りでフィードバッククロックＣＬＫＦＢが取り込まれるため、フィードバッククロックＣＬＫＦＢが立ち下りのエッジ（裏エッジ）にある場合、あたかも位相がロックしているかのような誤ロック状態が発生する。

本実施形態では、詳細は後述するが、第２の分周器１５でフィードバッククロックＣＬＫＦＢが二分周されているため、フィードバッククロックＣＬＫＦＢの裏エッジが取り除かれることとなり、裏エッジで位相がロックされてしまうという誤ロック状態が防止される。また、本実施形態では、図２に示すように、二分周されたフィードバッククロックＣＬＫＦＢ２は、立ち上り（楕円Ａ）においても、立ち下り（楕円Ｂ）においても、リファレンスクロックＣＬＫＩＮの立ち上りでロックされることとなる。再び図１に戻って説明を続ける。

図１に示すコースサーチ回路１７は、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの位相ロックにあたり、初期状態においてロックに要する時間を短縮するために大まかなロックポイントを探し出すためのコースサーチ用の位相比較器である。大まかなロックポイントとは、前回の比較結果と今回の比較結果が一致する時点である。詳細には、このコースサーチ回路１７は、ファインサーチ回路１８によりリファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢの位相比較を行なえるレベルの位相差にあるか否かを判定する。さらに、詳細には、このコースサーチ回路１７は、リファレンスクロックＣＬＫＩＮの連続する２つの立ち上りもしくは連続する２つの立ち下りのタイミングで二分周フィードバッククロックＣＬＫＦＢ２が同一の論理にあることをもってリファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢがファインサーチ回路１８で位相比較を行なえるレベルの位相差にあると判定する。

一方、ファインサーチ回路１８は、コースサーチ回路１７で大まかなロックポイントが探し出された後に、細かなロックポイントを探すためのファインサーチ用の位相比較器である。詳細には、このファインサーチ回路１８は、リファレンスクロックＣＬＫＩＮの立ち上りもしくは立ち下りの一方と、フィードバッククロックＣＬＫＦＢを二分周してなる二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによってリファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相比較結果を得る。

制御回路１９は、コースサーチ回路１７およびファインサーチ回路１８による位相比較結果に基づいて、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相が所定の位相となるように可変遅延セル１６によるリファレンスクロックＣＬＫＩＮの遅延量を制御する。詳細には、この制御回路１９は、先ず、コースサーチ回路１７による位相の比較結果に基づいて可変遅延セル１６の遅延量を大まかに制御し、次いで、ファインサーチ回路１８による位相の比較結果に基づいて可変遅延セル１６の遅延量を細かく制御する。

次に、図１に示すＤＬＬ回路１の動作について説明する。先ず、制御回路１９では、位相ロックに要する時間を短縮するために、コースサーチ回路１７からの位相比較結果に基づいて大まかなロックポイントを探し出す。コースサーチ回路１７は、リファレンスクロックＣＬＫＩＮで二分周フィードバッククロックＣＬＫＦＢ２を取り込み、前回と今回（１クロック前）の位相比較結果を検出する。比較結果が一致していない場合はイクスクルーシブノア回路１７＿３の出力であるノードＡは‘Ｌ’レベルとなり、制御回路１９では可変遅延セル１６の遅延量を変動させた（二分周フィードバッククロックＣＬＫＦＢ２の位相をずらした）にも関わらず、二分周フィードバッククロックＣＬＫＦＢ２のレベルが異なるため、まだロックすべきポイントに達していないと判定し、コースサーチを継続する。一方、比較結果が一致している場合はノードＡが‘Ｈ’レベルとなり、二分周フィードバッククロックＣＬＫＦＢ２の位相をずらしても、前回の二分周フィードバッククロックＣＬＫＦＢ２のレベルと今回の二分周フィードバッククロックＣＬＫＦＢ２のレベルとは同じであるため、制御回路１９ではロックポイントに近付いたと判定して、ファインサーチ回路１８に切り替える。尚、一度ファインサーチ回路１８に切り替えると、制御回路１９ではノードＡの結果は不要になる。

次に、ファインサーチ回路１８の動作について図３および図４を参照して説明する。

図３は，図１に示すファインサーチ回路を示す図、図４は、図３に示すファインサーチ回路のタイミングチャートである。

図３に示すファインサーチ回路１８を構成するフリップフロップ１８＿１，１８＿２には、図４に示すリファレンスクロックＣＬＫＩＮと、フィードバッククロックＣＬＫＦＢが二分周されてなる二分周フィードバッククロックＣＬＫＦＢ２が入力される。また、遅延回路１８＿４には、リファレンスクロックＣＬＫＩＮが入力される。この遅延回路１８＿４は、入力されたリファレンスクロックＣＬＫＩＮを遅延時間ｔｄだけ遅延して、図４に示す遅延リファレンスクロックＣＬＫＩＮ＿Ｄを生成して、フリップフロップ１８＿５に入力する。尚、上記遅延時間ｔｄは、フリップフロップ１８＿１および切替回路１８＿３双方の遅延時間ｔｐよりも大きく設定されている。

ファインサーチ回路１８では、フリップフロップ１８＿１によりリファレンスクロックＣＬＫＩＮの立ち上りで二分周フィードバッククロックＣＬＫＦＢ２を取り込み、そのフリップフロップ１８＿１から相補信号Ａ０，Ａ１を出力する。また、フリップフロップ１８＿２によりリファレンスクロックＣＬＫＩＮの立ち下りで二分周フィードバッククロックＣＬＫＦＢ２を取り込み、そのフリップフロップ１８＿２から制御信号Ｓを出力する。これら相補信号Ａ０，Ａ１および制御信号Ｓは、切替回路１８＿３に入力される。

切替回路１８＿３は、制御信号Ｓとして‘Ｌ’レベルが入力されると信号Ａ０を出力することにより、リファレンスクロックＣＬＫＩＮの立ち上りで取り込まれる二分周フィードバッククロックＣＬＫＦＢ２のレベルをそのまま信号Ｚとして出力する。また、制御信号Ｓとして‘Ｈ’レベルが入力されると信号Ａ１を出力することにより、リファレンスクロックＣＬＫＩＮの立ち上りで取り込まれる二分周フィードバッククロックＣＬＫＦＢ２のレベルを反転した論理を信号Ｚとして出力する。フリップフロップ１８＿５は、この信号Ｚを遅延リファレンスクロックＣＬＫＩＮ＿Ｄの立ち上りで取り込む。

図４を用いて詳細な説明を行なう。フリップフロップ１８＿５では、図４に示す遅延リファレンスクロックＣＬＫＩＮ＿Ｄの最初の立ち上りで‘Ｈ’レベルの信号Ｚが取り込まれる。これは図４に示すＣＬＫＩＮの最初の立ち下りで取り込んだＣＬＫＦＢ２が‘Ｌ’レベルであったため、つまりＳが‘Ｌ’レベルとなり、ＣＬＫＩＮの最初の立ち上りで取り込んだＣＬＫＦＢ２の‘Ｈ’レベルがＡ０を通って正転の論理でＺに現われたことによるものである。このため、フリップフロップ１８＿５から‘Ｈ’レベルの信号ＣＯＭＰ＿ＯＵＴが出力される。この‘Ｈ’レベルの信号ＣＯＭＰ＿ＯＵＴは、制御回路１９（図１参照）に入力されて、遅延量が増大する方向に制御されるため、フィードバッククロックＣＬＫＦＢが遅延することとなる。次いで、遅延リファレンスクロックＣＬＫＩＮ＿Ｄの２番目の立ち上りで‘Ｈ’レベルの信号Ｚが取り込まれる。今度は、ＣＬＫＩＮの立ち下りで取り込んだＣＬＫＦＢ２が‘Ｈ’レベルであったため、ＣＬＫＩＮの立ち上りで取り込んだＣＬＫＦＢ２がＡ１を通って反転の論理でＺに現われたことによるものである。このため、フリップフロップ１８＿５からは‘Ｈ’レベルの信号ＣＯＭＰ＿ＯＵＴが引き続き出力される。従って、フィードバッククロックＣＬＫＦＢはさらに遅延することとなる。

次いで、前記と同様のプロセスを経て遅延リファレンスクロックＣＬＫＩＮ＿Ｄの３番目の立ち上りで‘Ｌ’レベルの信号Ｚが取り込まれる。すると、信号ＣＯＭＰ＿ＯＵＴが‘Ｈ’レベルから‘Ｌ’レベルに変化する。制御回路１９では、これを受けて、フィードバッククロックＣＬＫＦＢの遅延量を減少する方向に制御する。さらに、遅延リファレンスクロックＣＬＫＩＮ＿Ｄの４番目の立ち上りで‘Ｌ’レベルの信号Ｚが取り込まれる。このため、フリップフロップ１８＿５からは‘Ｌ’レベルの信号ＣＯＭＰ＿ＯＵＴが引き続き出力され、これを受けて制御回路１９は遅延量を減少させる。このように遅延量増加と減少の命令が交互に出されるようになったところで、ＣＬＫＩＮとＣＬＫＦＢの位相がロックされたことになる。

このように、本実施形態では、リファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの位相ロックにあたり、リファレンスクロックＣＬＫＩＮの立ち上りで、フィードバッククロックＣＬＫＦＢが二分周されてなる二分周フィードバッククロックＣＬＫＦＢを取り込んで位相ロックするものであるため、フィードバッククロックＣＬＫＦＢの裏エッジが取り除かれることとなり、従って裏エッジで位相がロックされてしまうという誤ロック状態が防止される。

尚、本実施形態では、リファレンスクロックＣＬＫＩＮの立ち上りと、二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによってリファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相比較結果を得る例で説明したが、これに限られるものではなく、リファレンスクロックＣＬＫＩＮの立ち下りと、二分周フィードバッククロックＣＬＫＦＢ２の立ち上りおよび立ち下り双方との位相を比較することによってリファレンスクロックＣＬＫＩＮとフィードバッククロックＣＬＫＦＢとの間の位相比較結果を得てもよい。

また、本実施形態では、ファインサーチ回路およびコースサーチ回路からなる位相比較器の例で説明したが、本発明にいう位相比較器は、ファインサーチ回路のみであってもよい。

本発明の一実施形態のＤＬＬ回路の構成を示す図である。 二分周されたフィードバッククロックがリファレンスクロックの立ち上りで取り込まれる様子を示す図である。 図１に示すファインサーチ回路を示す図である。 図３に示すファインサーチ回路のタイミングチャートである。 従来のＤＬＬ回路の構成を示す図である。 図５に示すＤＬＬ回路のタイミングを示す図である。 図５に示す位相比較器の一例としてのフリップフロップを示す図である。 図７に示すフリップフロップのタイミングを示す図である。 リファレンスクロックおよびフィードバッククロックの双方におけるジッタを説明するための図である。

符号の説明

１ ＤＬＬ回路
１１，１３ 入力端子
１２ 出力端子
１４ 第１の分周器
１５ 第２の分周器
１６ 可変遅延セル
１７ コースサーチ回路
１８ ファインサーチ回路
１９ 制御回路
１７＿１，１７＿２，１８＿１，１８＿２，１８＿５ フリップフロップ
１７＿３ イクスクルーシブノア回路
１８＿３ 切替回路
１８＿４ 遅延回路

Claims (3)

1. リファレンスクロックを遅延量自在に遅延することによりユーザロジックに送る出力クロックを生成する可変遅延セルと、
   前記リファレンスクロックと、該リファレンスクロックが前記可変遅延セルおよびユーザロジックによって遅延してなるフィードバッククロックとの間の位相を比較する位相比較器と、
   前記位相比較器による位相比較結果に基づいて、前記リファレンスクロックと前記フィードバッククロックとの間の位相が所定の位相となるように前記可変遅延セルによるリファレンスクロックの遅延量を制御する制御回路とを備えたＤＬＬ回路において、
   前記位相比較器が、前記リファレンスクロックの立ち上りもしくは立ち下りの一方と、前記フィードバッククロックを二分周してなる二分周フィードバッククロックの立ち上りおよび立ち下り双方との位相を比較することによって前記リファレンスクロックと前記フィードバッククロックとの間の位相比較結果を得るファインサーチ回路を有するものであることを特徴とするＤＬＬ回路。
2. 前記位相比較器が、さらに、前記ファインサーチ回路により前記リファレンスクロックと前記フィードバッククロックの位相比較を行なえるレベルの位相差にあるか否かを判定するコースサーチ回路を備えたことを特徴とする請求項１記載のＤＬＬ回路。
3. 前記コースサーチ回路は、前記リファレンスクロックの連続する２つの立ち上りもしくは連続する２つの立ち下りのタイミングで前記二分周フィードバッククロックが同一の論理にあることをもって前記リファレンスクロックと前記フィードバッククロックが前記ファインサーチ回路には位相比較を行なえるレベルの位相差にあると判定するものであることを特徴とする請求項２記載のＤＬＬ回路。

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