JPH10145228A - ディジタル位相同期方法及びその装置 - Google Patents
ディジタル位相同期方法及びその装置Info
- Publication number
- JPH10145228A JPH10145228A JP8303261A JP30326196A JPH10145228A JP H10145228 A JPH10145228 A JP H10145228A JP 8303261 A JP8303261 A JP 8303261A JP 30326196 A JP30326196 A JP 30326196A JP H10145228 A JPH10145228 A JP H10145228A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- time
- phase difference
- magnitude
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 従来のディジタルＰＬＬでは出力信号の周波
数を所望の値に変えることができず、アナログＰＬＬで
はＬＰＦ及びＶＣＯを製品毎に最適設計しなければなら
ずコストの上昇を招いていた。 【解決手段】 Ｎ分周器１２の出力とＭ分周器１１の出
力とを位相比較し、位相比較信号を出力する位相比較回
路１５、この二つの出力の位相差を検知する位相差検知
回路１６、位相比較結果と位相差検知結果とを用いて、
位相差が時間の経過と共に増加し、かつＮ分周器１２の
出力の方が位相が進んでいる場合はＤＯＷＮ信号を出力
し、位相差が時間の経過と共に増加し、かつＮ分周器１
２の出力の方が位相が遅れている場合はＵＰ信号を出力
する遅延制御回路１８、ＤＯＷＮ信号を与えられたとき
は遅延時間を増加させ、ＵＰ信号を与えられたときは遅
延時間を減少させるように制御する遅延可変回路と、こ
の制御に基づき、インバータの段数を変化させて遅延時
間を変化させたフィードバック信号をＮ分周期１２に与
える出力回路２０とを備えることで、補正によるジッタ
を抑制する。
数を所望の値に変えることができず、アナログＰＬＬで
はＬＰＦ及びＶＣＯを製品毎に最適設計しなければなら
ずコストの上昇を招いていた。 【解決手段】 Ｎ分周器１２の出力とＭ分周器１１の出
力とを位相比較し、位相比較信号を出力する位相比較回
路１５、この二つの出力の位相差を検知する位相差検知
回路１６、位相比較結果と位相差検知結果とを用いて、
位相差が時間の経過と共に増加し、かつＮ分周器１２の
出力の方が位相が進んでいる場合はＤＯＷＮ信号を出力
し、位相差が時間の経過と共に増加し、かつＮ分周器１
２の出力の方が位相が遅れている場合はＵＰ信号を出力
する遅延制御回路１８、ＤＯＷＮ信号を与えられたとき
は遅延時間を増加させ、ＵＰ信号を与えられたときは遅
延時間を減少させるように制御する遅延可変回路と、こ
の制御に基づき、インバータの段数を変化させて遅延時
間を変化させたフィードバック信号をＮ分周期１２に与
える出力回路２０とを備えることで、補正によるジッタ
を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル位相同
期方法及びその装置に関し、特に半導体集積回路におけ
るクロック発振器として好適な位相同期方法及びその装
置に関するものである。
期方法及びその装置に関し、特に半導体集積回路におけ
るクロック発振器として好適な位相同期方法及びその装
置に関するものである。
【０００２】
【従来の技術】位相同期回路（以下、ＰＬＬ（PHASE LO
CKED LOOP ）という）には、ディジタル信号の位相同期
を行うディジタルＰＬＬと、アナログ信号を対象とする
アナログＰＬＬとが存在する。
CKED LOOP ）という）には、ディジタル信号の位相同期
を行うディジタルＰＬＬと、アナログ信号を対象とする
アナログＰＬＬとが存在する。
【０００３】従来のディジタルＰＬＬは、図５に示され
るような構成を備えていた。基準クロックと、クロック
分配用バッファ１０２から出力されたフィードバック信
号とが位相比較回路１０４に入力され、位相比較が行わ
れる。一方、基準クロックは遅延線１０１にも入力され
る。位相比較回路１０４は、フィードバック信号が基準
クロックに対して位相が進んでいるかあるいは遅れてい
るかを示す位相比較信号を出力し、Ｕ／Ｄカウンタ１０
３に与える。Ｕ／Ｄカウンタ１０３は、フィードバック
信号が基準クロックよりも位相が進んでいる場合はＤＯ
ＷＮ信号を出力し、逆に遅れている場合はＵＰ信号を出
力する。遅延線１０１は、このＤＯＷＮ信号又はＵＰ信
号を与えられて、基準クロックを遅延する時間を調節す
る。具体的には、遅延線１０１は複数のインバータを有
しており、ＤＯＷＮ信号を入力されたときは直列に接続
するインバータの段数を多くして遅延時間を長くし、Ｕ
Ｐ信号を入力されたときはインバータの段数を少なくし
て遅延時間を短くする。これにより、遅延線１０１から
出力される信号の位相が制御される。遅延線１０１の出
力は、クロック分配用バッファ１０１に与えられた後、
フィードバック信号として出力され、位相比較回路１０
４に与えられる。
るような構成を備えていた。基準クロックと、クロック
分配用バッファ１０２から出力されたフィードバック信
号とが位相比較回路１０４に入力され、位相比較が行わ
れる。一方、基準クロックは遅延線１０１にも入力され
る。位相比較回路１０４は、フィードバック信号が基準
クロックに対して位相が進んでいるかあるいは遅れてい
るかを示す位相比較信号を出力し、Ｕ／Ｄカウンタ１０
３に与える。Ｕ／Ｄカウンタ１０３は、フィードバック
信号が基準クロックよりも位相が進んでいる場合はＤＯ
ＷＮ信号を出力し、逆に遅れている場合はＵＰ信号を出
力する。遅延線１０１は、このＤＯＷＮ信号又はＵＰ信
号を与えられて、基準クロックを遅延する時間を調節す
る。具体的には、遅延線１０１は複数のインバータを有
しており、ＤＯＷＮ信号を入力されたときは直列に接続
するインバータの段数を多くして遅延時間を長くし、Ｕ
Ｐ信号を入力されたときはインバータの段数を少なくし
て遅延時間を短くする。これにより、遅延線１０１から
出力される信号の位相が制御される。遅延線１０１の出
力は、クロック分配用バッファ１０１に与えられた後、
フィードバック信号として出力され、位相比較回路１０
４に与えられる。
【０００４】しかし、従来のディジタルＰＬＬは、入力
信号として与えられる基準クロックと同じ周波数の信号
をフィードバック信号として出力するものであって、周
波数を制御することはできなかった。
信号として与えられる基準クロックと同じ周波数の信号
をフィードバック信号として出力するものであって、周
波数を制御することはできなかった。
【０００５】また、従来のアナログＰＬＬは、図６に示
されるような構成を備えていた。Ｍ分周器２０１に基準
クロックが入力され、１／Ｍ倍に逓倍されて位相比較回
路２０３に出力される。一方、フィードバック信号がＮ
分周器２０２に入力されて、１／Ｎ倍に逓倍されて位相
比較回路２０３に出力される。位相比較回路２０３は、
Ｍ分周器２０１の出力と、Ｎ分周器２０２の出力とを位
相比較し、Ｎ分周器２０２の出力がＭ分周器２０１の出
力よりも進んでいるときは、ＤＯＷＮ信号を出力し、逆
にＮ分周器２０２の出力がＭ分周器２０１の出力よりも
遅れているときは、ＵＰ信号を出力する。チャージポン
プ２０４は、位相比較回路２０３の出力に基づき、ＤＯ
ＷＮ信号を与えられたときはローパスフィルタ（以下、
ＬＰＦ（LOW PASS FILTER ）という）２０５が有するコ
ンデンサを放電し、ＵＰ信号を与えられたときは充電す
る。
されるような構成を備えていた。Ｍ分周器２０１に基準
クロックが入力され、１／Ｍ倍に逓倍されて位相比較回
路２０３に出力される。一方、フィードバック信号がＮ
分周器２０２に入力されて、１／Ｎ倍に逓倍されて位相
比較回路２０３に出力される。位相比較回路２０３は、
Ｍ分周器２０１の出力と、Ｎ分周器２０２の出力とを位
相比較し、Ｎ分周器２０２の出力がＭ分周器２０１の出
力よりも進んでいるときは、ＤＯＷＮ信号を出力し、逆
にＮ分周器２０２の出力がＭ分周器２０１の出力よりも
遅れているときは、ＵＰ信号を出力する。チャージポン
プ２０４は、位相比較回路２０３の出力に基づき、ＤＯ
ＷＮ信号を与えられたときはローパスフィルタ（以下、
ＬＰＦ（LOW PASS FILTER ）という）２０５が有するコ
ンデンサを放電し、ＵＰ信号を与えられたときは充電す
る。
【０００６】ＬＰＦ２０５は、コンデンサの電荷蓄積量
に応じた直流レベルの電圧信号を電圧制御発振器（以
下、ＶＣＯ（VOLTAGE CONTROLLED OSCILLATOR ）とい
う）２０６に出力し、ＶＣＯ２０６からは直流レベルに
応じた発振周波数を持つフィードバック信号を出力して
Ｎ分周器２０２に与える。
に応じた直流レベルの電圧信号を電圧制御発振器（以
下、ＶＣＯ（VOLTAGE CONTROLLED OSCILLATOR ）とい
う）２０６に出力し、ＶＣＯ２０６からは直流レベルに
応じた発振周波数を持つフィードバック信号を出力して
Ｎ分周器２０２に与える。
【０００７】このようなアナログＰＬＬによれば、フィ
ードバック信号の周波数を制御することは可能である。
しかし、アナログＰＬＬでは、製品毎に、所望のループ
ゲインが得られるようにＬＰＦ２０５を最適設計し、ま
た所望の周波数特性が得られるようにＶＣＯ２０６を最
適設計する必要があった。
ードバック信号の周波数を制御することは可能である。
しかし、アナログＰＬＬでは、製品毎に、所望のループ
ゲインが得られるようにＬＰＦ２０５を最適設計し、ま
た所望の周波数特性が得られるようにＶＣＯ２０６を最
適設計する必要があった。
【０００８】
【発明が解決しようとする課題】上述のように、従来の
ディジタルＰＬＬでは出力信号の周波数を制御すること
ができず、アナログＰＬＬではＬＰＦ及びＶＣＯを製品
毎に最適設計しなければならないという問題があった。
ディジタルＰＬＬでは出力信号の周波数を制御すること
ができず、アナログＰＬＬではＬＰＦ及びＶＣＯを製品
毎に最適設計しなければならないという問題があった。
【０００９】本発明は上記事情に鑑み、周波数の制御が
可能で、かつ製品毎の最適設計を必要としないディジタ
ル位相同期方法及びその装置を提供することを目的とす
る。
可能で、かつ製品毎の最適設計を必要としないディジタ
ル位相同期方法及びその装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明のディジタル位相
同期回路は、第１の信号と第２の信号との位相差信号を
出力する回路と、前記位相差信号に基づき、前記位相差
が時間の経過と共に増加し、かつ前記第２の信号が前記
第１の信号よりも位相が進んでいる場合は遅延時間増加
信号を出力し、前記位相差時間の経過と共に増加し、か
つ前記第２の信号が前記第１の信号よりも位相が遅れて
いる場合は遅延時間減少信号を出力する遅延制御回路
と、前記遅延時間増加信号を与えられたときは前記第２
の信号を遅延する時間を増加し、前記遅延時間減少信号
を与えられたときは前記遅延時間を減少させて前記第２
の信号を前記位相比較器に出力する出力回路とを備える
ことを特徴としている。
同期回路は、第１の信号と第２の信号との位相差信号を
出力する回路と、前記位相差信号に基づき、前記位相差
が時間の経過と共に増加し、かつ前記第２の信号が前記
第１の信号よりも位相が進んでいる場合は遅延時間増加
信号を出力し、前記位相差時間の経過と共に増加し、か
つ前記第２の信号が前記第１の信号よりも位相が遅れて
いる場合は遅延時間減少信号を出力する遅延制御回路
と、前記遅延時間増加信号を与えられたときは前記第２
の信号を遅延する時間を増加し、前記遅延時間減少信号
を与えられたときは前記遅延時間を減少させて前記第２
の信号を前記位相比較器に出力する出力回路とを備える
ことを特徴としている。
【００１１】本発明の他のディジタル位相同期回路は、
基準クロックを１／Ｍに分周して出力する第１の分周器
と、フィードバック信号を１／Ｎに分周して出力する第
２の分周器と、前記第１の分周器の出力と前記第２の分
周器の出力とを位相比較し、いずれの位相が進んでいる
かを示す位相比較結果を出力する位相比較器と、前記位
相比較器が出力した位相比較結果に基づき、第１の時刻
における位相差の大きさと、第１の時刻よりも進んだ第
２の時刻における位相差の大きさとを検知して出力する
位相差検知回路と、前記位相差検知回路が出力した前記
第１の時刻における位相差の大きさと、前記第２の時刻
における位相差の大きさとを与えられ、前記第２の時刻
における位相差の大きさから前記第１の時刻における位
相差の大きさの時間差分を求めて出力する位相差差分回
路と、前記位相比較回路が出力した位相比較結果と、前
記位相差差分回路が出力した位相差の大きさの時間差分
とを与えられ、前記第２の時刻における位相差の大きさ
の方が前記第１の時刻における位相差の大きさよりも小
さい場合は補正を行わず、前記第２の時刻における位相
差の大きさの方が前記第１の時刻における位相差の大き
さよりも大きい場合であって、前記第２の分周器の出力
の方が前記第１の分周器の出力よりも位相が進んでいる
場合は遅延時間増加信号を出力し、前記第２の分周器の
出力の方が前記第１の分周器の出力よりも位相が遅れて
いる場合は遅延時間減少信号を出力する遅延制御回路
と、前記遅延制御回路が前記遅延時間増加信号を出力し
たときは、出力回路のインバータの段数を増加させ、前
記遅延制御回路が前記遅延時間減少信号を出力したとき
は前記出力回路のインバータの段数を減少させるように
制御する遅延可変回路と、前記遅延可変回路の制御に基
づいて内蔵するインバータの段数を増加又は減少し、前
記フィードバック信号を遅延して前記Ｎ分周器に出力す
る前記出力回路とを備えている。
基準クロックを１／Ｍに分周して出力する第１の分周器
と、フィードバック信号を１／Ｎに分周して出力する第
２の分周器と、前記第１の分周器の出力と前記第２の分
周器の出力とを位相比較し、いずれの位相が進んでいる
かを示す位相比較結果を出力する位相比較器と、前記位
相比較器が出力した位相比較結果に基づき、第１の時刻
における位相差の大きさと、第１の時刻よりも進んだ第
２の時刻における位相差の大きさとを検知して出力する
位相差検知回路と、前記位相差検知回路が出力した前記
第１の時刻における位相差の大きさと、前記第２の時刻
における位相差の大きさとを与えられ、前記第２の時刻
における位相差の大きさから前記第１の時刻における位
相差の大きさの時間差分を求めて出力する位相差差分回
路と、前記位相比較回路が出力した位相比較結果と、前
記位相差差分回路が出力した位相差の大きさの時間差分
とを与えられ、前記第２の時刻における位相差の大きさ
の方が前記第１の時刻における位相差の大きさよりも小
さい場合は補正を行わず、前記第２の時刻における位相
差の大きさの方が前記第１の時刻における位相差の大き
さよりも大きい場合であって、前記第２の分周器の出力
の方が前記第１の分周器の出力よりも位相が進んでいる
場合は遅延時間増加信号を出力し、前記第２の分周器の
出力の方が前記第１の分周器の出力よりも位相が遅れて
いる場合は遅延時間減少信号を出力する遅延制御回路
と、前記遅延制御回路が前記遅延時間増加信号を出力し
たときは、出力回路のインバータの段数を増加させ、前
記遅延制御回路が前記遅延時間減少信号を出力したとき
は前記出力回路のインバータの段数を減少させるように
制御する遅延可変回路と、前記遅延可変回路の制御に基
づいて内蔵するインバータの段数を増加又は減少し、前
記フィードバック信号を遅延して前記Ｎ分周器に出力す
る前記出力回路とを備えている。
【００１２】ここで、前記遅延時間増加信号又は前記遅
延時間減少信号が１回出力される毎に、前記遅延可変回
路は前記フィードバック信号に含まれる前記Ｎ個のパル
スのうちＫ個のみに対して前記出力回路のインバータの
段数を変化させてもよい。
延時間減少信号が１回出力される毎に、前記遅延可変回
路は前記フィードバック信号に含まれる前記Ｎ個のパル
スのうちＫ個のみに対して前記出力回路のインバータの
段数を変化させてもよい。
【００１３】また、本発明の位相同期方法は、前記第１
の信号と第２の信号との位相差信号を生成するステップ
と、前記位相差信号に基づき、前記位相差が時間の経過
と共に増加し、かつ前記第２の信号が前記第１の信号よ
りも位相が進んでいる場合は遅延時間増加指令を生成
し、前記位相差が時間の経過と共に増加し、かつ前記第
２の信号が前記第１の信号よりも位相が遅れている場合
は遅延時間減少指令を生成するステップと、前記遅延時
間増加指令が生成されたときは前記第２の信号を遅延す
る時間を増加し、前記遅延時間減少指令が生成されたと
きは前記遅延時間を減少させて前記第２の信号を遅延し
出力するステップとを備えている。
の信号と第２の信号との位相差信号を生成するステップ
と、前記位相差信号に基づき、前記位相差が時間の経過
と共に増加し、かつ前記第２の信号が前記第１の信号よ
りも位相が進んでいる場合は遅延時間増加指令を生成
し、前記位相差が時間の経過と共に増加し、かつ前記第
２の信号が前記第１の信号よりも位相が遅れている場合
は遅延時間減少指令を生成するステップと、前記遅延時
間増加指令が生成されたときは前記第２の信号を遅延す
る時間を増加し、前記遅延時間減少指令が生成されたと
きは前記遅延時間を減少させて前記第２の信号を遅延し
出力するステップとを備えている。
【００１４】さらに、本発明の他の位相同期方法は、基
準クロックを１／Ｍに分周して第１の信号を生成するス
テップと、フィードバック信号を１／Ｎに分周して第２
の信号を生成するステップと、前記第１の信号と前記第
２の信号とを位相比較し、いずれの位相が進んでいるか
を示す位相比較結果を生成するステップと、前記位相比
較結果に基づき、第１の時刻における位相差の大きさ
と、第２の時刻における位相差の大きさとを検知して生
成するステップと、前記第１の時刻における位相差の大
きさと、前記第２の時刻における位相差の大きさとを与
えられ、前記第２の時刻における位相差の大きさから前
記第１の時刻における位相差の大きさの時間差分を求め
るステップと、前記位相比較結果と、前記位相差の大き
さの時間差分とを用いて、前記第２の時刻における位相
差の大きさの方が前記第１の時刻における位相差の大き
さよりも小さい場合は補正を行わず、前記第２の時刻に
おける位相差の大きさの方が前記第１の時刻における位
相差の大きさよりも大きい場合であって、前記第２の信
号の方が前記第１の信号よりも位相が進んでいる場合は
遅延時間増加指令を生成し、前記第２の信号の方が前記
第１の信号よりも位相が遅れている場合は遅延時間減少
指令を生成するステップと、前記遅延時間増加指令が生
成されたときは遅延時間を増加させ、前記遅延時間減少
指令が生成されたときは前記遅延時間を減少させて、前
記フィードバック信号を遅延するステップとを備えてい
る。
準クロックを１／Ｍに分周して第１の信号を生成するス
テップと、フィードバック信号を１／Ｎに分周して第２
の信号を生成するステップと、前記第１の信号と前記第
２の信号とを位相比較し、いずれの位相が進んでいるか
を示す位相比較結果を生成するステップと、前記位相比
較結果に基づき、第１の時刻における位相差の大きさ
と、第２の時刻における位相差の大きさとを検知して生
成するステップと、前記第１の時刻における位相差の大
きさと、前記第２の時刻における位相差の大きさとを与
えられ、前記第２の時刻における位相差の大きさから前
記第１の時刻における位相差の大きさの時間差分を求め
るステップと、前記位相比較結果と、前記位相差の大き
さの時間差分とを用いて、前記第２の時刻における位相
差の大きさの方が前記第１の時刻における位相差の大き
さよりも小さい場合は補正を行わず、前記第２の時刻に
おける位相差の大きさの方が前記第１の時刻における位
相差の大きさよりも大きい場合であって、前記第２の信
号の方が前記第１の信号よりも位相が進んでいる場合は
遅延時間増加指令を生成し、前記第２の信号の方が前記
第１の信号よりも位相が遅れている場合は遅延時間減少
指令を生成するステップと、前記遅延時間増加指令が生
成されたときは遅延時間を増加させ、前記遅延時間減少
指令が生成されたときは前記遅延時間を減少させて、前
記フィードバック信号を遅延するステップとを備えてい
る。
【００１５】ここで、フィードバック信号を遅延するス
テップでは、前記遅延時間増加信号又は前記遅延時間減
少信号が１回生成される毎に、前記フィードバック信号
に含まれるＮ個のパルスのうちＫ個のみに対して前記遅
延時間を増加又は減少させてもよい。
テップでは、前記遅延時間増加信号又は前記遅延時間減
少信号が１回生成される毎に、前記フィードバック信号
に含まれるＮ個のパルスのうちＫ個のみに対して前記遅
延時間を増加又は減少させてもよい。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１７】図１に、本実施の形態によるディジタルＰ
ＬＬの構成を示す。基準クロック２２がＭ分周器１１に
入力され、１／Ｍに分周された信号１３が出力され、フ
ィードバック信号２１がＮ分周器１２に入力されて、１
／Ｎに分周された信号１４として出力されて、それぞれ
位相比較回路１５に入力される。位相比較回路１５は、
Ｍ分周器１１の出力信号１３と、Ｎ分周器１２の出力信
号１４との位相を比較し、いずれの位相が進んでいるか
を示す位相比較信号２３を遅延制御回路１８に出力す
る。位相比較信号２３は、基準クロック２２を分周した
信号１３を基準に、フィードバック信号２１を分周した
信号１４の位相の方が進んでいる（Δθ＞０）か、ある
いは信号１４の位相の方が遅れている（Δθ＜０）かを
示す。
ＬＬの構成を示す。基準クロック２２がＭ分周器１１に
入力され、１／Ｍに分周された信号１３が出力され、フ
ィードバック信号２１がＮ分周器１２に入力されて、１
／Ｎに分周された信号１４として出力されて、それぞれ
位相比較回路１５に入力される。位相比較回路１５は、
Ｍ分周器１１の出力信号１３と、Ｎ分周器１２の出力信
号１４との位相を比較し、いずれの位相が進んでいるか
を示す位相比較信号２３を遅延制御回路１８に出力す
る。位相比較信号２３は、基準クロック２２を分周した
信号１３を基準に、フィードバック信号２１を分周した
信号１４の位相の方が進んでいる（Δθ＞０）か、ある
いは信号１４の位相の方が遅れている（Δθ＜０）かを
示す。
【００１８】さらに、位相比較信号２３は位相差検知回
路１６にも与えられ、信号１３と信号１４の位相差（｜
Δθ｜）が検知され、位相差検知信号２４が出力されて
位相差差分回路１７に与えられる。
路１６にも与えられ、信号１３と信号１４の位相差（｜
Δθ｜）が検知され、位相差検知信号２４が出力されて
位相差差分回路１７に与えられる。
【００１９】位相差差分回路１７は、位相差検知信号２
４に基づいて、位相差の時間差分Δ2 θ（＝｜Δθt2｜
−｜Δθt1｜）を求めて、位相差差分信号２５を遅延制
御回路１８に与える。ここで、ｔ１、ｔ２はそれぞれ時
刻を示し、ｔ２＞ｔ１の関係にあり、さらにΔθt1は時
刻ｔ１における位相差の大きさ｜Δθ｜、Δθt2は時刻
ｔ２における位相差の大きさ｜Δθ｜とする。
４に基づいて、位相差の時間差分Δ2 θ（＝｜Δθt2｜
−｜Δθt1｜）を求めて、位相差差分信号２５を遅延制
御回路１８に与える。ここで、ｔ１、ｔ２はそれぞれ時
刻を示し、ｔ２＞ｔ１の関係にあり、さらにΔθt1は時
刻ｔ１における位相差の大きさ｜Δθ｜、Δθt2は時刻
ｔ２における位相差の大きさ｜Δθ｜とする。
【００２０】遅延制御回路１８は、位相比較信号２３が
示す信号１３に対する信号１４の位相の進み又は遅れ
（Δθ＞０、又はΔθ＜０）と、位相差差分信号２５が
示す位相差の時間差分Δ2 θとを用いて、インターバル
モードの設定又は解除、及びインターバルモードを解除
している間、ＤＯＷＮ信号（遅延時間増加信号）又はＵ
Ｐ信号（遅延時間減少信号）の出力を行う。
示す信号１３に対する信号１４の位相の進み又は遅れ
（Δθ＞０、又はΔθ＜０）と、位相差差分信号２５が
示す位相差の時間差分Δ2 θとを用いて、インターバル
モードの設定又は解除、及びインターバルモードを解除
している間、ＤＯＷＮ信号（遅延時間増加信号）又はＵ
Ｐ信号（遅延時間減少信号）の出力を行う。
【００２１】先ず、インターバルモードの設定、解除は
以下の条件に従って行う。
以下の条件に従って行う。
【００２２】（１） 信号１４と信号１５との位相差の
時間差分Δ2 θが負の値をとり、フィードバック信号２
１の位相及び周波数が共に基準クロック２２（真値）に
近付きつつある場合は、インターバルモードを設定して
補正を行わない。これにより、補正を加えたときに発生
するジッタを回避することができる。
時間差分Δ2 θが負の値をとり、フィードバック信号２
１の位相及び周波数が共に基準クロック２２（真値）に
近付きつつある場合は、インターバルモードを設定して
補正を行わない。これにより、補正を加えたときに発生
するジッタを回避することができる。
【００２３】（２） 位相差の時間差分Δ2 θが正の値
をとり、フィードバック信号２１の位相及び周波数が基
準クロック２２から遠ざかりつつある場合は、インター
バルモードを解除し、補正を行う。
をとり、フィードバック信号２１の位相及び周波数が基
準クロック２２から遠ざかりつつある場合は、インター
バルモードを解除し、補正を行う。
【００２４】ここで、Δ2 θ＝０である場合は、インタ
ーバルモードの設定又は解除のいずれを行うようにして
もよい。
ーバルモードの設定又は解除のいずれを行うようにして
もよい。
【００２５】インターバルモードを設定した場合は、位
相の補正を行わないので、ＤＯＷＮ信号及びＵＰ信号の
いずれも出力されない。インターバルモードが解除され
ている間は、以下のような条件に従いＤＯＷＮ信号とＵ
Ｐ信号のいずれか一方が出力される。
相の補正を行わないので、ＤＯＷＮ信号及びＵＰ信号の
いずれも出力されない。インターバルモードが解除され
ている間は、以下のような条件に従いＤＯＷＮ信号とＵ
Ｐ信号のいずれか一方が出力される。
【００２６】（１）信号１４が信号１３よりも位相が進
んでいる場合（Δθ＞０）、フィードバック信号２１の
位相を基準クロック２２の位相まで遅らせるために、Ｄ
ＯＷＮ信号を出力する。
んでいる場合（Δθ＞０）、フィードバック信号２１の
位相を基準クロック２２の位相まで遅らせるために、Ｄ
ＯＷＮ信号を出力する。
【００２７】（２）信号１４が信号１３よりも位相が遅
れている場合（Δθ＜０）、フィードバック信号２１の
位相を基準クロック２２の位相まで早めるために、ＵＰ
信号を出力する。
れている場合（Δθ＜０）、フィードバック信号２１の
位相を基準クロック２２の位相まで早めるために、ＵＰ
信号を出力する。
【００２８】図３に、上述した位相比較回路１５、位相
差検知回路１６、位相差差分回路１７、及び遅延制御回
路１８における動作内容をフローチャートとして示す。
差検知回路１６、位相差差分回路１７、及び遅延制御回
路１８における動作内容をフローチャートとして示す。
【００２９】ステップ１０１として、位相比較回路１５
が信号１３に対する信号１４の位相差Δθを検出する。
が信号１３に対する信号１４の位相差Δθを検出する。
【００３０】ステップ１０２として位相差検知回路１６
が、各時刻ｔ１、ｔ２におけるそれぞれの位相差の大き
さ｜Δθt1｜、｜Δθt2｜を検出する。
が、各時刻ｔ１、ｔ２におけるそれぞれの位相差の大き
さ｜Δθt1｜、｜Δθt2｜を検出する。
【００３１】ステップ１０３として、位相差差分回路１
７は、位相差の時間差分Δ2 θ＝｜Δθt2｜−｜Δθt1
｜を求める。
７は、位相差の時間差分Δ2 θ＝｜Δθt2｜−｜Δθt1
｜を求める。
【００３２】ステップ１０４として、遅延制御回路１８
がΔ2 θ＜０か否かを判断する。Δ2 θ＜０である場合
は、ステップ１０５へ移行してインターバルモードを設
定し、ＤＯＷＮ信号及びＵＰ信号は出力しない。Δ2 θ
＜０でない場合は、ステップ１０６へ移行してインター
バルモードを解除する。さらに、ステップ１０７へ移行
し、遅延制御回路１８がΔθ＞０であるか否かを判断す
る。Δθ＞０である場合は、ステップ１０８へ移行して
ＤＯＷＮ信号を遅延可変回路１９に出力する。逆に、Δ
θ＞０でない場合は、ステップ１０９へ移行してＵＰ信
号を遅延可変回路１９に出力する。
がΔ2 θ＜０か否かを判断する。Δ2 θ＜０である場合
は、ステップ１０５へ移行してインターバルモードを設
定し、ＤＯＷＮ信号及びＵＰ信号は出力しない。Δ2 θ
＜０でない場合は、ステップ１０６へ移行してインター
バルモードを解除する。さらに、ステップ１０７へ移行
し、遅延制御回路１８がΔθ＞０であるか否かを判断す
る。Δθ＞０である場合は、ステップ１０８へ移行して
ＤＯＷＮ信号を遅延可変回路１９に出力する。逆に、Δ
θ＞０でない場合は、ステップ１０９へ移行してＵＰ信
号を遅延可変回路１９に出力する。
【００３３】遅延制御回路１８からＤＯＷＮ信号又はＵ
Ｐ信号が出力されると、遅延可変回路１９に与えられ
る。遅延可変回路１９は、出力回路としてのインバータ
２０の段数を増加又は減少させる。ＤＯＷＮ信号又はＵ
Ｐ信号が１回出力されると、信号１４の１パルスに含ま
れるフィードバック信号２１のＮ個のパルスのうち、１
つのパルスのみ周期を補正する。
Ｐ信号が出力されると、遅延可変回路１９に与えられ
る。遅延可変回路１９は、出力回路としてのインバータ
２０の段数を増加又は減少させる。ＤＯＷＮ信号又はＵ
Ｐ信号が１回出力されると、信号１４の１パルスに含ま
れるフィードバック信号２１のＮ個のパルスのうち、１
つのパルスのみ周期を補正する。
【００３４】即ち、図２（ａ）に示されたように、補正
前のフィードバック信号２１のＮ個のパルスの周期が全
てＴであった場合に、ＤＯＷＮ信号を１回与えられたと
すると、図２（ｂ）に示されたように、１つのパルスに
のみインバータの段数が増加してΔＴだけ補正されて周
期がＴ＋ΔＴとなり、他のＮ−１個のパルスは補正前と
同様に周期がＴとなる。
前のフィードバック信号２１のＮ個のパルスの周期が全
てＴであった場合に、ＤＯＷＮ信号を１回与えられたと
すると、図２（ｂ）に示されたように、１つのパルスに
のみインバータの段数が増加してΔＴだけ補正されて周
期がＴ＋ΔＴとなり、他のＮ−１個のパルスは補正前と
同様に周期がＴとなる。
【００３５】これは、Ｎ個のパルスの全てを変化させる
と、信号１４の１パルスの周期が一度に大きく変化して
ジッタが大きくなるので、このような事態を回避するた
めである。
と、信号１４の１パルスの周期が一度に大きく変化して
ジッタが大きくなるので、このような事態を回避するた
めである。
【００３６】ＤＯＷＮ信号をｎ回与えられた場合には、
図２（ｃ）に示されたように、ｎ個のパルスの周期がＴ
＋ΔＴで、他のＮ−ｎ個のパルスの周期は補正前と同じ
周期Ｔを維持する。
図２（ｃ）に示されたように、ｎ個のパルスの周期がＴ
＋ΔＴで、他のＮ−ｎ個のパルスの周期は補正前と同じ
周期Ｔを維持する。
【００３７】この状態で、ＤＯＷＮ信号がさらに１回与
えられると、図２（ｄ）のようにｎ＋１個のパルスが周
期Ｔ＋ΔＴで、他のＮ−ｎ−１個のパルスが周期Ｔとな
り、逆にＵＰ信号が１回与えられると、ｎ−１個のパル
スが周期Ｔ＋ΔＴで、他のＮ−ｎ＋１個のパルスが周期
Ｔとなる。
えられると、図２（ｄ）のようにｎ＋１個のパルスが周
期Ｔ＋ΔＴで、他のＮ−ｎ−１個のパルスが周期Ｔとな
り、逆にＵＰ信号が１回与えられると、ｎ−１個のパル
スが周期Ｔ＋ΔＴで、他のＮ−ｎ＋１個のパルスが周期
Ｔとなる。
【００３８】このように、位相差Δ2 が負の値で真値に
近付きつつある場合は、インターバルモードを設定して
補正は行わず、位相差Δ2 が正の値をとり真値から遠ざ
かりつつある場合はインターバルモードを解除し、ＤＯ
ＷＮ信号又はＵＰ信号を出してフィードバック信号２１
のＮ個のパルスのうち１個のパルスの周期をΔＴだけ補
正する。これにより、Ｎ分周器１２からの出力信号１４
に含まれる１つのパルスの周期が補正により大きく変動
することがなく、ジッタを小さく抑制することができ
る。
近付きつつある場合は、インターバルモードを設定して
補正は行わず、位相差Δ2 が正の値をとり真値から遠ざ
かりつつある場合はインターバルモードを解除し、ＤＯ
ＷＮ信号又はＵＰ信号を出してフィードバック信号２１
のＮ個のパルスのうち１個のパルスの周期をΔＴだけ補
正する。これにより、Ｎ分周器１２からの出力信号１４
に含まれる１つのパルスの周期が補正により大きく変動
することがなく、ジッタを小さく抑制することができ
る。
【００３９】図４に、本実施の形態に基づいて位相同期
を行った場合のシミュレーション結果を示す。ここで、
シミュレーションを行う際の条件として、Ｍ分周器１１
のＭを３、Ｎ分周器１２のＮを６、基準クロック２２の
周期Ｔref を４０ｎｓ、フィードバック信号２１の周期
Ｔosc を３ｎｓ、ＤＯＷＮ信号又はＵＰ信号によりフィ
ードバック信号２１に１回補正を行うときの補正量ΔＴ
osc を１ｎｓとした。この図４に示されたように、フィ
ードバック信号２１の周期Ｔosc は約１２秒経過後には
２０ｎｓに収束し、同様に基準クロック２２との位相差
Δφもほぼ０ｎｓに収束する。従って、本実施の形態に
よれば補正によるジッタを抑制することで、周期及び位
相差とも短時間で収束させることが可能である。
を行った場合のシミュレーション結果を示す。ここで、
シミュレーションを行う際の条件として、Ｍ分周器１１
のＭを３、Ｎ分周器１２のＮを６、基準クロック２２の
周期Ｔref を４０ｎｓ、フィードバック信号２１の周期
Ｔosc を３ｎｓ、ＤＯＷＮ信号又はＵＰ信号によりフィ
ードバック信号２１に１回補正を行うときの補正量ΔＴ
osc を１ｎｓとした。この図４に示されたように、フィ
ードバック信号２１の周期Ｔosc は約１２秒経過後には
２０ｎｓに収束し、同様に基準クロック２２との位相差
Δφもほぼ０ｎｓに収束する。従って、本実施の形態に
よれば補正によるジッタを抑制することで、周期及び位
相差とも短時間で収束させることが可能である。
【００４０】以上のように、本実施の形態によるディジ
タルＰＬＬによれば、製品毎に遅延可変回路１９等に対
して最適設計を行う必要がなく、コストを低減すること
が可能であり、かつフィードバック信号２１を基準クロ
ック２２に基づいた所望の周波数に同期させることが可
能である。
タルＰＬＬによれば、製品毎に遅延可変回路１９等に対
して最適設計を行う必要がなく、コストを低減すること
が可能であり、かつフィードバック信号２１を基準クロ
ック２２に基づいた所望の周波数に同期させることが可
能である。
【００４１】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、上記実施の形態では
１回ＤＯＷＮ信号又はＵＰ信号が出力される毎に、フィ
ードバック信号のＮ個のパルスのうち１個についてのみ
周期ＴをΔＴだけ変化させている。しかし、補正により
ジッタが大きくならない程度に、ＤＯＷＮ信号又はＵＰ
信号の１回の出力につき２以上Ｎ未満のパルスに対して
周期の補正を行ってもよい。
を限定するものではない。例えば、上記実施の形態では
１回ＤＯＷＮ信号又はＵＰ信号が出力される毎に、フィ
ードバック信号のＮ個のパルスのうち１個についてのみ
周期ＴをΔＴだけ変化させている。しかし、補正により
ジッタが大きくならない程度に、ＤＯＷＮ信号又はＵＰ
信号の１回の出力につき２以上Ｎ未満のパルスに対して
周期の補正を行ってもよい。
【００４２】
【発明の効果】以上説明したように、本発明のディジタ
ル位相同期方法及びその装置によれば、基準クロックに
対する出力信号の位相差の大きさが時間の経過と共に減
少しつつある場合には位相の補正を行わず、増加しつつ
ある場合にのみ位相の補正を行うことで、補正によるジ
ッタを抑制することができ、また従来のディジタルＰＬ
Ｌでは補正ができなかった周波数を制御することが可能
であり、従来のアナログＰＬＬにおいて必要であった製
品毎の部品の最適設計が不要でコストを低減させること
ができる。
ル位相同期方法及びその装置によれば、基準クロックに
対する出力信号の位相差の大きさが時間の経過と共に減
少しつつある場合には位相の補正を行わず、増加しつつ
ある場合にのみ位相の補正を行うことで、補正によるジ
ッタを抑制することができ、また従来のディジタルＰＬ
Ｌでは補正ができなかった周波数を制御することが可能
であり、従来のアナログＰＬＬにおいて必要であった製
品毎の部品の最適設計が不要でコストを低減させること
ができる。
【図１】本発明の一実施の形態によるディジタル位相同
期装置の構成を示したブロック図。
期装置の構成を示したブロック図。
【図２】同ディジタル位相同期装置においてフィードバ
ック信号に含まれるＮ個のパルスの周期を補正するとき
の各パルスの周期の変化を示した説明図。
ック信号に含まれるＮ個のパルスの周期を補正するとき
の各パルスの周期の変化を示した説明図。
【図３】本発明の一実施の形態によるディジタル位相同
期方法の手順を示したフローチャート。
期方法の手順を示したフローチャート。
【図４】本発明の一実施の形態によるディジタル位相同
期装置を用いて位相同期を行った場合のシミュレーショ
ン結果を示すグラフ。
期装置を用いて位相同期を行った場合のシミュレーショ
ン結果を示すグラフ。
【図５】従来のディジタル位相同期回路の構成を示した
ブロック図。
ブロック図。
【図６】従来のアナログ位相同期回路の構成を示したブ
ロック図。
ロック図。
１１ Ｍ分周器 １２ Ｎ分周器 １３，１４ 出力信号 １５ 位相比較回路 １６ 位相差検知回路 １７ 位相差差分回路 １８ 遅延制御回路 １９ 遅延可変回路 ２０ インバータ ２１ フィードバック信号 ２２ 基準クロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西 川 健 一 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内
Claims (6)
- 【請求項１】第１の信号と第２の信号との位相差信号を
出力する回路と、 前記位相差信号に基づき、前記位相差が時間の経過と共
に増加し、かつ前記第２の信号が前記第１の信号よりも
位相が進んでいる場合は遅延時間増加信号を出力し、前
記位相差が時間の経過と共に増加し、かつ前記第２の信
号が前記第１の信号よりも位相が遅れている場合は遅延
時間減少信号を出力する遅延制御回路と、 前記遅延時間増加信号を与えられたときは前記第２の信
号を遅延する時間を増加し、前記遅延時間減少信号を与
えられたときは前記遅延時間を減少させて前記第２の信
号を前記位相比較器に出力する出力回路と、 を備えることを特徴とするディジタル位相同期回路。 - 【請求項２】基準クロックを１／Ｍ（Ｍは２以上の整
数）に分周して出力する第１の分周器と、 フィードバック信号を１／Ｎ（Ｎは２以上の整数）に分
周して出力する第２の分周器と、 前記第１の分周器の出力と前記第２の分周器の出力とを
位相比較し、いずれの位相が進んでいるかを示す位相比
較結果を出力する位相比較器と、 前記位相比較器が出力した位相比較結果に基づき、第１
の時刻における位相差の大きさと、第１の時刻よりも進
んだ第２の時刻における位相差の大きさとを検知して出
力する位相差検知回路と、 前記位相差検知回路が出力した前記第１の時刻における
位相差の大きさと、前記第２の時刻における位相差の大
きさとを与えられ、前記第２の時刻における位相差の大
きさから前記第１の時刻における位相差の大きさの時間
差分を求めて出力する位相差差分回路と、 前記位相比較回路が出力した位相比較結果と、前記位相
差差分回路が出力した位相差の大きさの時間差分とを与
えられ、前記第２の時刻における位相差の大きさの方が
前記第１の時刻における位相差の大きさよりも小さい場
合は補正を行わず、前記第２の時刻における位相差の大
きさの方が前記第１の時刻における位相差の大きさより
も大きい場合であって、前記第２の分周器の出力の方が
前記第１の分周器の出力よりも位相が進んでいる場合は
遅延時間増加信号を出力し、前記第２の分周器の出力の
方が前記第１の分周器の出力よりも位相が遅れている場
合は遅延時間減少信号を出力する遅延制御回路と、 前記遅延制御回路が前記遅延時間増加信号を出力したと
きは、出力回路のインバータの段数を増加させ、前記遅
延制御回路が前記遅延時間減少信号を出力したときは前
記出力回路のインバータの段数を減少させるように制御
する遅延可変回路と、 前記遅延可変回路の制御に基づいて内蔵するインバータ
の段数を増加又は減少し、前記フィードバック信号を遅
延して前記Ｎ分周器に出力する前記出力回路と、 を備えることを特徴とするディジタル位相同期回路。 - 【請求項３】前記遅延制御回路が前記遅延時間増加信号
又は前記遅延時間減少信号を１回出力する毎に、前記遅
延可変回路は前記フィードバック信号に含まれるＮ個の
パルスのうちＫ（Ｋは１以上でＮよりも小さい整数）個
のみに対して前記出力回路のインバータの段数を変化さ
せることを特徴とする請求項２記載のディジタル位相同
期回路。 - 【請求項４】前記第１の信号と第２の信号との位相差信
号を生成するステップと、 前記位相差信号に基づき、前記位相差が時間の経過と共
に増加し、かつ前記第２の信号が前記第１の信号よりも
位相が進んでいる場合は遅延時間増加指令を生成し、前
記位相差が時間の経過と共に増加し、かつ前記第２の信
号が前記第１の信号よりも位相が遅れている場合は遅延
時間減少指令を生成するステップと、 前記遅延時間増加指令が生成されたときは前記第２の信
号を遅延する時間を増加し、前記遅延時間減少指令が生
成されたときは前記遅延時間を減少させて前記第２の信
号を遅延し出力するステップと、 を備えることを特徴とするディジタル位相同期方法。 - 【請求項５】基準クロックを１／Ｍに分周して第１の信
号を生成するステップと、 フィードバック信号を１／Ｎに分周して第２の信号を生
成するステップと、 前記第１の信号と前記第２の信号とを位相比較し、いず
れの位相が進んでいるかを示す位相比較結果を生成する
ステップと、 前記位相比較結果に基づき、第１の時刻における位相差
の大きさと、第１の時刻よりも進んだ第２の時刻におけ
る位相差の大きさとを検知して生成するステップと、 前記第１の時刻における位相差の大きさと、前記第２の
時刻における位相差の大きさとを与えられ、前記第２の
時刻における位相差の大きさから前記第１の時刻におけ
る位相差の大きさの時間差分を求めるステップと、 前記位相比較結果と、前記位相差の大きさの時間差分と
を用いて、前記第２の時刻における位相差の大きさの方
が前記第１の時刻における位相差の大きさよりも小さい
場合は補正を行わず、前記第２の時刻における位相差の
大きさの方が前記第１の時刻における位相差の大きさよ
りも大きい場合であって、前記第２の信号の方が前記第
１の信号よりも位相が進んでいる場合は遅延時間増加指
令を生成し、前記第２の信号の方が前記第１の信号より
も位相が遅れている場合は遅延時間減少指令を生成する
ステップと、 前記遅延時間増加指令が生成されたときは遅延時間を増
加させ、前記遅延時間減少指令が生成されたときは前記
遅延時間を減少させて、前記フィードバック信号を遅延
するステップと、 を備えることを特徴とするディジタル位相同期方法。 - 【請求項６】前記フィードバック信号を遅延するステッ
プでは、前記遅延時間増加信号又は前記遅延時間減少信
号が１回生成される毎に、前記フィードバック信号に含
まれるＮ個のパルスのうちＫ個のみに対して前記遅延時
間を増加又は減少させることを特徴とする請求項５記載
のディジタル位相同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30326196A JP3432373B2 (ja) | 1996-11-14 | 1996-11-14 | ディジタル位相同期方法及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30326196A JP3432373B2 (ja) | 1996-11-14 | 1996-11-14 | ディジタル位相同期方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10145228A true JPH10145228A (ja) | 1998-05-29 |
| JP3432373B2 JP3432373B2 (ja) | 2003-08-04 |
Family
ID=17918834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30326196A Expired - Fee Related JP3432373B2 (ja) | 1996-11-14 | 1996-11-14 | ディジタル位相同期方法及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432373B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005999A (ja) * | 2003-06-11 | 2005-01-06 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
| JP2006080991A (ja) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
| JP2018054352A (ja) * | 2016-09-27 | 2018-04-05 | セイコーエプソン株式会社 | 回路装置、物理量測定装置、電子機器及び移動体 |
-
1996
- 1996-11-14 JP JP30326196A patent/JP3432373B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005999A (ja) * | 2003-06-11 | 2005-01-06 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
| JP2006080991A (ja) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
| US7715514B2 (en) | 2004-09-10 | 2010-05-11 | Nec Electronics Corporation | Clock and data recovery circuit |
| JP4657662B2 (ja) * | 2004-09-10 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
| JP2018054352A (ja) * | 2016-09-27 | 2018-04-05 | セイコーエプソン株式会社 | 回路装置、物理量測定装置、電子機器及び移動体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3432373B2 (ja) | 2003-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4228220B2 (ja) | 遅延固定ループ回路 | |
| KR101045072B1 (ko) | 위상고정루프 및 그 구동방법 | |
| US8542044B2 (en) | Semiconductor integrated circuit and method for driving the same | |
| JP2795323B2 (ja) | 位相差検出回路 | |
| JPH04364609A (ja) | クロック同期のための遅延ロックループ回路 | |
| EP1639709B1 (en) | Start up circuit for delay locked loop | |
| JP2005020083A (ja) | クロック発生回路 | |
| JPH11205102A (ja) | 遅延同期回路 | |
| US7940095B2 (en) | Semiconductor memory device and method for driving the same | |
| KR20010091534A (ko) | 마스터-슬레이브 구조를 갖는 지연동기루프 회로 | |
| US6967536B2 (en) | Phase-locked loop circuit reducing steady state phase error | |
| KR102376745B1 (ko) | 위상 고정 루프 및 그것의 동작 방법 | |
| JP3432373B2 (ja) | ディジタル位相同期方法及びその装置 | |
| US20030227990A1 (en) | Method and apparatus for reducing data dependent phase jitter in a clock recovery circuit | |
| KR100715154B1 (ko) | 락킹속도가 향상되는 락킹루프회로 및 이를 이용한클락락킹방법 | |
| JP2811994B2 (ja) | 位相同期回路 | |
| JP2710969B2 (ja) | 位相同期ループ装置 | |
| JP2000349626A (ja) | 半導体装置 | |
| JP2000031819A (ja) | クロック同期回路 | |
| JP2001186014A (ja) | 位相同期装置、位相同期方法および通信装置 | |
| JPH1155115A (ja) | 外部同期クロック発生装置 | |
| JP2001060866A (ja) | 水平同期信号に対する位相同期ループ回路 | |
| JP2001136060A (ja) | Ｐｌｌ回路 | |
| JPH0443716A (ja) | 周波数逓倍回路 | |
| JP2009089407A (ja) | クロック発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |