JP2006080991A - クロックアンドデータリカバリ回路 - Google Patents

Abstract

【課題】
クロックアンドデータリカバリ回路において、シリアルデータの周波数および位相変動に追従し、良好なジッタ耐力特性となるクロックアンドデータリカバリ回路の提供。
【解決手段】
クロックアンドデータリカバリ回路を構成するフィードバック制御器１０７が、シリアルデータの周波数および位相変動に対する抽出クロックの追従速度を監視し、時々刻々と適応的に積分器１０２に対して、フィードバック制御を行なうことで、抽出クロックの追従速度の向上と、ジッタ耐力特性の向上を実現する。
【選択図】
図１

Description

本発明は、クロックアンドデータリカバリ回路に関し、特に、ＬＳＩ間をシリアルでデータ伝送する際に、受信側ＬＳＩに搭載されるクロックアンドデータリカバリ回路において適応的に追従速度を制御する回路に関する。

近年の半導体技術の発展に伴い、ＬＳＩ間のデータ伝送をシリアル化することが行なわれている。そのとき、送信ＬＳＩの動作クロック周波数と受信ＬＳＩの動作クロック周波数が一致している場合や、送信ＬＳＩの動作クロック周波数と受信ＬＳＩの動作クロック周波数が一致しない場合がある。一致しない場合の一例として、送信ＬＳＩ側に周波数変調をかけるスペクトラム拡散クロック（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ）を用いて、ＥＭＩ（ＥｌｅｃｔｒｏＭａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒａｎｃｅ）を低減する手法がある。受信ＬＳＩにおいて、周波数変調されたシリアルデータからクロックを抽出する手法として、図１３に示すようなクロックアンドデータリカバリ回路が知られている（例えば非特許文献１参照）。

図１３を参照すると、位相検出器２０１と、積分器２０２と、位相補間器２０６で構成される位相追従ループのほか、積分器２０３、チャージポンプ２１４、ループフィルタ２１５、ＶＣＯ（電圧制御発振器）２１６、位相補間器２０６で構成される周波数追従ループを備え、スペクトラム拡散クロックにより周波数変調されたデータに同期クロックを追従させている。さらにＶＣＯ２１６の周波数初期化のため、位相周波数検出器２１１、チャージポンプ２１２、ループフィルタ２１５、ＶＣＯ２１６で構成される周波数初期化ループを備えている。

"1.5Gbps, 5150 ppm Spread Spectrum SerDes PHY with a 0.3mW, 1.5Gbps Level Detector for Serial ATA", Symposium on VLSI Circuits Digest of Technical Papers 5-3 、Fig.1，June/2002

しかしながら、図１３における周波数追従ループを構成する積分器２０３、チャージポンプ２１４、ループフィルタ２１５、ＶＣＯ２１６を含まない構成のクロックアンドデータリカバリ回路は、スペクトラム拡散クロックで周波数変調されたシリアルデータの位相に追従することは、困難である。以下に説明する。位相検出器２０１、積分器２０２、位相補間器２０６から構成されるクロックアンドデータリカバリ回路は、位相補間器２０６の分解能を１／６４とし、積分器２０２を＋／−４までのアップダウンカウンタで構成した場合、１／（６４×４）＝０．３９％までの周波数差までしか追従できない。一方、シリアルＡＴＡシステムでは、例えば０．５％の周波数変調に追従することが要求されている。

また、チャージポンプ２１４、ループフィルタ２１５、ＶＣＯ２１６を含む周波数追従ループを持つクロックアンドデータリカバリ回路は、０．５％以上の周波数変調に追従するように構成することは可能であるが、多チャンネル構成としたとき、チップサイズ、消費電力が大となる。すなわち、チャージポンプ、ループフィルタ、ＶＣＯ（電圧制御発振器）を含む周波数追従ループを持つクロックアンドデータリカバリ回路は、多チャンネル構成としたとき、すべてのチャンネルに、チャージポンプ、ループフィルタ、ＶＣＯを含む周波数追従ループを具備することになり、チップサイズが増大する。そして、例えば１Ｇｂｐｓ以上の高速システムにおいてすべてのチャンネルに高速ＶＣＯを設けると、消費電力は増大する。

かかる問題を解決すべく、本願出願人により、先願（特願２００３−１６６７１２号；本願出願時未公開）にて、例えば図１０に示すようなクロックアンドデータリカバリ回路が提案されている。

図１０を参照すると、先願（特願２００３−１６６７１２号）で提案されるクロックアンドデータリカバリ回路は、位相検出器１０１、積分器１０２、積分器１０３、パターン発生器１０４、混合器１０５、位相補間器１０６を備え、積分器１０２、パターン発生器１０４、混合器１０５から構成される周波数追従ループの働きにより、周波数変調に追従し、積分器１０３、混合器１０５から構成される位相追従ループの働きにより、周波数追従ループが追従できない微小な位相変動に追従する。混合器１０５は、周波数追従ループと位相追従ループの結果を混合する回路であり、混合器１０５が位相補間器１０６の位相を制御することにより、シリアルデータに対応したクロックを抽出している。

図１１は、上記先願（特願２００３−１６６７１２号）に提案される別の構成を示す図であり、図１０における積分器１０２と積分器１０３を共有できる場合の構成である。

ところで、上記先願（特願２００３−１６６７１２号）に開示されたクロックアンドデータリカバリ回路において、ある周波数帯のジッタ耐力特性の改善により、さらに特性が向上できることを、本願発明者は知見した。

周波数追従ループは、低周波数のジッタには、良好な追従特性を示し、高周波数のジッタには反応しない。周波数追従ループの反応速度は遅く、両者の中間付近の周波数帯のジッタには、逆に悪い方向に位相補間器１０６を制御してしまう場合があり、ある周波数帯のジッタ耐力特性が低下する場合がある。

図１２は、周波数追従ループと位相追従ループの両者を動作させた場合と、比較のため位相追従ループのみを動作させた場合について、ジッタ耐力特性のシミュレーションを行なった結果を示している。低周波数のジッタに対しては、周波数追従ループの働きにより、周波数追従ループと位相追従ループの両者を動作させた場合に良好なジッタ耐力特性を示している。高周波数のジッタに対しては、ほぼ互角である。しかし、両者の中間付近の周波数のジッタに対しては、周波数追従ループと位相追従ループの両者を動作させた場合に、ジッタ耐力特性が劣化することを示している。

したがって、本発明の目的は、周波数変調に追従し、かつ良好なジッタ耐力特性を示すクロックアンドデータリカバリ回路を提供することにある。

本願で開示される発明は、前記目的を達成するため、概略以下の通りに構成される。

本発明のクロックアンドデータリカバリ回路は、クロックとデータの位相関係を検出する位相検出器と、位相検出器の結果に基づいて周波数変調に追従するための周波数追従ループと、位相検出器の結果に基づいて位相変動に追従する位相追従ループと、周波数追従ループと位相追従ループの結果を混合する混合器と、混合器からの制御に基づいてクロック位相を補間し抽出クロック信号を生成する位相補間器を備え、周波数追従ループと位相追従ループ内にはそれぞれ、位相検出結果を積分する積分器と、その積分器に対して積分器の出力を基にフィードバック制御を行なうフィードバック制御器を備えている。

また、本発明において、周波数追従ループ内の積分器およびフィードバック制御器と、位相追従ループ内の積分器およびフィードバック制御器とを共有して、一つの積分器と一つのフィードバック制御器で構成してもよい。

また、本発明において、周波数追従ループを取り除き、位相検出器と積分器とフィードバック制御器と位相補間器のみで構成してもよい。

本発明によれば、周波数追従ループと、位相追従ループと、積分器に対して、フィードバック制御を行なうフィードバック制御器を設けることで、周波数変調されたデータに追従し、かつ良好なジッタ耐力特性を示すクロックアンドデータリカバリ回路を提供することができる。その理由は、周波数追従ループの働きにより周波数変調されたデータに追従し、フィードバック制御器の働きにより、ジッタ耐力特性を向上させることが可能となるからである。

本発明によれば、位相追従ループと、積分器に対してフィードバック制御を行なうフィードバック制御器を設けることで、良好なジッタ耐力特性を示すクロックアンドデータリカバリ回路を提供することができる。

その理由は、フィードバック制御器の働きにより、ジッタ耐力特性を向上させることが可能となるからである。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明のクロックアンドデータリカバリ回路は、シリアルデータの周波数および位相変動に対する抽出クロック信号の追従速度を常に監視し、時々刻々と適応的に積分器に対して制御を行うフィードバック制御器を設け、積分器内部のパラメータを時々刻々と変化させることで、シリアルデータの周波数および位相変動に対する追従速度を向上させ、ジッタ耐力特性を向上させるようにしたものである。以下、いくつかの実施形態に即して説明する。

図１は、本発明の第１の実施形態のクロックアンドデータリカバリ回路の構成を示す図である。図１を参照すると、本実施形態のクロックアンドデータリカバリ回路は、位相検出器１０１と、積分器１０２と、パターン発生器１０４と、混合器１０５と、位相補間器１０６と、フィードバック制御器１０７とを備えている。周波数追従ループは、積分器１０２と、パターン発生器１０４と、混合器１０５と、フィードバック制御器１０７とから構成され、位相追従ループは、積分器１０２と、混合器１０５と、フィードバック制御器１０７とから構成されている。以下、各構成要素について説明する。

位相検出器１０１は、シリアルデータと抽出クロック信号の位相関係を検出し、抽出クロック信号の位相を進めた方がよいか、あるいは遅らせた方がよいかを判断する。その結果、ＵＰ１信号あるいはＤＯＷＮ１信号を出力する。

積分器１０２は、ＵＰ１信号およびＤＯＷＮ１信号に対して積分を行なう。位相検出器１０１から出力されるＵＰ１信号およびＤＯＷＮ１信号は、頻繁に出力される信号（頻繁に値が変化する）であり、そのまま位相補間器１０６を制御すると、抽出クロック信号の位相が頻繁に動いてしまう。すなわち、位相補間器１０６を制御する信号としては適していない。そこで、位相検出器１０１のＵＰ１／ＤＯＷＮ１信号を入力とする積分器１０２がロウパスフィルタとしての機能を果たし、位相補間器１０６からの抽出クロック信号位相が頻繁に変動することを防いでいる。積分器１０２は、具体的には、例えばアップダウンカウンタで構成される。

積分器１０２の出力信号は、ＵＰ２信号およびＤＯＷＮ２信号であり、この信号が位相追従ループの検出結果である。

パターン発生器１０４は、積分器１０２から出力されるＵＰ２信号およびＤＯＷＮ２信号から、シリアルデータの周波数と位相補間器１０６への入力クロック信号との周波数差を検出し、周波数差の大きさに比例する頻度で、ＵＰ４信号あるいはＤＯＷＮ４信号を出力する。この信号が、周波数追従ループの検出結果である。

混合器１０５は、位相検出ループの検出結果であるＵＰ２信号およびＤＯＷＮ２信号と、周波数追従ループの検出結果のＵＰ４信号およびＤＯＷＮ４信号を混合し、その結果、位相補間器１０６を制御する信号ＵＰ５およびＤＯＷＮ５を出力する。

位相補間器１０６は、混合器１０５からのＵＰ５信号およびＤＯＷＮ５信号に基づいて、抽出クロック信号の位相を進めたり遅らせたりする。

本実施形態において、位相検出器１０１、積分器１０２、パターン発生器１０４、混合器１０５、位相補間器１０６の内部構成は、先願（特願２００３−１６６７１２号）と同一でよい。

図２は、積分器１０２と接続するフィードバック制御器１０７の構成の一例を示す図である。図２を参照すると、フィードバック制御器１０７は、監視器１０８と、積分器制御器１０９と、を備えて構成されている。

監視器１０８は、積分器１０２からの出力信号ＵＰ２およびＤＯＷＮ２を監視し、積分器１０２のパラメータを変更した方がよいと判断した場合、ＵＰ６信号またはＤＯＷＮ６信号を出力する。なお、積分器１０２をアップダウンカウンタで実現している場合には、カウンタの最大値が被制御対象のパラメータとなり、カウンタの最大値が可変制御される。

積分器制御器１０９は、ＵＰ６信号またはＤＯＷＮ６信号に基づいて、積分器１０２に対して、積分器パラメータ信号を出力する。

次に、本発明のクロックアンドデータリカバリ回路の動作について説明する。

位相検出器１０１は、入力されたシリアルデータと、位相補間器１０６からの抽出クロック信号の位相関係を検出し、抽出クロック信号の位相を進めた方がよいか、あるいは遅らせた方がよいかを判断する。位相検出器１０１は、抽出クロック信号の位相を進めた方がよいと判断した場合には、ＵＰ１＝１を出力し、抽出クロック信号の位相を遅らせた方がよいと判断した場合は、ＤＯＷＮ１＝１を出力する。

図３は、抽出クロック信号の位相を進めた方がよい場合の、シリアルデータ（データ入力）と抽出クロック信号の位相関係を示している。ＵＰ１はＨｉｇｈレベル、ＤＯＷＮ１はＬｏｗレベルとされる。また、図４は、抽出クロック信号の位相を遅らせた方がよい場合のシリアルデータと抽出クロック信号の位相関係を示している。ＵＰ１はＬｏｗレベル、ＤＯＷＮ１はＨｉｇｈレベルとされる。

積分器１０２は、ＵＰ１信号およびＤＯＷＮ１信号に対して積分を行ない、ＵＰ２信号およびＤＯＷＮ２信号を出力する。以下、積分器１０２をアップダウンカウンタで実現するものとする。

ＵＰ１＝１の場合、カウントアップ、ＤＯＷＮ１＝１の場合、カウントダウンし、カウンタの絶対値が所定の数以上になった場合に、ＵＰ２＝１またはＤＯＷＮ２＝１を出力し、カウンタを０に戻す。

パターン発生器１０４は、ＵＰ２信号およびＤＯＷＮ２信号から、シリアルデータの周波数と位相補間器１０６入力クロックの周波数との差を検出し、周波数差の大きさに比例する頻度で、ＵＰ４＝１あるいはＤＯＷＮ４＝１を出力する。シリアルデータの周波数の方が高い場合には、ＵＰ４＝１であり、シリアルデータの周波数の方が低い場合には、ＤＯＷＮ４＝１である。

混合器１０５は、位相検出ループの検出結果ＵＰ２およびＤＯＷＮ２と、周波数追従ループの検出結果ＵＰ４およびＤＯＷＮ４を混合し、その結果、位相補間器を制御する信号ＵＰ５およびＤＯＷＮ５を出力する。

抽出クロック信号の位相を進めるときは、ＵＰ５＝１、抽出クロック信号の位相を遅らせるときはＤＯＷＮ５＝１である。

位相補間器１０６は、ＵＰ５信号およびＤＯＷＮ５信号に基づいて、抽出クロック信号の位相を進めたり遅らせたりする。

積分器制御器１０９は、ＵＰ６信号およびＤＯＷＮ６信号に基づいて、積分器１０２に対して積分器パラメータ信号（すまわち積分器のカウント数）を出力する。

積分器１０２のカウンタ（不図示）のカウント数（積分期間）を小さくすれば、クロックアンドデータリカバリ回路の追従速度は速くなり、積分器１０２のカウンタ（不図示）のカウント数を大きくすれば、クロックアンドデータリカバリ回路の追従速度を遅くすることができる。

一方、積分器１０２のカウント数が小さいと、頻繁にＵＰ２＝１またはＤＯＷＮ２＝１となり、抽出クロック信号のジッタが大きくなってしまう。このため、抽出クロック信号のジッタの観点では、積分器１０２のカウント数は、大きい方が望ましい。

監視器１０８は、ＵＰ２信号およびＤＯＷＮ２信号を常に監視しており、監視した結果、積分器１０２内部のカウント数を更新した方がよいと判断した場合には、積分器制御器１０９に対して、ＵＰ６＝１またはＤＯＷＮ６＝１を出力する。

例えば、ＵＰ２＝１が連続する場合や、ＤＯＷＮ２＝２が連続する場合は、シリアルデータの周波数および位相変動に対して、位相補間器１０６からの抽出クロック信号の追従が遅れ気味である可能性が高いので、クロックアンドデータリカバリ回路の追従速度を上げるために、ＤＯＷＮ６＝１を出力し、積分器１０２内部のカウンタのカウント数を小さく設定する。

一方、ＵＰ６＝１とＤＯＷＮ６＝１が交互に出現する場合は、シリアルデータの周波数および位相変動に対して、位相補間器１０６からの抽出クロック信号の追従速度が最適である可能性が高いので、位相補間器１０６からの抽出クロック信号のジッタを小さくするために、ＵＰ６＝１を出力し、積分器１０２内部のカウント数を大きく設定する。

次に、本発明の別の発明を実施するための形態について図面を参照して説明する。図５は、本発明の第２の実施形態によるクロックアンドデータリカバリ回路の構成を示す図である。前記第１の実施形態においては、積分器１０２は、一つのみ使用していたが、図５に示すように、周波数追従ループ用の積分器１０２と、位相追従ループ用の積分器１０３に分離し、位相追従ループ用の積分器１０３に対して、フィードバック制御器１０７を付加することもできる。

あるいは、周波数追従ループ用の積分器１０２に対してのみ、フィードバック制御器を設けることもできる。

あるいは、周波数追従ループ用の積分器１０２と位相追従用の積分器１０３の両方に対してフィードバック制御器を設けることもできる。

図６は、本発明の第３の実施形態によるクロックアンドデータリカバリ回路の構成を示す図である。前記第１の実施形態においては、周波数追従ループと位相追従ループの２つのループが存在していたが、周波数追従ループを取り除いた場合の構成を示している。

次に、具体的な実施例を用いて本発明を実施するための最良の形態の構成及び動作を説明する。

図７は、図２に示したフィードバック制御器１０７における監視器１０８の状態遷移を示す図であり、図８は、積分器制御器１０９の状態遷移を示す図である。

図２において、監視器１０８は、図示されないカウンタで構成されており、図７において、状態を表す楕円内の数値（−３〜＋３）はカウンタの値（状態）を表している。カウンタの初期値は＋０とする。

ＵＰ２＝１が入力された場合には、そのときのカウンタの値が、
＋０以上＋２以下であれば、インクリメントし、
＋３であれば、＋０に戻してＤＯＷＮ６＝１を出力し、
−０以下であれば、＋１に更新しＵＰ６＝１を出力する。

ＤＯＷＮ２＝１が入力された場合には、そのときのカウンタの値が、
−０以下−２以上であれば、デクリメントし、
−３であれば、−０に戻してＤＯＷＮ６＝１を出力し、
＋０以上であれば、−１に更新し、ＵＰ６＝１を出力する。

監視器１０８がこのように動作することにより、
ＵＰ２＝１が４回続いた場合、あるいは、
ＤＯＷＮ２＝１が４回続いた場合に、
ＤＯＷＮ６＝１を出力し、積分器１０２のカウント数を小さくする。

前回のＵＰ２またはＤＯＷＮ２と、今回のＵＰ２またはＤＯＷＮ２が逆転した場合（前回はＵＰ２＝１で今回はＤＯＷＮ２＝１、あるいは、前回はＤＯＷＮ２＝１で今回はＵＰ２＝１）、ＵＰ６＝１を出力し、積分器１０２のカウント数を大きくする。

図２の積分器制御器１０８は、図示されないカウンタで構成されており、図８の丸の中の数値（＋３〜＋８）はカウンタの値（状態）を表している。カウンタの初期値は＋８とする。

ＵＰ６＝１が入力された場合には、そのときのカウンタの値が、
＋７以下であれば、インクリメントし、
＋８であれば、＋８のまま状態保持する。

ＤＯＷＮ６＝１が入力された場合には、そのときのカウンタの値が何であっても、＋３に更新する。

カウンタの値は、常に積分器１０２に出力しており、カウンタの値は、積分器１０２のカウンタの最大値となる。

以上のように、監視器１０８と積分器制御器１０９が動作することにより、ＵＰ２またはＤＯＷＮ２が連続し始めると、ＤＯＷＮ６＝１となり、積分器制御器１０９内のカウンタは、＋３に小さくなり、積分器１０２のカウント数も３になる。

シリアルデータに周波数変調がかかることで、シリアルデータの位相の変動に対して抽出クロック信号の位相が遅れ気味になった場合には、ＵＰ２信号またはＤＯＷＮ２信号が連続し始める。

その場合、積分器１０２のカウント数を、３に小さくすることで、クロックアンドデータリカバリ回路の追従速度を一時的に上げることができる。

一方、積分器１０２のカウント数を３とした後、ＵＰ２およびＤＯＷＮ２が交互に出現すると、ＵＰ６＝１となり、積分器制御器１０９内のカウンタは、＋３から、徐々に、＋８までインクリメントしていき、積分器１０２のカウント数も、８まで上昇していく。

シリアルデータの位相に対して抽出クロック信号が最適な位相付近であるときは、ＵＰ２またはＤＯＷＮ２が交互に出現する。その場合、積分器１０２のカウント数が８に戻り、クロックアンドデータリカバリ回路の追従速度も遅くなる。

このように、フィードバック制御器１０７にて、ＵＰ２およびＤＯＷＮ２信号を、常に監視し、積分器１０２のカウント数を、時々刻々と適応的にフィードバック制御することで、クロックアンドデータリカバリ回路の追従速度が最適になるようにしている。

クロックアンドデータリカバリ回路の追従速度が遅れ気味の場合はカウント数を小さくすることで追従速度を上げる。これにより、中間周波数帯のジッタ耐力特性を向上させることができる。

一方、クロックアンドデータリカバリ回路の追従速度が十分の場合には、カウント数を大きくすることで、抽出クロック信号のジッタ量を小さくする。

フィードバック制御器１０７を、中間周波数帯のジッタに反応するように設定すれば、中間周波数帯のジッタ追従速度およびジッタ耐力を向上させることができるが、フィードバック制御器１０７を低周波数のジッタに反応するように設定すれば、低周波数帯のジッタ追従速度およびジッタ耐力を向上させることもできる。

図９は、本発明のクロックアンドデータリカバリ回路のジッタ耐力特性をシミュレーションした結果を示す図である。図９には、本発明の比較例として、上記先願（特願２００３−１６６７１２号；本願出願時未公開）に記載のクロックアンドデータリカバリ回路のジッタ耐力特性のシミュレーション結果も示している。

比較例１（黒菱形）は、上記先願発明において、周波数追従ループと位相追従ループを動作させたもの、比較例２（白丸）は、上記先願発明において、位相追従ループのみを動作させたものである。図９に示すように、本発明（△）のクロックアンドデータリカバリ回路は、比較例１、２と比較して、ジッタ耐力特性が向上していることがわかる。

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施形態のクロックアンドデータリカバリ回路の構成を示すブロック図である。 本発明の第１の実施形態のクロックアンドデータリカバリ回路において、フィードバック制御部の構成を示すブロック図である。 本発明の第１の実施形態のクロックアンドデータリカバリ回路における位相検出器の動作を示すタイミングチャートである。 本発明の第１の実施形態のクロックアンドデータリカバリ回路における位相検出器の動作を示すタイミングチャートである。 本発明の第２の実施形態のクロックアンドデータリカバリ回路の構成を示すブロック図である。 本発明の第３の実施形態のクロックアンドデータリカバリ回路の構成を示すブロック図である。 本発明の第１の実施形態のクロックアンドデータリカバリ回路における監視器の動作の一例を示す状態遷移図である。 本発明の第１の実施形態のクロックアンドデータリカバリ回路における積分器制御器の動作の一例を示す状態遷移図である。 本発明と比較例のジッタ耐力特性のシミュレーション結果である。 先願のクロックアンドデータリカバリ回路の構成を示すブロック図である。 先願のクロックアンドデータリカバリ回路の第２の構成を示すブロック図である。 先願のクロックアンドデータリカバリ回路のシミュレーション結果である。 従来のクロックアンドデータリカバリ回路の構成の一例を示す図である。

符号の説明

１０１ 位相検出器
１０２ 積分器
１０３ 積分器
１０４ パターン発生器
１０５ 混合器
１０６ 位相補間器
１０７ フィードバック制御器
１０８ 監視器
１０９ 積分器制御器
２０１ 位相検出器
２０２、２０３ 積分器
２０６ 位相補間器
２１１ 位相周波数検出器
２１２、２１４ チャージポンプ
２１５ ループフィルタ
２１６ ＶＣＯ

Claims (13)

1. シリアルデータと抽出クロック信号とを入力し、入力した２つの信号の位相を比較する位相検出手段と、
   前記シリアルデータの周波数変調に追従するための周波数追従手段と、
   前記シリアルデータの位相変動に追従する位相追従手段と、
   を備え、
   前記周波数追従手段が、前記位相検出手段の結果を積分する第１の積分手段を有し、
   前記位相追従手段が、前記位相検出手段の比較結果を積分する第２の積分手段を有し、
   前記第１及び前記第２の積分手段のうち一方又は双方の積分手段をフィードバック制御するフィードバック制御手段と、
   を有する、ことを特徴とするクロックアンドデータリカバリ回路。
2. シリアルデータと抽出クロック信号とを入力し、入力した２つの信号の位相を比較する位相検出手段と、
   前記シリアルデータの周波数変調に追従するための周波数追従手段と、
   前記シリアルデータの位相変動に追従する位相追従手段と、
   を備え、
   前記周波数追従手段と前記位相追従手段が、前記位相検出手段の結果を積分する積分手段を共有し、
   前記積分手段をフィードバック制御するフィードバック制御手段を有する、ことを特徴とするクロックアンドデータリカバリ回路。
3. シリアルデータと抽出クロック信号とを入力し、入力した２つの信号の位相を比較する位相検出手段と、
   前記シリアルデータの位相変動に追従する位相追従手段と、
   を備え、
   前記位相追従手段が、前記位相検出手段の結果を積分する積分手段と、
   前記積分手段をフィードバック制御するフィードバック制御手段と、
   を有する、ことを特徴とするクロックアンドデータリカバリ回路。
4. 前記フィードバック制御手段は、前記積分手段の結果を監視し、前記積分手段の結果の監視結果に基づき、前記積分手段をフィードバック制御する、ことを特徴とする請求項１乃至３のいずれか一に記載のクロックアンドデータリカバリ回路。
5. 入力クロック信号と制御信号とを入力し、出力クロック信号の位相を可変に調整する位相補間器と、
   入力データ信号と、前記位相補間器からの前記出力クロック信号との位相を比較し位相比較結果を出力する位相検出器と、
   を備え、
   前記位相検出器からの位相比較結果の積分値を入力し、前記位相補間器からの出力クロック信号の位相を可変に設定するための信号を生成して出力するパターン発生器を周波数追従ループに備え、
   前記位相検出器での位相比較結果の積分値に応じて、前記位相補間器からの出力クロック信号の位相を制御する位相追従ループにおける前記積分値と、前記周波数追従ループにおける前記パターン発生器の出力とを混合した信号を生成する混合器を備え、
   前記混合器で生成された信号は、前記位相補間器に前記制御信号として供給され、
   前記位相追従ループと前記周波数追従ループは、前記位相検出器での位相比較結果を積分する１つの積分器を共有するか、又は、それぞれ個別に積分器を有し、
   前記積分器の出力を監視し、前記監視結果に基づき、前記積分器のパラメータを可変制御するフィードバック制御回路を、前記位相追従ループと前記周波数追従ループで共有される前記１つの積分器、又は、前記位相追従ループと前記周波数追従ループで個別に設けられる積分器の少なくとも１つに対して備えている、ことを特徴とするクロックアンドデータリカバリ回路。
6. 前記混合器は、前記位相追従ループと前記周波数追従ループのうち一方が安定状態を示しているときは、他方のループでの位相比較結果に基づき、前記位相補間器の出力クロック信号の位相を調整する制御信号を出力する、ことを特徴とする請求項５記載のクロックアンドデータリカバリ回路。
7. 前記混合器は、前記位相追従ループでの位相比較結果と、前記周波数追従ループでの前記パターン発生器の出力とが、ともにアップを示す場合、所定のクロック分連続して、前記位相補間器の出力クロック信号の位相を進める制御信号を出力し、前記位相追従ループでの位相比較結果と、前記周波数追従ループでの前記パターン発生器の出力とが、ともにダウンを示す場合、所定のクロック分連続して、前記位相補間器の出力クロック信号の位相を遅らせる制御信号を出力する、ことを特徴とする請求項５記載のクロックアンドデータリカバリ回路。
8. 入力クロック信号と制御信号とを入力し出力クロック信号の位相を可変に調整する位相補間器と、
   入力データ信号と、前記位相補間器からの出力クロック信号とを入力し、入力した２つの信号の位相を比較して遅れや進みを検出し、該検出結果に従い第１の制御信号を出力する位相検出器と、
   前記位相検出器から出力される前記第１の制御信号を入力して積分し第２の制御信号を出力する積分器と、
   前記積分器からの前記第２の制御信号を入力して計数し、計数結果に基づき、前記データ信号の周波数と前記位相補間器への入力クロック信号との周波数差を検出し第３の制御信号を出力するパターン発生器と、
   前記積分器からの前記第２の制御信号と、前記パターン発生器からの前記第３の制御信号とを入力し、前記第２の制御信号と前記第３の制御信号とに基づき第４の制御信号を生成し、前記第４の制御信号を前記位相補間器に前記制御信号として供給する混合器と、
   前記積分器の出力を監視し、前記監視結果に基づき、前記積分器のパラメータを可変制御するフィードバック制御回路と、
   を備えている、ことを特徴とするクロックアンドデータリカバリ回路。
9. 入力クロック信号と制御信号とを入力し出力クロック信号の位相を可変に調整する位相補間器と、
   入力データ信号と、前記位相補間器からの前記出力クロック信号とを入力し、入力した２つの信号の位相を比較して遅れや進みを検出し、該検出結果に従い第１の制御信号を出力する位相検出器と、
   前記位相検出器から出力される前記第１の制御信号を入力して積分し第２の制御信号を出力する第１の積分器と、
   前記位相検出器から出力される前記第１の制御信号を入力して積分し第３の制御信号を出力する第２の積分器と、
   前記第２の積分器からの前記第３の制御信号を入力して計数し、前記計数結果に基づき、前記データ信号の周波数と前記位相補間器への入力クロック信号との周波数差を検出し、第４の制御信号を出力するパターン発生器と、
   前記第１の積分器からの前記第２の制御信号と、前記パターン発生器からの前記第４の制御信号とを入力し、前記第２の制御信号と前記第４の制御信号に基づき第５の制御信号を生成し、前記第５の制御信号を前記位相補間器に前記制御信号として供給する混合器と、
   前記第１及び第２の積分器のうち少なくとも１つの積分器の出力を監視し、前記監視結果に基づき、前記積分器のパラメータを可変制御するフィードバック回路と、
   を備えている、ことを特徴とするクロックアンドデータリカバリ回路。
10. 入力クロック信号と制御信号とを入力し出力クロック信号の位相を可変に調整する位相補間器と、
    入力データ信号と、前記位相補間器からの前記出力クロック信号とを入力し、入力した２つの信号の位相を比較して遅れや進みを検出し、該検出結果に従い第１の制御信号を出力する位相検出器と、
    前記位相検出器から出力される前記第１の制御信号を入力して積分して第２の制御信号を生成し、前記第２の制御信号を前記位相補間器に前記制御信号として供給する積分器と、
    前記積分器から出力される前記第２の制御信号を監視し、前記監視結果に基づき、前記積分器のパラメータを可変制御するフィードバック制御回路と、
    を備えている、ことを特徴とするクロックアンドデータリカバリ回路。
11. 前記積分器がカウンタよりなり、前記積分器のパラメータが、前記カウンタのカウント数よりなる、ことを特徴とする請求項５乃至１０のいずれか一に記載のクロックアンドデータリカバリ回路。
12. 前記フィードバック制御回路は、前記積分器から、前記位相検出器に入力される２つの信号の一方の位相を遅らせるか、進ませる制御信号が連続して出力される場合、前記カウンタのカウント数を小さくするように設定する、ことを特徴とする請求項１１記載のクロックアンドデータリカバリ回路。
13. 前記フィードバック制御回路は、前記積分器から、前記位相検出器に入力される２つの信号の一方の位相を遅らせるか、進ませる制御信号が交互に出力される場合、前記カウンタのカウント数を大きくするように設定する、ことを特徴とする請求項１１記載のクロックアンドデータリカバリ回路。
    

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