JPS61248635A - デイジタル位相同期回路 - Google Patents
デイジタル位相同期回路Info
- Publication number
- JPS61248635A JPS61248635A JP60089014A JP8901485A JPS61248635A JP S61248635 A JPS61248635 A JP S61248635A JP 60089014 A JP60089014 A JP 60089014A JP 8901485 A JP8901485 A JP 8901485A JP S61248635 A JPS61248635 A JP S61248635A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- counter
- output
- pulse
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジクルデータ伝送において受信慣号波形
からタイミング情報を抽出するディジタル位相同期回路
に関する。
からタイミング情報を抽出するディジタル位相同期回路
に関する。
従来、この種のディジタル位相同期回路のカウンタの積
分段数は、同期引き込み期間とジッタ抑圧量との兼ね合
いによりあらかじめ積分段数を計算で求め、回路上で実
現している。
分段数は、同期引き込み期間とジッタ抑圧量との兼ね合
いによりあらかじめ積分段数を計算で求め、回路上で実
現している。
ディジタル位相同期回路のカウンタの積分投数は、その
段数、が小さければ小さい程、早い引き込み特性が得ら
れるがジッタ抑圧量が小さく、また段数が大きければ大
きい程、ジッタ抑圧量は大きいが引き込み特性は遅くな
る。
段数、が小さければ小さい程、早い引き込み特性が得ら
れるがジッタ抑圧量が小さく、また段数が大きければ大
きい程、ジッタ抑圧量は大きいが引き込み特性は遅くな
る。
ところで、ディジクル位相同期回路が伝送路の中継器等
に使用される場合、シック抑圧量は大きければ大きい程
良好であるが、中継数が増加すると位相同期引き込み特
性も問題となってくる。
に使用される場合、シック抑圧量は大きければ大きい程
良好であるが、中継数が増加すると位相同期引き込み特
性も問題となってくる。
本発明の目的は、早い位相同期引き込みと大きなジッタ
抑圧量の両者を実現し得るディジタル位相同期回路を提
供することにある。
抑圧量の両者を実現し得るディジタル位相同期回路を提
供することにある。
本発明は、受信信号からタイミング情報を抽出するディ
ジタル位相同期回路において、受信信号の変化点を示す
パルスを発生する変化点検出手段と、この変化点検出手
段の出力パルスの位相と受信信号の信号速度に等しいク
ロックの位相とを比較し、位相が異なるときには一方の
出力にパルスを発生し、位相が同一のときには一方およ
び他方の出力にパルスを発生する位相比較手段と、この
位相比較手段の一方の出力に接続されパルスをカウント
するアップカウンタと、前記位相比較手段の他方の出力
に接続されパルスをカウントするダウンカウンタと、こ
れらカウンタのオーバーフロー情報を入力とするＲ−Ｓ
フリップフロップと、このＲ−Ｓフリップフロップの出
力がクロックとして与えられ、前記アップカウンタおよ
びダウンカウンタの積分段数を定めるカウンタ回路と、
前記Ｒ−Ｓフリップフロップの出力が定常状態のときに
前記カウンタ回路をリセットする手段と、前記積分段数
が十分にジッタを抑圧する積分段数であるときに、前記
Ｒ−Ｓフリップフロップのクロックの前記カウンタ回路
への入力を停止させる手段とを備えることを特徴として
いる。
ジタル位相同期回路において、受信信号の変化点を示す
パルスを発生する変化点検出手段と、この変化点検出手
段の出力パルスの位相と受信信号の信号速度に等しいク
ロックの位相とを比較し、位相が異なるときには一方の
出力にパルスを発生し、位相が同一のときには一方およ
び他方の出力にパルスを発生する位相比較手段と、この
位相比較手段の一方の出力に接続されパルスをカウント
するアップカウンタと、前記位相比較手段の他方の出力
に接続されパルスをカウントするダウンカウンタと、こ
れらカウンタのオーバーフロー情報を入力とするＲ−Ｓ
フリップフロップと、このＲ−Ｓフリップフロップの出
力がクロックとして与えられ、前記アップカウンタおよ
びダウンカウンタの積分段数を定めるカウンタ回路と、
前記Ｒ−Ｓフリップフロップの出力が定常状態のときに
前記カウンタ回路をリセットする手段と、前記積分段数
が十分にジッタを抑圧する積分段数であるときに、前記
Ｒ−Ｓフリップフロップのクロックの前記カウンタ回路
への入力を停止させる手段とを備えることを特徴として
いる。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
このディジタル位相同期回路は、受信信号の変化点を検
出する変化点検出回路１を備えており、この検出回路に
は信号線１０１を経て受信信号が入力される。検出回路
１は信号線１１４を経てクロック発生回路１２に接続さ
れており、このクロック発生回路は、本実施例のディジ
タル位相同期回路の動作クロックを発生している。変化
点検出回路１は、受信信号の波形の変化点を検出してパ
ルスの形にして信号線１０２を経て位相比較回路２に入
力する。
出する変化点検出回路１を備えており、この検出回路に
は信号線１０１を経て受信信号が入力される。検出回路
１は信号線１１４を経てクロック発生回路１２に接続さ
れており、このクロック発生回路は、本実施例のディジ
タル位相同期回路の動作クロックを発生している。変化
点検出回路１は、受信信号の波形の変化点を検出してパ
ルスの形にして信号線１０２を経て位相比較回路２に入
力する。
クロック発生回路１２の発生するクロックは、後に詳述
する分周比が可変の分周回路１０で分周され、信号線１
１２を経て分周回路１１に入力される。分周回路１１で
は、受信信号の信号速度に等しい周波数のクロックを生
成し、信号線１１３を経て位相比較回路２に入力する。
する分周比が可変の分周回路１０で分周され、信号線１
１２を経て分周回路１１に入力される。分周回路１１で
は、受信信号の信号速度に等しい周波数のクロックを生
成し、信号線１１３を経て位相比較回路２に入力する。
位相比較回路２では、信号線１０２から入力する受信信
号の変化点を示すパルスと、信号線１１３から入力する
クロックとの位相を比較して受信信号の変化点がクロッ
クのどの位相にあるかを判断して信号線１０３． １０
４を経てアップカウンタ３．ダウンカウンタ４にパルス
を入力する。この位相比較回路２は、ディジタル位相同
期回路の位相同期が確定しない時は信号線１０３゜１０
４のいずれかにのみパルスを発生し、ディジタル位相同
期回路の位相同期が確定した時は信号線１０３、 １０
４の両方にパルスを発生する。
号の変化点を示すパルスと、信号線１１３から入力する
クロックとの位相を比較して受信信号の変化点がクロッ
クのどの位相にあるかを判断して信号線１０３． １０
４を経てアップカウンタ３．ダウンカウンタ４にパルス
を入力する。この位相比較回路２は、ディジタル位相同
期回路の位相同期が確定しない時は信号線１０３゜１０
４のいずれかにのみパルスを発生し、ディジタル位相同
期回路の位相同期が確定した時は信号線１０３、 １０
４の両方にパルスを発生する。
アップカウンタ３はカウント数可変であり、信号線１０
３から入力する信号をクロックとしてこれを計数し、オ
ーバーフローするとその情報を信号線１０５に出力する
。ダウンカウンタ４はカウント数可変であり、信号線１
０４から入力する信号をクロックとしてこれを計数しオ
ーバーフローするとその情報を信号線１０６に出力する
。
３から入力する信号をクロックとしてこれを計数し、オ
ーバーフローするとその情報を信号線１０５に出力する
。ダウンカウンタ４はカウント数可変であり、信号線１
０４から入力する信号をクロックとしてこれを計数しオ
ーバーフローするとその情報を信号線１０６に出力する
。
アップカウンタ３は、信号線１０５を経て、２個のＮＡ
ＮＤ回路から成るＲ−Ｓフリップフロップ５と前述した
分周回路１０とに接続され、ダウンカウンタ４は信号線
１０６を経て、Ｒ−Ｓフリップフロップ５と分周回路１
０とに接続されている。
ＮＤ回路から成るＲ−Ｓフリップフロップ５と前述した
分周回路１０とに接続され、ダウンカウンタ４は信号線
１０６を経て、Ｒ−Ｓフリップフロップ５と分周回路１
０とに接続されている。
分周比が可変の分周回路１０は、３分周を基本とし、信
号線１０５と１０６のオーバーフロー情報により２分周
あるいは４分周に切り換わる回路である。
号線１０５と１０６のオーバーフロー情報により２分周
あるいは４分周に切り換わる回路である。
Ｒ−Ｓフリップフロップ５は、アップカウンタ３および
ダウンカウンタ４のオーバーフロー情報を入力として、
信号線１０７に信号を出力している。
ダウンカウンタ４のオーバーフロー情報を入力として、
信号線１０７に信号を出力している。
Ｒ−Ｓフリップフロップ５は、信号線１０７を経て、Ａ
ＮＤ回路８およびタイマー回路９に接続されている。Ａ
ＮＤ回路８は信号線１１０を経て、タイマー回路９は信
号線１０８を経てそれぞれカウンタ回路６に接続されて
いる。カウンタ回路６は、信号線群１１１を経て、アッ
プカウンタ３．ダウンカウンタ４およびパターン検出回
路７にそれぞれ接続されている。パターン検出回路７は
、信号線１０９を経てＡＮＤ回路８に接続されている。
ＮＤ回路８およびタイマー回路９に接続されている。Ａ
ＮＤ回路８は信号線１１０を経て、タイマー回路９は信
号線１０８を経てそれぞれカウンタ回路６に接続されて
いる。カウンタ回路６は、信号線群１１１を経て、アッ
プカウンタ３．ダウンカウンタ４およびパターン検出回
路７にそれぞれ接続されている。パターン検出回路７は
、信号線１０９を経てＡＮＤ回路８に接続されている。
Ｒ−Ｓフリップフロップ５の発生する信号は、ＡＮＤ回
路８およびタイマー回路９にそれぞれ入力される。タイ
マー回路９では、その信号が交番信号すなわちパルスで
ある時は、信号線１０８にカウンタ回路６を動作させる
信号を出力し、カウンタ回路６はこの信号により動作し
てＲ−Ｓフリップフロップ５からＡＮＤ回路８を経て入
力されるパルス、をクロック情報としてカウントする。
路８およびタイマー回路９にそれぞれ入力される。タイ
マー回路９では、その信号が交番信号すなわちパルスで
ある時は、信号線１０８にカウンタ回路６を動作させる
信号を出力し、カウンタ回路６はこの信号により動作し
てＲ−Ｓフリップフロップ５からＡＮＤ回路８を経て入
力されるパルス、をクロック情報としてカウントする。
また、タイマー回路９は、Ｒ−Ｓフリップフロップの出
力信号がハイレベルまたはローレベルの定常状態になっ
た時に、カウンタ回路６をリセットする信号を信号線１
０８に出力する。
力信号がハイレベルまたはローレベルの定常状態になっ
た時に、カウンタ回路６をリセットする信号を信号線１
０８に出力する。
パターン検出回路７は、カウンタ回路６から信号線群１
１１に出力するアップカウンタ３とダウンカウンタ４の
カウント数を決定するパターンを監視し、十分にシック
を抑圧する積分段数のパターンに達すると信号線１０９
にＡＮＤ回路８を閉じる信号を出力する。
１１に出力するアップカウンタ３とダウンカウンタ４の
カウント数を決定するパターンを監視し、十分にシック
を抑圧する積分段数のパターンに達すると信号線１０９
にＡＮＤ回路８を閉じる信号を出力する。
以上のような構成のディジタル位相同期回路において、
受信信号が信号線１０１に入力されていない時には、変
化点検出回路１は信号線１０２にパルスを出力しない為
、位相比較回路２はパルスを発生せず、その結果アップ
カウンタ３およびダウンカウンタ４は計数せず、Ｒ−Ｓ
フリップフロップ５の出力は定常状態となっている。従
ってタイマー回路９はカウンタ回路６をリセットし、ア
ップカウンタ３とダウンカウンタ４のカウント数は最小
となっている。
受信信号が信号線１０１に入力されていない時には、変
化点検出回路１は信号線１０２にパルスを出力しない為
、位相比較回路２はパルスを発生せず、その結果アップ
カウンタ３およびダウンカウンタ４は計数せず、Ｒ−Ｓ
フリップフロップ５の出力は定常状態となっている。従
ってタイマー回路９はカウンタ回路６をリセットし、ア
ップカウンタ３とダウンカウンタ４のカウント数は最小
となっている。
受信信号が信号線１旧に入力されると、変化点検出回路
１は信号線１０２に変化点を示すパルスを出力し、位相
比較回路２が信号線１１３から入力するクロックとの位
相を比較し、その結果をアップカウンタ３あるいはダウ
ンカウンタ４にパルスとして出力する。受信信号が入力
された初めの時は、位相同期が引き込まれておらず、す
なわち位相同期が確定しておらず、位相比較回路は信号
線１０３゜１０４のいずれかのみにパルスを出力する。
１は信号線１０２に変化点を示すパルスを出力し、位相
比較回路２が信号線１１３から入力するクロックとの位
相を比較し、その結果をアップカウンタ３あるいはダウ
ンカウンタ４にパルスとして出力する。受信信号が入力
された初めの時は、位相同期が引き込まれておらず、す
なわち位相同期が確定しておらず、位相比較回路は信号
線１０３゜１０４のいずれかのみにパルスを出力する。
従って。
アップカウンタ３あるいはダウンカウンタ４の暑。
ちらか一方が連続的にオーバーフローする。従っ
１てＲ−Ｓフリップフロップ５の出力は定常状態のまま
であり、カウンタ回路６はリセットされたままであり・
ア゛・プカウ′り３とダウ７カ？′夕４のカウント数は
最小となっている。
１てＲ−Ｓフリップフロップ５の出力は定常状態のまま
であり、カウンタ回路６はリセットされたままであり・
ア゛・プカウ′り３とダウ７カ？′夕４のカウント数は
最小となっている。
しかし位相同期が引き込まれると、すなわち位相同期が
確定すると、位相比較回路２から信号線１０３と１０４
の両方にパルスが出力される為、アップカウンタ３とダ
ウンカウンタ４はそれぞれオーバーフローし信号線１０
５と１０６にパルスが発生し、″Ｒ−Ｓフリップフロッ
プ５は信号線１０７にパルス（交番信号）を出力する。
確定すると、位相比較回路２から信号線１０３と１０４
の両方にパルスが出力される為、アップカウンタ３とダ
ウンカウンタ４はそれぞれオーバーフローし信号線１０
５と１０６にパルスが発生し、″Ｒ−Ｓフリップフロッ
プ５は信号線１０７にパルス（交番信号）を出力する。
タイマー回路９は、こ、のパルスを検出すると、カウン
タ回路６を動作させる信号を出力する。カウンタ回路６
は、Ｒ−Ｓフリップフロップ５からＡＮＤ回路８を経て
入力されるパルスのカウントを行い、アップカウンタ３
とダウン力、ランク４のカウント数を決定するパターン
を発生する。パターン検出回路７は、パターンを監視し
、十分にジッタを抑圧す□る積分段数のパターンに達す
ると、信号線１０９にＡＮＤ回路８を閉じる信号を出力
する。このようにカウンタ回路６は、パターン検出回路
７がパターンを検出□するまでカウントを続行して、ア
ップカウンタ３およびダウンカウンタ４のカウント数を
変更し、アップカウンタ３およびダウンカウンタ４の積
分段数を変化させる。従って、本実施例によれば早い位
相同期引込みと大きなジッタ抑圧の両方を実現すること
ができる。
タ回路６を動作させる信号を出力する。カウンタ回路６
は、Ｒ−Ｓフリップフロップ５からＡＮＤ回路８を経て
入力されるパルスのカウントを行い、アップカウンタ３
とダウン力、ランク４のカウント数を決定するパターン
を発生する。パターン検出回路７は、パターンを監視し
、十分にジッタを抑圧す□る積分段数のパターンに達す
ると、信号線１０９にＡＮＤ回路８を閉じる信号を出力
する。このようにカウンタ回路６は、パターン検出回路
７がパターンを検出□するまでカウントを続行して、ア
ップカウンタ３およびダウンカウンタ４のカウント数を
変更し、アップカウンタ３およびダウンカウンタ４の積
分段数を変化させる。従って、本実施例によれば早い位
相同期引込みと大きなジッタ抑圧の両方を実現すること
ができる。
以上は本発明の一実施例であるが、本発明はこの実施例
に限定されるものではなく、用いられる回路要素は、同
等の機能を有する別の回路により置き換えることができ
ることは勿論である。
に限定されるものではなく、用いられる回路要素は、同
等の機能を有する別の回路により置き換えることができ
ることは勿論である。
以上、説明したように本発明は、ディジタル位相同期回
路の構成要素であるアップカウンク、ダウンカウンクの
オーバーフロー情報を、Ｒ−Ｓフリップフロップにより
、カウンタのクロック情報として入力し、アップカウン
タ、ダウンカウンタのカウント数を変更して、カウンタ
の積分段数を位相同期が確定しない時は小さくして位相
同期が確定した時には大きくすることにより、早い位相
同期引き込みと大きなジッタ抑圧量の両者を実現する効
果がある。
路の構成要素であるアップカウンク、ダウンカウンクの
オーバーフロー情報を、Ｒ−Ｓフリップフロップにより
、カウンタのクロック情報として入力し、アップカウン
タ、ダウンカウンタのカウント数を変更して、カウンタ
の積分段数を位相同期が確定しない時は小さくして位相
同期が確定した時には大きくすることにより、早い位相
同期引き込みと大きなジッタ抑圧量の両者を実現する効
果がある。
第１図は本発明の一実施例を示すブロックである。
１・・・変化点検出回路
２・・・位相比較回路
３・・・アップカウンタ
４・・・ダウンカウンタ
５・・・Ｒ−Ｓフリップフロップ
６・・・カウンタ回路
７・・・パターン検出回路
訃・・ＡＮＤ回路
９・・・タイマー回路
１０・・・分周比可変の分周回路
１１・・・分周回路
１２・・・クロック発生回路
Claims (1)
- （１）受信信号からタイミング情報を抽出するディジタ
ル位相同期回路において、受信信号の変化点を示すパル
スを発生する変化点検出手段と、この変化点検出手段の
出力パルスの位相と受信信号の信号速度に等しいクロッ
クの位相とを比較し、位相が異なるときには一方の出力
にパルスを発生し、位相が同一のときには一方および他
方の出力にパルスを発生する位相比較手段と、この位相
比較手段の一方の出力に接続されパルスをカウントする
アップカウンタと、前記位相比較手段の他方の出力に接
続されパルスをカウントするダウンカウンタと、これら
カウンタのオーバーフロー情報を入力とするＲ−Ｓフリ
ップフロップと、このＲ−Ｓフリップフロップの出力が
クロックとして与えられ、前記アップカウンタおよびダ
ウンカウンタの積分段数を定めるカウンタ回路と、前記
Ｒ−Ｓフリップフロップの出力が定常状態のときに前記
カウンタ回路をリセットする手段と、前記積分段数が十
分にジッタを抑圧する積分段数であるときに、前記Ｒ−
Ｓフリップフロップのクロックの前記カウンタ回路への
入力を停止させる手段とを備えることを特徴とするディ
ジタル位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089014A JPS61248635A (ja) | 1985-04-26 | 1985-04-26 | デイジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60089014A JPS61248635A (ja) | 1985-04-26 | 1985-04-26 | デイジタル位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248635A true JPS61248635A (ja) | 1986-11-05 |
Family
ID=13959056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60089014A Pending JPS61248635A (ja) | 1985-04-26 | 1985-04-26 | デイジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248635A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63267014A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | デイジタル・フエ−ズ・ロツクド・ル−プ回路 |
| JPH0322732A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | 高速クロック再生装置 |
| JPH0335617A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | ディジタルｐｌｌ回路 |
| JPH0440029A (ja) * | 1990-06-05 | 1992-02-10 | Fujitsu Ltd | シンボルタイミング再生回路 |
| JPH0541703A (ja) * | 1991-08-05 | 1993-02-19 | Matsushita Electric Ind Co Ltd | クロツク再生回路 |
| JP2006080991A (ja) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
-
1985
- 1985-04-26 JP JP60089014A patent/JPS61248635A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63267014A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | デイジタル・フエ−ズ・ロツクド・ル−プ回路 |
| JPH0322732A (ja) * | 1989-06-20 | 1991-01-31 | Matsushita Electric Ind Co Ltd | 高速クロック再生装置 |
| JPH0335617A (ja) * | 1989-06-30 | 1991-02-15 | Fujitsu Ltd | ディジタルｐｌｌ回路 |
| JPH0440029A (ja) * | 1990-06-05 | 1992-02-10 | Fujitsu Ltd | シンボルタイミング再生回路 |
| JPH0541703A (ja) * | 1991-08-05 | 1993-02-19 | Matsushita Electric Ind Co Ltd | クロツク再生回路 |
| JP2006080991A (ja) * | 2004-09-10 | 2006-03-23 | Nec Electronics Corp | クロックアンドデータリカバリ回路 |
| US7715514B2 (en) | 2004-09-10 | 2010-05-11 | Nec Electronics Corporation | Clock and data recovery circuit |
| JP4657662B2 (ja) * | 2004-09-10 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | クロックアンドデータリカバリ回路 |
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