JPH01243621A - ディジタル位相同期発振器 - Google Patents
ディジタル位相同期発振器Info
- Publication number
- JPH01243621A JPH01243621A JP63071396A JP7139688A JPH01243621A JP H01243621 A JPH01243621 A JP H01243621A JP 63071396 A JP63071396 A JP 63071396A JP 7139688 A JP7139688 A JP 7139688A JP H01243621 A JPH01243621 A JP H01243621A
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- JP
- Japan
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- frequency
- phase
- signal
- output signal
- reversible counter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002441 reversible effect Effects 0.000 claims abstract description 23
- 230000001360 synchronised effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 230000007423 decrease Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001629 suppression Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル位相同期発振器に関する。
従来のディジタル位相同期発振器は、第２図のブロック
図に示すような構成を有する。すなわち、主発振器３、
可変分周器４、及び分周器５から成るディジタル制御発
振器の出力信号と、入力信号のとの位相誤差を、位相比
較器１で検出して、出力信号の位相が遅れているかある
いは進んでいるかを示す信号を可逆カウンタ２へ送る。
図に示すような構成を有する。すなわち、主発振器３、
可変分周器４、及び分周器５から成るディジタル制御発
振器の出力信号と、入力信号のとの位相誤差を、位相比
較器１で検出して、出力信号の位相が遅れているかある
いは進んでいるかを示す信号を可逆カウンタ２へ送る。
可逆カウンタ２は、位相遅れ（あるいは位相進み）を示
す信号をアップカウント（あるいはダウンカウント）シ
て、カウント結果が十Ｍ（あるいは−Ｍ１但しＭは予め
設定した自然数）に達する度に遅れ信号（あるいは進み
信号）のパルスを送出すると共にカウント結果をリセッ
トする。可変分周器４は、遅れ信号及び進み信号のパル
スが到来しない時には分周比Ｎで、また遅れ信号のパル
ス到来時には分周比（Ｎ−１）で、進み信号のパルス到
来時には分周比（Ｎ＋１）で主発振器３の送出クロック
信号を分周し、分周器５へ送る。分局器５は、可変分局
器４から送られて来る分局クロック信号を、更に分周比
Ｐで分周して、出力する。
す信号をアップカウント（あるいはダウンカウント）シ
て、カウント結果が十Ｍ（あるいは−Ｍ１但しＭは予め
設定した自然数）に達する度に遅れ信号（あるいは進み
信号）のパルスを送出すると共にカウント結果をリセッ
トする。可変分周器４は、遅れ信号及び進み信号のパル
スが到来しない時には分周比Ｎで、また遅れ信号のパル
ス到来時には分周比（Ｎ−１）で、進み信号のパルス到
来時には分周比（Ｎ＋１）で主発振器３の送出クロック
信号を分周し、分周器５へ送る。分局器５は、可変分局
器４から送られて来る分局クロック信号を、更に分周比
Ｐで分周して、出力する。
この位相同期発振器では、例えばＭ周期に亘り続けて出
力信号の位相遅れがあると、出力信号に主発振器３の送
出クロック信号の１周期分の位相前方シフトを与えて、
入力信号位相に追従させる。
力信号の位相遅れがあると、出力信号に主発振器３の送
出クロック信号の１周期分の位相前方シフトを与えて、
入力信号位相に追従させる。
上述した従来のディジタル位相同期発振器では、周波数
引込み範囲Δｆ０は次式（１）で決まる。
引込み範囲Δｆ０は次式（１）で決まる。
Δｆ０＝ｆ０／（Ｍ−Ｎ−Ｐ） ・・・・・・
（１）従って、入力信号のジッタの影響を抑圧する目的
で可逆カウンタ２の分周比Ｍを増大させると、周波数引
込み範囲が狭くなるという問題点がある。
（１）従って、入力信号のジッタの影響を抑圧する目的
で可逆カウンタ２の分周比Ｍを増大させると、周波数引
込み範囲が狭くなるという問題点がある。
特に、主発振器３の出力周波数精度が充分に高くない場
合には、引込み不能な状態になる可能性が多く、上述の
問題点が顕著である。
合には、引込み不能な状態になる可能性が多く、上述の
問題点が顕著である。
本発明の目的は、上述の問題点を解決しジッタ抑圧のた
めの可逆カウンタの分周比を増大させても周波数引込み
範囲を従来よりも広くとれるディジタル位相同期発振器
を提供することにある。
めの可逆カウンタの分周比を増大させても周波数引込み
範囲を従来よりも広くとれるディジタル位相同期発振器
を提供することにある。
本発明のディジタル位相同期発振器は、入力信号に対す
る出力信号の位相誤差を検出する位相比較器と、該位相
比較器の検出結果に応答して前記位相誤差の進み及び遅
れの発生頻度を正負双方向にカウントし分周して前記出
力信号位相の後方シフト及び前方シフトを指示する信号
を送出する可逆カウンタと、該可逆カウンタの送出信号
での前記後方シフト及び前記前方シフトの発生頻度を正
負双方向にカウントして得る信号に応答して自身の送出
信号での前記後方シフト及び前記前方シフトの一方の発
生頻度を可変設定する周波数制御部と、該周波数制御部
の送出信号に応答して分周比を可変設定し前記出力信号
位相に前記後方シフト及び前記前方シフトを与える可変
分局器を有し主発振器の送出クロック信号を分周して前
記出力信号として送出するディジタル制御発振器とを、
備えている。
る出力信号の位相誤差を検出する位相比較器と、該位相
比較器の検出結果に応答して前記位相誤差の進み及び遅
れの発生頻度を正負双方向にカウントし分周して前記出
力信号位相の後方シフト及び前方シフトを指示する信号
を送出する可逆カウンタと、該可逆カウンタの送出信号
での前記後方シフト及び前記前方シフトの発生頻度を正
負双方向にカウントして得る信号に応答して自身の送出
信号での前記後方シフト及び前記前方シフトの一方の発
生頻度を可変設定する周波数制御部と、該周波数制御部
の送出信号に応答して分周比を可変設定し前記出力信号
位相に前記後方シフト及び前記前方シフトを与える可変
分局器を有し主発振器の送出クロック信号を分周して前
記出力信号として送出するディジタル制御発振器とを、
備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。同
図の位相同期発振器は、第１図に示す従来の構成におけ
る可逆カウンタ２及び可変分局器４０間に、周波数制御
部６を介設した構成をもつ。
図の位相同期発振器は、第１図に示す従来の構成におけ
る可逆カウンタ２及び可変分局器４０間に、周波数制御
部６を介設した構成をもつ。
入力信号と出力信号との位相誤差を検出する位相比較器
１の送出信号を可逆カウンタ２が所定の分周比でアップ
・ダウンカウントして得た遅れ信号及び進み信号は、周
波数制御部６の可逆カウンタ７へ送られる。可逆カウン
タ７は、遅れ信号のパルスをアップカウントし、また進
み信号のパルスをダウンカウントして、カウント結果を
示す信号を分局器８に与える。分周器８は、分周比可変
であり、可逆カウンタ７のカウント結果が増大（あるい
は減少）すると、分周比が増大（あるいは減少）する。
１の送出信号を可逆カウンタ２が所定の分周比でアップ
・ダウンカウントして得た遅れ信号及び進み信号は、周
波数制御部６の可逆カウンタ７へ送られる。可逆カウン
タ７は、遅れ信号のパルスをアップカウントし、また進
み信号のパルスをダウンカウントして、カウント結果を
示す信号を分局器８に与える。分周器８は、分周比可変
であり、可逆カウンタ７のカウント結果が増大（あるい
は減少）すると、分周比が増大（あるいは減少）する。
一方、分周器９は、分周比を予め設定し固定してあり、
分周器８と共に主発振器３が送出するクロック信号を分
周して、可変分局器４へ送る。可変分周器４は、分周器
８及び９のいずれからもパルスが到来しない時には分周
比Ｎで、また分局器８（あるいは９）からのパルス到来
時には分周比（Ｎ−１）（あるいは（Ｎ＋１））で、主
発振器３の送出クロック信号を分周し、分周器５へ送り
出力信号を発生させる。
分周器８と共に主発振器３が送出するクロック信号を分
周して、可変分局器４へ送る。可変分周器４は、分周器
８及び９のいずれからもパルスが到来しない時には分周
比Ｎで、また分局器８（あるいは９）からのパルス到来
時には分周比（Ｎ−１）（あるいは（Ｎ＋１））で、主
発振器３の送出クロック信号を分周し、分周器５へ送り
出力信号を発生させる。
本実施例では、例えば出力信号の位相遅れが続けて生じ
ると、可逆カウンタ７のカウント結果が減少し、これに
応じて分局器８０分周比は減少する。この結果、可変分
周器４の分周比（Ｎ−１）になる頻度が増大するので、
出力信号の位相前方シフトの頻度も増大し、入力信号位
相に追従する。
ると、可逆カウンタ７のカウント結果が減少し、これに
応じて分局器８０分周比は減少する。この結果、可変分
周器４の分周比（Ｎ−１）になる頻度が増大するので、
出力信号の位相前方シフトの頻度も増大し、入力信号位
相に追従する。
出力信号位相がロックされた状態になると、従来の場合
では、出力信号の周波数が主発振器３の送出クロック信
号の周波数をＮ分周した値になるのに対し、本実施例で
は、可逆カウンタ７のカウント結果がロック時での値を
保持するので、出力信号の周波数はロック時での値に保
持される。すなわち、従来の場合の自走周波数がクシツ
ク周波数のＮ分周値に決まってしまうのに対し、本実施
例での自走周波数はロック時での値に追随して可変でき
るので、ジッタ抑圧のために可逆カウンタ２の分周比を
増大させても周波数引込み範囲が狭くならない。
では、出力信号の周波数が主発振器３の送出クロック信
号の周波数をＮ分周した値になるのに対し、本実施例で
は、可逆カウンタ７のカウント結果がロック時での値を
保持するので、出力信号の周波数はロック時での値に保
持される。すなわち、従来の場合の自走周波数がクシツ
ク周波数のＮ分周値に決まってしまうのに対し、本実施
例での自走周波数はロック時での値に追随して可変でき
るので、ジッタ抑圧のために可逆カウンタ２の分周比を
増大させても周波数引込み範囲が狭くならない。
以上説明したように本発明には、ジッタ抑圧用の可逆カ
ウンタの分周比を増大させても周波数引込み範囲を従来
よりも広くとれるディジタル位相同期発振器を実現でき
る効果がある。
ウンタの分周比を増大させても周波数引込み範囲を従来
よりも広くとれるディジタル位相同期発振器を実現でき
る効果がある。
第１図は本発明の実施例のブロック図、第２図は従来の
ディジタル同期発振器ブ四ツク図である。 １・・・・・・位相比較器、２，７・・・・・・可逆カ
ウンタ、３・・・・・・主発振器、４・・・・・・可変
分周器、５，８゜９・・・・・・分周器、６・・・・・
・周波数制御部。 代理人 弁理士 内 原 音 Ｍ １ 図 Ｍ２ 回
ディジタル同期発振器ブ四ツク図である。 １・・・・・・位相比較器、２，７・・・・・・可逆カ
ウンタ、３・・・・・・主発振器、４・・・・・・可変
分周器、５，８゜９・・・・・・分周器、６・・・・・
・周波数制御部。 代理人 弁理士 内 原 音 Ｍ １ 図 Ｍ２ 回
Claims (1)
- 入力信号に対する出力信号の位相誤差を検出する位相比
較器と、該位相比較器の検出結果に応答して前記位相誤
差の進み及び遅れの発生頻度を正負双方向にカウントし
分周して前記出力信号位相の後方シフト及び前方シフト
を指示する信号を送出する可逆カウンタと、該可逆カウ
ンタの送出信号での前記後方シフト及び前方シフトの発
生頻度を正負双方向にカウントして得る信号に応答して
自身の送出信号での前記後方シフト及び前方シフトの一
方の発生頻度を可変設定する周波数制御部と、該周波数
制御部の送出信号に応答して分周比を可変設定し前記出
力信号位相に前記後方シフト及び前記前方シフトを与え
る可変分周器を有し主発振器の送出クロック信号を分周
して前記出力信号として送出するディジタル制御発振器
とを、備えていることを特徴とするディジタル位相同期
発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071396A JPH01243621A (ja) | 1988-03-24 | 1988-03-24 | ディジタル位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63071396A JPH01243621A (ja) | 1988-03-24 | 1988-03-24 | ディジタル位相同期発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01243621A true JPH01243621A (ja) | 1989-09-28 |
Family
ID=13459312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63071396A Pending JPH01243621A (ja) | 1988-03-24 | 1988-03-24 | ディジタル位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01243621A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234225A (ja) * | 1990-08-14 | 1992-08-21 | American Teleph & Telegr Co <Att> | デジタル位相ロックトループ |
| JP2007011961A (ja) * | 2005-07-04 | 2007-01-18 | Hioki Ee Corp | クロック生成装置および波形記録計 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230224A (ja) * | 1986-03-31 | 1987-10-08 | Mitsubishi Electric Corp | 位相同期発振回路 |
-
1988
- 1988-03-24 JP JP63071396A patent/JPH01243621A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230224A (ja) * | 1986-03-31 | 1987-10-08 | Mitsubishi Electric Corp | 位相同期発振回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04234225A (ja) * | 1990-08-14 | 1992-08-21 | American Teleph & Telegr Co <Att> | デジタル位相ロックトループ |
| JP2007011961A (ja) * | 2005-07-04 | 2007-01-18 | Hioki Ee Corp | クロック生成装置および波形記録計 |
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