JP2708151B2 - 内部タイミングデジタル同期化インターフエース回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、内部タイミングデジタル同期化インターフ
ェース回路に関し、特に固体撮像装置における同期信号
発生器の水平駆動パルスと固体撮像素子の水平読出しパ
ルスとの同期を行うためのインターフェース回路に関す
るものである。 〔従来の技術〕 従来から、外部から与えられるクロックCLK1に基づい
て内部タイミングがリセットされ、クロックCLK2によっ
て内部タイミングが作成される装置としては、デジタル
回路構成のものとして第５図（ａ）に示す構成が知られ
ている。第５図において、1,2は夫々フリップ・フロッ
プ、３はカウンタ、４はナンド回路、５はノット回路で
ある。 この回路においては、第５図（ｂ）にそのタイムチャ
ートを示す如く、一般には、クロックCLK1とCLK2との間
の位相関係が図示ｄ₁,d₂の如く与えられ、 （Ａ） クロックCLK1の立上りの後に現れたクロックCL
K2の立下りによってフリップ・フロップFF1がセットさ
れ、 （Ｂ） クロックCLK1の立下りの後に現れたクロックCL
K2の立下りによってフリップ・フロップFF1がリセット
され、 （Ｃ） フリップ・フロップFF1のセット状態のもとで
次に現れたクロックCLK2の立下りによって、フリップ・
フロップFF2がセットされるようにされ、 （Ｄ） ナンド回路４の出力によって、ｎ進カウンタ３
がリセットされ、 （Ｅ） 以降クロックCLK2の立上りによってカウンタ３
が歩進され、該内容によって内部タイミングが「０」，
「１」，…「ｎ」として与えられてゆく。 この回路は通常は上述の如く動作するが、クロックCL
K1とCLK2がクリティカルな状態、即ち、位相ずれによる
不安定動作の状態にあると、第５図（ｃ）に示す如く、
ある場合にはクロックCLK2の図示パルス「１」の立下り
で上記ナンド回路４がリセット・パルスを発したり、ま
たある場合には図示点線の如くクロックCLK2の図示パル
ス「２」の立下りでリセット・パルスを発したりするこ
ととなる。このために、図示点線の場合には、カウンタ
３が所定のｎ進に達する前にリセットされることが生じ
て、内部タイミングに抜けを生じることとなる。この問
題をなくするために、第５図（ｂ）に示す如く位相関係
ｄ₁,d₂を正しくとるよう設計されるが、クロックCLK1を
与える線の線長が長くなったりすると、上記正しい位相
関係を保ち得なくなることが生じる。 このような従来の内部タイミングデジタル同期化イン
ターフェース回路の問題点を解決できるものとして、特
公昭59-48410号公報記載の内部タイミングデジタル同期
化インターフェース回路が既に開発されている。この内
部タイミングデジタル同期化インターフェース回路は、
内部タイミングを規制するクロックCLK2と該クロックCL
K2に対して周期が整数倍関係にあるクロックCLK1とが供
給され、上記クロックCLK1にもとづいて上記内部タイミ
ングが周期的にリセットされる装置における内部タイミ
ングデジタル同期化インターフェース回路において、上
記クロックCLK1とクロックCLK2とのクリティカルな位相
関係を検出するジッタ検出部を設け、該ジッタ検出部の
出力にもとづいて、上記クロックCLK2と該クロックCLK2
の位相を反転させたクロック＊CLK2とを選択し、該選択
結果のクロックCLK3に基づいて上記内部タイミングを決
定するようにしたものである。以下図面を参照して説明
する。 第６図はこの従来例の構成、第７図はこの動作を説明
するタイムチャートを示す。 図中、６は歯抜けクロックCLK4発生部、７はジッタ検
出部、８はクロック位相反転部、CLK1,CLK2は第５図に
対応するクロック、＊CLK2はクロックCLK2の反転クロッ
ク、CLK3は内部動作クロック、CLK4は歯抜けクロック、
９ないし14は夫々フリップ・フロップ、15ないし20は夫
々アンド回路、21はナンド回路、22ないし24は夫々ノッ
ト回路、25はオア回路である。 第７図に示したタイムチャートを参照すると明瞭とな
る如く、 （１） クロック位相反転部８におけるフリップ・フロ
ップ14がリセット状態にあるとき、クロックCLK2がアン
ド回路19をへてそのままクロックCLK3として出力され
る。 （２） またフリップ・フロップ14がセット状態にある
とき、クロックCLK2がノット回路24によって反転され、
該反転されたクロック＊CLK2がアンド回路18をへてクロ
ックCLK3として出力される。 （３） クロックCLK3によって、外部から与えられるク
ロックCLK1をフリップ・フロップ９によって監視する。 （４） そしてフリップ・フロップ９のセット出力Ｑと
フリップ・フロップ10のリセット出力とによってアン
ド回路15がオンされ、ノット回路22をへて、第５図のカ
ウンタ３に相当するカウンタをリセットする。 （５） ジッタ検出部７におけるフリップ・フロップ12
は、クロックCLK1に対応して、即ちアンド回路16の出力
Ｄによってリセットされ、後述する歯抜けクロックCLK4
の個数の次のリセットが行われるまでの間に偶数である
か奇数であるかがチェックされる。 （６） 第７図のクロックCLK1のパルス「Ｉ」，「II」
の場合の如き位相関係にある場合、歯抜けクロックCLK4
の個数は偶数（図示の場合「４」）であり、図示出力Ａ
が論理「１」にあるときにはアンド回路17がオンされ
ず、フリップ・フロップ13,14は夫々リセット状態にあ
る。 （７） このために、クロックCLK3としては、アンド回
路19を経て与えられるクロックCLK2がそのままクロック
CLK3となる。そして第５図のカウンタ３を歩進する。 （８） そして、この場合、アンド回路20は出力Ｂが論
理「１」にある間のクロックCLK3によってオンされ、図
示タイムチャートの如く、リセット出力Ｄが現れる１周
期の間に、歯抜けクロックCLK4として４個のパルスを発
生している。 （９） 上記に対して、クロックCLK1のパルス「III」
の如くジッタが生じたとすると、歯抜けクロックCLK4は
３個となり、出力Ａが論理「１」となったタイミングに
おいてフリップ・フロップ12がセット状態にあることか
ら、アンド回路17がオンする。 （10） これによってフリップ・フロップ13と14とが将
棋だおしにセットされ、クロックCLK3としてクロック＊
CLK2が選択されることとなる。そして以後クロックCLK3
はクロックCLK2の反転されたもの、即ちクロック＊CLK2
となる。 （11） クロックCLK1のパルス「IV」が到達した場合、
第７図図示の如く、歯抜けクロックCLK4は５個を数える
こととなるが、フリップ・フロップ13,14が２段存在し
ているため、このとき直ちにフリップ・フロップ14が反
転されることはない。即ち、フリップ・フロップ14（又
は13）は歯抜けクロックCLK4の個数が奇数に変化した直
後の過渡状態を抑止する働きをもっている。 なお第５図図示の如く、クロックCLK2をそのまま内部
タイミングを規制するクロックとして用いた場合、第７
図の最下段に示す如くカウンタのリセット位置が不確定
なものとなるものである。 従ってこの従来回路によれば、クロックCLK1とクロッ
クCLK2との位相関係に細心の注意を払う必要がなくな
り、ジッタが生じたとしても内部タイミングに抜けを生
じることがない。またいわば純デジタル的に上記の問題
を解決しており、いわゆるPLL回路などを用い得ない場
合やコスト面で制約がある場合には特に有効なものであ
る。 〔発明が解決しようとする問題点〕 しかるにこの特公昭59-48410号公報記載の内部タイミ
ングデジタル同期化インターフェース回路では、出力ク
ロック位相切替時に位相可変な選択回路を用いてフリッ
プ・フロップのQ,出力を切替えていたので、その素子
の立上り又は立下り特性及びインバータによる遅延によ
り、位相切換えを行うと出力クロックの遅延，パルス幅
に変化が生じ、この出力クロックを固体撮像素子の読出
しクロックに用いた場合、その動作状態が変わってしま
うという問題があった。 この発明は、上記のような問題点を解消するためにな
されたもので、クリティカルな同期位相関係、即ち、出
力クロックと同期信号との位相ずれによる不安定動作の
状態を検出し、その状態を脱する様にクロック位相を調
整するとともに、調整後も出力クロックの遅延パルス幅
に変化を生じさせることのない内部クロックタイミング
デジタル同期化インターフェース回路を得ることを目的
とする。 〔問題点を解決するための手段〕 この発明に係る内部タイミングデジタル同期化インタ
ーフェイス回路は、内部タイミングを規制する第２クロ
ックと該第２クロックに対して周期が偶数倍関係にある
第１クロック（同期信号）とが供給され、上記第１クロ
ックに基づいて上記内部タイミングが周期的にリセット
される装置における内部タイミングデジタル同期化イン
ターフェース回路において、上記第２クロックをトリガ
入力として２分周動作を行い、その出力を第３クロック
（出力クロック）とするフリップ・フロップであって、
その動作を休止させる制御端子を有する第４フリップ・
フロップと、上記第３クロックをトリガ入力とし、上記
第１クロックをデータ入力とする第１フリップ・フロッ
プと、上記第１フリップ・フロップの出力をデータ入力
とし、このデータ入力を上記第２クロックの１周期分遅
延する第２フリップ・フロップと、上記第３クロックを
トリガ入力として２分周動作を行い、上記第２フリップ
・フロップの出力の立下りにより、該分周動作をリセッ
トして、上記第３クロックの偶，奇をカウントする第３
のフリップ・フロップと、上記第１フリップ・フロップ
の出力と、上記第２フリップ・フロップの出力とから上
記第１クロックの立上りを検出するとともに、該立上り
検出時における上記第３フリップ・フロップがカウント
する上記第３クロックの偶，奇の変化によって、上記第
１クロックの周期が変化したことを検出するゲートとを
備え、上記ゲートの出力に基づいて上記第３クロックを
得る上記第４フリップ・フロップの動作を制御し、上記
第３クロックの位相を変化させるようにしたものであ
る。 〔作用〕 この発明においては、第１フリップ・フロップの出力
と、第２のフリップ・フロップの出力とから、第１クロ
ック（同期信号）の立上りを検出するとともに、該立上
り検出時における上記第３フリップ・フロップがカウン
トする上記第３クロックの偶，奇の変化によって、ゲー
トにおいて上記第１クロックの周期が変化したことを検
出し、このゲートの出力により上記第４フリップ・フロ
ップ（分周回路）の動作を制御し上記第３クロック（出
力クロック）の位相を変化させるようにしたから、同期
信号と出力クロックとの間の位相関係がクリティカルと
なっても分周回路の出力クロック位相が安定状態に戻さ
れる。 また、上記分周回路の制御によりその出力クロックの
位相を切り換えているから、クロック位相調整が行なわ
れてもその遅延，パルス幅は変化しない。 〔実施例〕 以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例による内部タイミングデジタル
同期化インターフェース回路を示し、図において、101
は同期信号（第１のクロック）CLK1をサンプルするフリ
ップ・フロップ、102はフリップ・フロップ101の出力を
そのデータ入力とするフリップ・フロップ、103は出力
クロック（第３のクロック）CLK3の偶奇を数えるフリッ
プ・フロップ、104は内部タイミングを規制する第２の
クロックCLK2を分周して出力クロックCLK3を得る分周用
フリップ・フロップ、105はANDゲートであり、該ANDゲ
ート105は上記フリップ・フロップ103とともに同期クロ
ックCLK1と出力クロックCLK3とのクリティカルな位相関
係を検出するジッタ検出部110を構成している。なお、
この出力クロックCLK3は第５図に示すような内部カウン
タ（図示せず）に出力され、内部カウンタを歩進すると
ともに図示しない外部回路へ出力され、該外部回路から
上記同期信号CLK1が与えられる。 また第２図は安定状態で動作する本回路のタイミング
を示す図であり、第３図は例えば温度低下などにより、
同期信号CLK1の位相が進み出力クロックCLK3との位相関
係がクリティカルになった状態を示し、第４図は前述と
は逆に温度上昇などにより、同期信号CLK1の位相が遅れ
た場合を示す図である。本実施例の回路は、同期信号CL
K1と，内部タイミングを規制する第２のクロックCLK2を
分周して得られた出力クロックCLK3との位相関係のずれ
に対して正しく対処できるようにしたものである。 次に動作について第２図ないし第４図を用いて説明す
る。まず第２図に示すように、同期信号CLK1と出力信号
CLK3との位相関係がクリティカルでない場合、フリップ
・フロップ104はクロックCLK2を単に２分周したものを
出力クロックCLK3として出力する。 フリップ・フロップ101はこの出力クロックCLK3の立
上りにて同期信号CLK1をラッチし、そのＱ出力はフリッ
プ・フロップ102により１クロック（CLK2）分遅延され
る。そしてこのフリップ・フロップ101のＱ出力とフリ
ップ・フロップ102の出力とにより同期信号CLK1の立
上りを検出できる。 フリップ・フロップ103はフリップ・フロップ102のＱ
出力の立下りより出力クロックCLK3の偶奇のカウントを
開始しており、この第２図の場合、上述の同期信号CLK1
の立上り検出時にそのカウントの偶奇が正規のものと一
致するので、ANDゲート105の出力は常に“0"であり、出
力クロックCLK3の位相の反転は行われない。即ち、出力
クロックCLK3に対する同期信号CLK1の位相関係が所望の
関係となる場合には、同期信号CLK1は出力クロックCLK3
に対して関与しない。 これに対し、第３図あるいは第４図のように、同期信
号CLK1の位相が進むかあるいは遅れた場合、CLK1の立上
り検出時にフリップ・フロップ103のＱ出力が“1"とな
り、ANDゲート105の出力は同期信号CLK1の立上りに一度
だけ“1"になり、分周用フリップ・フロップ104を制御
して出力クロックCLK3の位相を180°反転させる。なお
この位相の反転はクロックCLK1の位相進みまたは位相遅
れが、クロック３の立下りを中心として、クロックCLK3
の半周期以上,1周期未満となった場合に行われるもので
あり、この位相の反転によって、同期信号CLK1の立上り
時のタイミングに対応させて、出力クロックCLK3の位相
を修正することができる。第３図及び第４図のクロック
CLK1はいずれもそのクロックの切替えが行われる最小の
位相のずれを示している。 このように、本実施例によれば、出力クロックCLK3の
偶奇をカウントし、同期信号CLK1の立上り時にその偶奇
が正規のものでなくなった時にフリップ・フロップ104
を制御し、そのＱ出力から得られる出力クロックCLK3の
立下り位相を180°遅らせて出力するようにしたので、
同期信号CLK1と出力クロックCLK3とがクリティカルな位
相関係となった時その状態を脱するように出力クロック
の位相が切替えられ、しかもその切替えが特公昭59-484
10号公報記載の従来方式のように遅延、パルス幅が必ず
しも等しくない、同一フリップ・フロップのQ,出力を
切替えることにより行われるのではなく、フリップ・フ
ロップＱ出力の立下り位相をずらせることによりＱ出力
のみで位相の切替えが行われるので、固体撮像装置のよ
うにパルス要求の厳しいものに用いてもその誤動作を招
くことなく、出力クロックCLK3の位相修正時を除いた期
間では、遅延，パルス幅が一定の出力クロックが得られ
る、という効果がある。 なお、上記実施例では内部カウンタリセットパルスは
取り出さなかったが、これはフリップ・フロップ101の
Ｑ出力とフリップ・フロップ102の出力とのANDをとる
ことにより容易に作成可能である。 〔発明の効果〕 以上のように、この発明においては、第１フリップ・
フロップの出力と、第２のフリップ・フロップの出力と
から、第１クロック（同期信号）の立上りを検出すると
ともに、該立上り検出時における第３フリップ・フロッ
プがカウントする第３クロック（出力クロック）の偶，
奇の変化によって、ゲートにおいて上記第１クロックの
周期が変化したことを検出し、このゲートの出力により
第４フリップ・フロップ（分周回路）の動作を制御し上
記第３クロックの位相を変化させるようにしたので、位
相が変化しても出力クロックの遅延，パルス幅が変化せ
ず、固体撮像装置などパルスに対する要求が厳しいもの
に用いて極めて有効である。

【図面の簡単な説明】 第１図はこの発明の一実施例による内部タイミングデジ
タル同期化インターフェース回路を示す論理接続図、第
２図は第１図の装置の安定状態における動作を示すタイ
ミング図、第３図はクリティカルな位相を検出した時の
動作を示すタイミング図、第４図は他のクリティカルな
位相を検出した時の動作を示すタイミング図、第５図は
従来の内部タイミングデジタル同期化インターフェース
回路を示す図で、第５図（ａ）はその回路構成を示す
図、第５図（ｂ），（ｃ）はその問題点を説明するため
のタイムチャート図、第６図は他の従来装置の回路構成
を示す図、第７図はそのタイムチャート図である。 図において、101〜103はフリップ・フロップ、104は分
周用のフリップ・フロップ（分周カウンタ）、105はAND
ゲート、110はジッタ検出部、CLK1は同期信号（第１の
クロック）、CLK2は内部タイミングを規制するクロック
（第２のクロック）、CLK3は出力クロック（第３のクロ
ック）である。

Claims (1)

1. (57)【特許請求の範囲】 １．内部タイミングを規制する第２クロックと該第２ク
   ロックに対して周期が偶数倍関係にある第１クロックと
   が供給され、上記第１クロックに基づいて上記内部タイ
   ミングが周期的にリセットされる装置における内部タイ
   ミングデジタル同期化インターフェース回路において、 上記第２クロックをトリガ入力として２分周動作を行
   い、その出力を第３クロックとするフリップ・フロップ
   であって、その動作を休止させる制御端子を有する第４
   フリップ・フロップと、 上記第３クロックをトリガ入力とし、上記第１クロック
   をデータ入力とする第１フリップ・フロップと、 上記第１フリップ・フロップの出力をデータ入力とし、
   このデータ入力を上記第２クロックの１周期分遅延する
   第２フリップ・フロップと、 上記第３クロックをトリガ入力として２分周動作を行
   い、上記第２フリップ・フロップの出力の立下りによ
   り、該分周動作をリセットした後、上記第３クロックの
   偶，奇をカウントする第３のフリップ・フロップと、 上記第１フリップ・フロップの出力と、上記第２フリッ
   プ・フロップの出力とから上記第１クロックの立上りを
   検出するとともに、該立上り検出時における上記第３フ
   リップ・フロップがカウントする上記第３クロックの
   偶，奇の変化によって、上記第１クロックの周期が変化
   したことを検出するゲートとを備え、 上記ゲートの出力に基づいて上記第３クロックを得る上
   記第４フリップ・フロップの動作を制御し、上記第３ク
   ロックの位相を変化させるようにしたことを特徴とする
   内部タイミングデジタル同期化インターフェース回路。