JP2924100B2 - 状態遷移回路 - Google Patents
状態遷移回路Info
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- JP2924100B2 JP2924100B2 JP2156551A JP15655190A JP2924100B2 JP 2924100 B2 JP2924100 B2 JP 2924100B2 JP 2156551 A JP2156551 A JP 2156551A JP 15655190 A JP15655190 A JP 15655190A JP 2924100 B2 JP2924100 B2 JP 2924100B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関し、特に、LSIのリセ
ット時におけるLSI内部回路の状態遷移に関する。
ット時におけるLSI内部回路の状態遷移に関する。
従来の技術 通常LSIは、外部端子よりリセット信号を入力するこ
とにより、LSIの内部回路のデータを初期化している。
この場合、従来のリセット方法を第８図の従来例の状態
遷移回路を用いて説明する。なお、図中のDPLL（デジタ
ルPLL）６はシステムクロック発生回路の一例である。
とにより、LSIの内部回路のデータを初期化している。
この場合、従来のリセット方法を第８図の従来例の状態
遷移回路を用いて説明する。なお、図中のDPLL（デジタ
ルPLL）６はシステムクロック発生回路の一例である。
▲▼入力端子１より入力されたリセット信
号は、入力バッファ３を介してリセット信号▲▼
８としてDPLL6及び状態制御回路７に入力される。ま
た、前記DPLL6では、CLK入力端子２より入力バッファ４
を介してCK9を入力し、CK9が数個に１つの割合でSCLK11
というシステムクロック信号を出力していて、このSCLK
11は、前記▲▼８と共に状態制御回路７の入力と
なっている。
号は、入力バッファ３を介してリセット信号▲▼
８としてDPLL6及び状態制御回路７に入力される。ま
た、前記DPLL6では、CLK入力端子２より入力バッファ４
を介してCK9を入力し、CK9が数個に１つの割合でSCLK11
というシステムクロック信号を出力していて、このSCLK
11は、前記▲▼８と共に状態制御回路７の入力と
なっている。
次に、状態制御回路７について第９図と第１表を用い
て説明する。
て説明する。
第９図は状態制御回路７の回路図である。フリップフ
ロップF1〜F10は、▲▼８をリセット信号として
入力し、SCLK11をクロック信号として入力し、ゲートG1
〜G10の出力をそれぞれデータ信号として入力してい
る。また、フリップフロップF1〜F10の出力はそれぞれ
遷移状態S1〜S5及びそれに付随するビットａ〜ｅであ
り、遷移条件１、…５′はそれぞれ遷移状態、データを
決めるための条件である。
ロップF1〜F10は、▲▼８をリセット信号として
入力し、SCLK11をクロック信号として入力し、ゲートG1
〜G10の出力をそれぞれデータ信号として入力してい
る。また、フリップフロップF1〜F10の出力はそれぞれ
遷移状態S1〜S5及びそれに付随するビットａ〜ｅであ
り、遷移条件１、…５′はそれぞれ遷移状態、データを
決めるための条件である。
また、第１表に状態制御回路７の遷移状態、データを
示す。状態制御回路７には状態S1〜S5が存在し、リセッ
ト時に遷移状態S2〜S5はすべて状態S1に遷移するが、そ
の場合、状態S2が状態S1に遷移する時にはビットｂが立
ち、状態S3が状態S1に遷移する時にはビットｃが立ち、
状態S4が状態S1に遷移する時にはビットｄが立ち、状態
S5が状態S1に遷移する時にはビットｅが立つ。このよう
に、状態遷移によって異なるビットが立たなければなら
ないが、第10図のタイミングチャートに示す通り、▲
▼８のレベルが高レベル（以下“1"と記す）から低
レベル（以下“0"と記す）に変化すると、状態制御回路
７の内部で使用されているフリップフロップは直接リセ
ットされてしまうために、状態制御回路７では充分な状
態遷移が行われず、リセット時に立つビットは一律に同
じになってしまう。
示す。状態制御回路７には状態S1〜S5が存在し、リセッ
ト時に遷移状態S2〜S5はすべて状態S1に遷移するが、そ
の場合、状態S2が状態S1に遷移する時にはビットｂが立
ち、状態S3が状態S1に遷移する時にはビットｃが立ち、
状態S4が状態S1に遷移する時にはビットｄが立ち、状態
S5が状態S1に遷移する時にはビットｅが立つ。このよう
に、状態遷移によって異なるビットが立たなければなら
ないが、第10図のタイミングチャートに示す通り、▲
▼８のレベルが高レベル（以下“1"と記す）から低
レベル（以下“0"と記す）に変化すると、状態制御回路
７の内部で使用されているフリップフロップは直接リセ
ットされてしまうために、状態制御回路７では充分な状
態遷移が行われず、リセット時に立つビットは一律に同
じになってしまう。
発明が解決しようとする課題 上述した従来の状態遷移回路では、▲▼入
力端子１よりリセット信号が入力されると状態制御回路
７の内部に使用されているフリップフロップがリセット
され、状態制御回路７の必要なデータ、遷移状態が保存
されないまま消えてしまうという課題があった。
力端子１よりリセット信号が入力されると状態制御回路
７の内部に使用されているフリップフロップがリセット
され、状態制御回路７の必要なデータ、遷移状態が保存
されないまま消えてしまうという課題があった。
本発明は従来の上記実情に鑑みてなされたものであ
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規な状態遷移回路を
提供することにある。
り、従って本発明の目的は、従来の技術に内在する上記
課題を解決することを可能とした新規な状態遷移回路を
提供することにある。
課題を解決するための手段 上記目的を達成する為に、本発明に係る状態遷移回路
は、LSIのリセット時においてあらかじめ必要なマスタ
クロック数を設定しリセット信号の入力から前記マスタ
クロック数をカウントした後に前記リセット信号を遅延
させた信号を出力するリセット信号遅延回路と、前記リ
セット信号遅延回路の出力とマスタクロック信号を入力
しシステムクロック信号を出力するシステムクロック発
生回路と、前記システムクロック発生回路の出力と前記
リセット信号をリセット信号としてではなくデータ信号
として入力する状態制御回路とを備えて構成され、しか
して、前記状態制御回路の消去してはならないデータ、
遷移状態を保護することができる。
は、LSIのリセット時においてあらかじめ必要なマスタ
クロック数を設定しリセット信号の入力から前記マスタ
クロック数をカウントした後に前記リセット信号を遅延
させた信号を出力するリセット信号遅延回路と、前記リ
セット信号遅延回路の出力とマスタクロック信号を入力
しシステムクロック信号を出力するシステムクロック発
生回路と、前記システムクロック発生回路の出力と前記
リセット信号をリセット信号としてではなくデータ信号
として入力する状態制御回路とを備えて構成され、しか
して、前記状態制御回路の消去してはならないデータ、
遷移状態を保護することができる。
実施例 次に、本発明をその好ましい各実施例について図面を
参照して具体的に説明する。
参照して具体的に説明する。
第１図は本発明による基本的実施例を示すブロック構
成図である。尚、図中のDPLL（デジタルPLL）６はシス
テムクロック発生回路の一例である。
成図である。尚、図中のDPLL（デジタルPLL）６はシス
テムクロック発生回路の一例である。
第１図において、▲▼入力端子１から入力
されたリセット信号は、入力バッファ３を介してリセッ
ト信号遅延回路５と状態制御回路７のRST入力８、及び
他の回路のリセット入力となる。一方、CLK入力端子２
から入力されたマスタクロック信号は、入力バッファ４
を介してCK9となり、リセット信号遅延回路５及びDPLL6
に入力される。リセット信号遅延回路５は、▲▼
８をあらかじめ設定されているマスタクロックの数だけ
遅延させて信号10を出力し、前記信号10を前記CK9
と共にDPLL6に入力しており、前記DPLL6ではCK9が数個
に１つの割合でSCLK11というシステムクロック信号を出
力して、このSCLK11を前記▲▼８と共に状態制御
回路７に入力している。
されたリセット信号は、入力バッファ３を介してリセッ
ト信号遅延回路５と状態制御回路７のRST入力８、及び
他の回路のリセット入力となる。一方、CLK入力端子２
から入力されたマスタクロック信号は、入力バッファ４
を介してCK9となり、リセット信号遅延回路５及びDPLL6
に入力される。リセット信号遅延回路５は、▲▼
８をあらかじめ設定されているマスタクロックの数だけ
遅延させて信号10を出力し、前記信号10を前記CK9
と共にDPLL6に入力しており、前記DPLL6ではCK9が数個
に１つの割合でSCLK11というシステムクロック信号を出
力して、このSCLK11を前記▲▼８と共に状態制御
回路７に入力している。
次に、状態制御回路７について第２図と第１表を用い
て説明する。
て説明する。
第２図は本発明に係る状態制御回路７の回路ブロック
構成図である。
構成図である。
第２図を参照するに、遷移条件１、…５′はそれぞれ
遷移状態、データを決めるための条件であるが、▲
▼８をこの遷移条件の１つとしてゲートG1〜G10に入
力し、ゲートG1〜G10の出力をフリップフロップF1〜F10
のそれぞれにデータ信号として入力している。また、フ
リップフロップF1〜F10は、SCLK11をクロック信号とし
て入力し、その出力を遷移状態S1〜S5及びそれに付随す
るａ〜ｅとする。
遷移状態、データを決めるための条件であるが、▲
▼８をこの遷移条件の１つとしてゲートG1〜G10に入
力し、ゲートG1〜G10の出力をフリップフロップF1〜F10
のそれぞれにデータ信号として入力している。また、フ
リップフロップF1〜F10は、SCLK11をクロック信号とし
て入力し、その出力を遷移状態S1〜S5及びそれに付随す
るａ〜ｅとする。
また、第１表に状態制御回路７の遷移状態、データを
示す。状態制御回路７には状態S1〜S5が存在し、リセッ
ト時に状態S2〜S5はすべて状態S1に遷移するが、その場
合、状態S2が状態S1に遷移する時にはビットｂが立ち、
状態S3が状態S1に遷移する時にはビットｃが立ち、状態
S4が状態S1に遷移する時にはビットｄが立ち、状態S5が
状態S1に遷移する時にはビットｅが立つ。本発明の遷移
状態保護回路は、▲▼入力端子１からリセッ
ト信号を入力後、状態制御回路７の状態遷移が行われる
のに充分なマスタクロック数をあらかじめ設定し、▲
▼８が“1"から“0"になった場合には、▲▼
８を状態制御回路７の内部のフリップフロップのリセッ
ト端子に入力せずにデータとして入力し、第１表の状態
遷移を満たす回路にしている。
示す。状態制御回路７には状態S1〜S5が存在し、リセッ
ト時に状態S2〜S5はすべて状態S1に遷移するが、その場
合、状態S2が状態S1に遷移する時にはビットｂが立ち、
状態S3が状態S1に遷移する時にはビットｃが立ち、状態
S4が状態S1に遷移する時にはビットｄが立ち、状態S5が
状態S1に遷移する時にはビットｅが立つ。本発明の遷移
状態保護回路は、▲▼入力端子１からリセッ
ト信号を入力後、状態制御回路７の状態遷移が行われる
のに充分なマスタクロック数をあらかじめ設定し、▲
▼８が“1"から“0"になった場合には、▲▼
８を状態制御回路７の内部のフリップフロップのリセッ
ト端子に入力せずにデータとして入力し、第１表の状態
遷移を満たす回路にしている。
上記した本発明の回路の動作を第３図のタイミングチ
ャートを用いて説明する。
ャートを用いて説明する。
第３図を参照するに▲▼入力端子１から入
力されたリセット信号が“1"から“0"に変化すると、リ
セット信号遅延回路５は、あらかじめ設定されているシ
ステムクロックの数だけ遅延させて、その出力10を
“1"から“0"にする。DPLL6は、CLK入力端子２からのマ
スタクロックが数個に１つの割合で、SCLK11というシス
テムクロック信号を出力しているが、前記10をDPLL6
にリセット入力することにより、あらかじめ設定されて
いるシステムクロックの数だけ遅れてDPLL6にリセット
がかかり、状態制御回路７へのクロック入力SCLK11を
“0"の状態に保つ。
力されたリセット信号が“1"から“0"に変化すると、リ
セット信号遅延回路５は、あらかじめ設定されているシ
ステムクロックの数だけ遅延させて、その出力10を
“1"から“0"にする。DPLL6は、CLK入力端子２からのマ
スタクロックが数個に１つの割合で、SCLK11というシス
テムクロック信号を出力しているが、前記10をDPLL6
にリセット入力することにより、あらかじめ設定されて
いるシステムクロックの数だけ遅れてDPLL6にリセット
がかかり、状態制御回路７へのクロック入力SCLK11を
“0"の状態に保つ。
次に、リセット信号遅延回路５の動作を第４図、第５
図を用いて説明する。
図を用いて説明する。
第４図はリセット信号遅延回路の第１の実施例を示す
ブロック構成図、第５図は第４図に示した回路の動作タ
イミングチャートである。
ブロック構成図、第５図は第４図に示した回路の動作タ
イミングチャートである。
第４図、第５図を参照するに、▲▼入力端子12
より入力されたリセット信号▲▼が“1"から“0"
に変化してから、CK入力端子13より入力されたクロック
信号を、あらかじめ設定しておいたクロック数と同じ数
で構成されているシフトレジスタ15で前記クロック数だ
けカウントすると、シフトレジスタ15の最終段の出力Ｑ
が“1"から“0"に変化する。このシフトレジスタ15の最
終段の出力Ｑとリセット信号▲▼を入力とするOR
ゲート16で論理和をとり、その出力をとして出力端
子14に出力する。ORゲート16で論理和をとっていること
により、▲▼が“0"から“1"に変化した時にも
直ちに“0"から“1"に変化する。
より入力されたリセット信号▲▼が“1"から“0"
に変化してから、CK入力端子13より入力されたクロック
信号を、あらかじめ設定しておいたクロック数と同じ数
で構成されているシフトレジスタ15で前記クロック数だ
けカウントすると、シフトレジスタ15の最終段の出力Ｑ
が“1"から“0"に変化する。このシフトレジスタ15の最
終段の出力Ｑとリセット信号▲▼を入力とするOR
ゲート16で論理和をとり、その出力をとして出力端
子14に出力する。ORゲート16で論理和をとっていること
により、▲▼が“0"から“1"に変化した時にも
直ちに“0"から“1"に変化する。
上記第１の実施例において、リセット信号遅延回路５
を第６図のように変えたのが本発明の第２の実施例であ
る。第１の実施例ではあらかじめ設定しておくクロック
数が比較的少なかったので、第４図のようなシフトレジ
スタ15で実現可能であったが、クロックの周波数が高く
あらかじめ設定しておくクロック数が多くなると、シフ
トレジスタではなく第６図のようなバイナリ・カウンタ
19を使った方が簡単で実際的である。
を第６図のように変えたのが本発明の第２の実施例であ
る。第１の実施例ではあらかじめ設定しておくクロック
数が比較的少なかったので、第４図のようなシフトレジ
スタ15で実現可能であったが、クロックの周波数が高く
あらかじめ設定しておくクロック数が多くなると、シフ
トレジスタではなく第６図のようなバイナリ・カウンタ
19を使った方が簡単で実際的である。
第６図はリセット信号遅延回路の第２の実施例を示す
ブロック構成図、第７図は第６図に示した回路の動作タ
イミングチャートである。
ブロック構成図、第７図は第６図に示した回路の動作タ
イミングチャートである。
第６図、第７図を参照するに、▲▼入力端子12
より入力されたリセット信号が“1"から“0"に変化する
と、微分回路17で▲▼の立ち下がりを検出し、Ｒ
−Ｓフリップフロップ（以下Ｒ−SFFと記す）18の入力
Ｓを“0"から“1"にする。すると、Ｒ−SFF18の出力Ｑ
は“0"から“1"になるが、これは▲▼と共にORゲ
ート21の入力となっているので、出力端子14の出力
は“1"のままである。一方、Ｒ−SFF18の出力Ｑはバイ
ナリ・カウンタ19のリセット入力にもなっているので、
出力Ｑが“0"から“1"になると、バイナリ・カウンタ19
は、CK入力端子13より入力されるクロック数をカウント
し始める。クロック数のカウントが終わって、バイナリ
・カウンタ19の最終段の出力Ｑが“1"から“0"になる
と、微分回路20でバイナリ・カウンタ19の最終段の出力
Ｑの立ち下がりを検出し、Ｒ−SFF18の入力Ｒを“0"か
ら“1"にする。すると、Ｒ−SFF18の出力Ｑは“1"から
“0"になるので、ORゲート21の出力、つまり出力端子
14の出力は“1"から“0"になる。また、前記した第１
の実施例と同様にORゲート21で論理和をとっていること
により、▲▼が“0"から“1"に変化した時にも
直ちに“0"から“1"に変化する。
より入力されたリセット信号が“1"から“0"に変化する
と、微分回路17で▲▼の立ち下がりを検出し、Ｒ
−Ｓフリップフロップ（以下Ｒ−SFFと記す）18の入力
Ｓを“0"から“1"にする。すると、Ｒ−SFF18の出力Ｑ
は“0"から“1"になるが、これは▲▼と共にORゲ
ート21の入力となっているので、出力端子14の出力
は“1"のままである。一方、Ｒ−SFF18の出力Ｑはバイ
ナリ・カウンタ19のリセット入力にもなっているので、
出力Ｑが“0"から“1"になると、バイナリ・カウンタ19
は、CK入力端子13より入力されるクロック数をカウント
し始める。クロック数のカウントが終わって、バイナリ
・カウンタ19の最終段の出力Ｑが“1"から“0"になる
と、微分回路20でバイナリ・カウンタ19の最終段の出力
Ｑの立ち下がりを検出し、Ｒ−SFF18の入力Ｒを“0"か
ら“1"にする。すると、Ｒ−SFF18の出力Ｑは“1"から
“0"になるので、ORゲート21の出力、つまり出力端子
14の出力は“1"から“0"になる。また、前記した第１
の実施例と同様にORゲート21で論理和をとっていること
により、▲▼が“0"から“1"に変化した時にも
直ちに“0"から“1"に変化する。
発明の効果 以上説明したように、本発明の状態遷移回路によれ
ば、LSIのリセット時において、あらかじめ必要なマス
タクロック数を設定し、リセット信号遅延回路でリセッ
ト信号の入力から前記マスタクロック数をカウントした
後に前記リセット信号を遅延させた信号を出力し、前記
リセット信号遅延回路の出力とマスタクロック信号をシ
ステムクロック発生回路に入力し、前記システムクロッ
ク発生回路の出力と前記リセット信号をリセット信号と
してではなくデータ信号として状態制御回路に入力する
ことによって、前記状態制御回路の消去してはならない
データ、遷移状態を保護することができるという効果が
得られる。
ば、LSIのリセット時において、あらかじめ必要なマス
タクロック数を設定し、リセット信号遅延回路でリセッ
ト信号の入力から前記マスタクロック数をカウントした
後に前記リセット信号を遅延させた信号を出力し、前記
リセット信号遅延回路の出力とマスタクロック信号をシ
ステムクロック発生回路に入力し、前記システムクロッ
ク発生回路の出力と前記リセット信号をリセット信号と
してではなくデータ信号として状態制御回路に入力する
ことによって、前記状態制御回路の消去してはならない
データ、遷移状態を保護することができるという効果が
得られる。
第１図本発明の基本的実施例を示す回路ブロック構成
図、第２図は第１図に示した本発明の状態制御回路の詳
細を示すブロック構成図、第３図は本発明の動作タイミ
ングチャート、第４図は本発明に係るリセット信号遅延
回路の第１の実施例を示すブロック構成図、第５図は本
発明に係るリセット信号遅延回路の第１の実施例のタイ
ミングチャート、第６図は本発明に係るリセット信号遅
延回路の第２の実施例を示すブロック構成図、第７図は
本発明に係るリセット信号遅延回路の第２の実施例のタ
イミングチャート、第８図は従来例の回路ブロック図、
第９図は従来例における状態制御回路のブロック図、第
10図は従来例のタイミングチャートである。 １……▲▼入力端子、２……CLK（マスタク
ロック）入力端子、３、４……入力バッファ、５……▲
▼信号遅延回路、６……DPLL、７……状態制
御回路、８……▲▼信号、９……CK信号、10……
信号、11……SCLK（システムクロック）信号、12……
▲▼入力端子、13……CK入力端子、14……
出力端子、15……シフトレジスタ、16、21……ORゲー
ト、17、20……微分回路、18……Ｒ−Ｓフリップフロッ
プ、19……バイナリカウンタ、G1〜G10……状態制御回
路のゲート、F1〜F10……状態制御回路のフリップフロ
ップ。
図、第２図は第１図に示した本発明の状態制御回路の詳
細を示すブロック構成図、第３図は本発明の動作タイミ
ングチャート、第４図は本発明に係るリセット信号遅延
回路の第１の実施例を示すブロック構成図、第５図は本
発明に係るリセット信号遅延回路の第１の実施例のタイ
ミングチャート、第６図は本発明に係るリセット信号遅
延回路の第２の実施例を示すブロック構成図、第７図は
本発明に係るリセット信号遅延回路の第２の実施例のタ
イミングチャート、第８図は従来例の回路ブロック図、
第９図は従来例における状態制御回路のブロック図、第
10図は従来例のタイミングチャートである。 １……▲▼入力端子、２……CLK（マスタク
ロック）入力端子、３、４……入力バッファ、５……▲
▼信号遅延回路、６……DPLL、７……状態制
御回路、８……▲▼信号、９……CK信号、10……
信号、11……SCLK（システムクロック）信号、12……
▲▼入力端子、13……CK入力端子、14……
出力端子、15……シフトレジスタ、16、21……ORゲー
ト、17、20……微分回路、18……Ｒ−Ｓフリップフロッ
プ、19……バイナリカウンタ、G1〜G10……状態制御回
路のゲート、F1〜F10……状態制御回路のフリップフロ
ップ。
Claims (1)
- 【請求項１】LSIのリセット時においてあらかじめ必要
なマスタクロック数を設定しリセット信号の入力から前
記マスタクロック数をカウントした後に前記リセット信
号を遅延させた信号を出力するリセット信号遅延回路
と、前記リセット信号遅延回路の出力とマスタクロック
信号を入力しシステムクロック信号を出力するシステム
クロック発生回路と、前記システムクロック発生回路の
出力と前記リセット信号をデータ信号として入力する状
態制御回路とを有することを特徴とする状態遷移回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156551A JP2924100B2 (ja) | 1990-06-14 | 1990-06-14 | 状態遷移回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2156551A JP2924100B2 (ja) | 1990-06-14 | 1990-06-14 | 状態遷移回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0452716A JPH0452716A (ja) | 1992-02-20 |
| JP2924100B2 true JP2924100B2 (ja) | 1999-07-26 |
Family
ID=15630273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2156551A Expired - Lifetime JP2924100B2 (ja) | 1990-06-14 | 1990-06-14 | 状態遷移回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924100B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456135B1 (en) * | 2000-09-19 | 2002-09-24 | Thomson Licensing S.A. | System and method for single pin reset a mixed signal integrated circuit |
-
1990
- 1990-06-14 JP JP2156551A patent/JP2924100B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452716A (ja) | 1992-02-20 |
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