JP3372858B2 - カウンタ - Google Patents
カウンタInfo
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- JP3372858B2 JP3372858B2 JP04335498A JP4335498A JP3372858B2 JP 3372858 B2 JP3372858 B2 JP 3372858B2 JP 04335498 A JP04335498 A JP 04335498A JP 4335498 A JP4335498 A JP 4335498A JP 3372858 B2 JP3372858 B2 JP 3372858B2
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- clock signal
- signal
- detection signal
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は所定の数のクロック
を数えるカウンタに関し、特に高速なクロックを用いる
集積回路に内蔵されるのに適したカウンタに関する。
を数えるカウンタに関し、特に高速なクロックを用いる
集積回路に内蔵されるのに適したカウンタに関する。
【０００２】
【従来の技術】クロックに同期する同期式計数回路を用
いて、所定の数のクロックが入力されたときにパルスを
出力するカウンタがある。このようなカウンタは、例え
ばディスプレイ装置の水平同期信号の生成などに広く用
いられている。
いて、所定の数のクロックが入力されたときにパルスを
出力するカウンタがある。このようなカウンタは、例え
ばディスプレイ装置の水平同期信号の生成などに広く用
いられている。
【０００３】図６に、所定数のクロックを数える、一般
的なカウンタのブロック図を示す。カウンタ６０は、計
数回路６１でクロックＣＬＫの数をカウントし、比較器
６２で計数回路６１の計数値（Ｑ０〜Ｑｎ）と所定の数
を示す外部設定値ＨＤＢ（ＨＤＢ０〜ＨＤＢｎ）とを比
較して、両値が一致したときに計数終了信号ＯＵＴを出
力する。なお、計数回路６１はリセット信号ＲＳＴで初
期化される。また、比較器６２は例えばＥＸ−ＮＯＲ回
路で構成されており、入力される計数値（Ｑ０〜Ｑｎ）
と外部設定値ＨＤＢ（ＨＤＢ０〜ＨＤＢｎ）は、同数の
ビットで構成されている。
的なカウンタのブロック図を示す。カウンタ６０は、計
数回路６１でクロックＣＬＫの数をカウントし、比較器
６２で計数回路６１の計数値（Ｑ０〜Ｑｎ）と所定の数
を示す外部設定値ＨＤＢ（ＨＤＢ０〜ＨＤＢｎ）とを比
較して、両値が一致したときに計数終了信号ＯＵＴを出
力する。なお、計数回路６１はリセット信号ＲＳＴで初
期化される。また、比較器６２は例えばＥＸ−ＮＯＲ回
路で構成されており、入力される計数値（Ｑ０〜Ｑｎ）
と外部設定値ＨＤＢ（ＨＤＢ０〜ＨＤＢｎ）は、同数の
ビットで構成されている。
【０００４】一般的に、計数回路６１には図７に示され
る回路が用いられる。計数回路７０は、クロック信号Ｃ
ＬＫが共通に入力される出力回路であるＤ型フリップフ
ロップ７００〜７０ｎと、計数値の桁上げを行なう帰還
部７１とで構成される。計数値はＢＣＤコードで表現さ
れ、Ｑ０がＬＳＢ，ＱｎがＭＳＢである。ところで、こ
の回路の動作周波数は、主に帰還部７１の動作速度によ
って左右される。すなわち、帰還部７１はインバータ７
１０，ＥＸ−ＯＲ回路７２０〜７２ｎおよびＡＮＤ回路
７３０〜７３ｎといったゲート回路から構成されている
ので、計数回路７０の最大動作可能周波数は、帰還部７
１を構成するゲート回路のゲート遅延に依存することに
なる。
る回路が用いられる。計数回路７０は、クロック信号Ｃ
ＬＫが共通に入力される出力回路であるＤ型フリップフ
ロップ７００〜７０ｎと、計数値の桁上げを行なう帰還
部７１とで構成される。計数値はＢＣＤコードで表現さ
れ、Ｑ０がＬＳＢ，ＱｎがＭＳＢである。ところで、こ
の回路の動作周波数は、主に帰還部７１の動作速度によ
って左右される。すなわち、帰還部７１はインバータ７
１０，ＥＸ−ＯＲ回路７２０〜７２ｎおよびＡＮＤ回路
７３０〜７３ｎといったゲート回路から構成されている
ので、計数回路７０の最大動作可能周波数は、帰還部７
１を構成するゲート回路のゲート遅延に依存することに
なる。
【０００５】近年、集積回路には高速動作が要求されて
おり、それに伴って集積回路で用いられるクロック信号
の周波数も高くなっている。しかしながら、計数回路７
０は、クロック信号ＣＬＫの周波数が高くなると帰還部
７１のゲート遅延のために計数値の桁上げがクロック信
号ＣＬＫの入力に間にあわず、誤動作する場合がある。
したがって、最近は図７のような計数回路を用いずに、
シフトレジスタやフリップフロップのみでカウンタを構
成し、計数動作の高速化を図っている。しかしながら、
それらの計数回路では、回路規模や消費電力の点で問題
があった。
おり、それに伴って集積回路で用いられるクロック信号
の周波数も高くなっている。しかしながら、計数回路７
０は、クロック信号ＣＬＫの周波数が高くなると帰還部
７１のゲート遅延のために計数値の桁上げがクロック信
号ＣＬＫの入力に間にあわず、誤動作する場合がある。
したがって、最近は図７のような計数回路を用いずに、
シフトレジスタやフリップフロップのみでカウンタを構
成し、計数動作の高速化を図っている。しかしながら、
それらの計数回路では、回路規模や消費電力の点で問題
があった。
【０００６】以下、図６の計数回路６１として適用され
る、高速計数回路の例を説明する。
る、高速計数回路の例を説明する。
【０００７】図８は、特開平６３−１０７３１７号公報
に記載された計数回路である。計数回路８０は、ｎ個の
フリップフロップ８００〜８０ｎを直列に接続してシフ
トレジスタを構成することによりｎ進カウンタを構成し
ている。動作状態においては、データ信号Ｄとして
「１」（アクティブレベルＨ）が入力されており、クロ
ック信号ＣＬＫの入力に応答して、ＡＮＤ回路８１１，
８１２…ＯＲ回路８１ｎから順々にパルスＯ０〜Ｏｎが
出力される。また、フリップフロップ８０ｎの出力Ｑｎ
が「１」となると、この反転出力／Ｑにより、全てのフ
リップフロップ８００〜８０ｎが初期化される。
に記載された計数回路である。計数回路８０は、ｎ個の
フリップフロップ８００〜８０ｎを直列に接続してシフ
トレジスタを構成することによりｎ進カウンタを構成し
ている。動作状態においては、データ信号Ｄとして
「１」（アクティブレベルＨ）が入力されており、クロ
ック信号ＣＬＫの入力に応答して、ＡＮＤ回路８１１，
８１２…ＯＲ回路８１ｎから順々にパルスＯ０〜Ｏｎが
出力される。また、フリップフロップ８０ｎの出力Ｑｎ
が「１」となると、この反転出力／Ｑにより、全てのフ
リップフロップ８００〜８０ｎが初期化される。
【０００８】図９は、特開平５−１３６６９１号公報に
記載された計数回路である。計数回路９０は、クロック
信号ＣＬＫが共通に入力されるＤ型フリップフロップ９
００〜９０２と、帰還部を構成するＴ型フリップフロッ
プ９１１〜９１４とで構成される。ただし帰還部は、図
７の帰還部７１のように桁上げを行なうものではない。
すなわち、図７の計数回路７０のようにＢＣＤコードの
計数値を出力するのではなく、クロック信号ＣＬＫの入
力に応答してＱ０〜Ｑ３の４ビットで構成される１６個
の異なる値を出力する。
記載された計数回路である。計数回路９０は、クロック
信号ＣＬＫが共通に入力されるＤ型フリップフロップ９
００〜９０２と、帰還部を構成するＴ型フリップフロッ
プ９１１〜９１４とで構成される。ただし帰還部は、図
７の帰還部７１のように桁上げを行なうものではない。
すなわち、図７の計数回路７０のようにＢＣＤコードの
計数値を出力するのではなく、クロック信号ＣＬＫの入
力に応答してＱ０〜Ｑ３の４ビットで構成される１６個
の異なる値を出力する。
【０００９】
【発明が解決しようとする課題】図８および図９に示し
た計数回路を図６の計数回路６１として用いると、次の
ような問題が生じる。
た計数回路を図６の計数回路６１として用いると、次の
ような問題が生じる。
【００１０】例えば、２５６進の計数回路を考えた場
合、図７の計数回路７０では８個のＤ型フリップフロッ
プとそれに対応した帰還部で構成される。これに対し
て、図８の計数回路８０では、２５６個のフリップフロ
ップとゲート回路が必要となる。従って、比較器も含め
て、回路規模の増大が問題となる。さらに、全てのフリ
ップフロップが高速なクロック信号に同期して動作する
ため、消費電力も増大する。また図９の計数回路９０で
は、Ｄ型フリップフロップの数は図７の計数回路７０よ
り１つ少なくなるが、帰還部をＴ型フリップフロップで
構成しているため、図７の帰還部７１の数倍のゲート数
が必要となり、回路規模および消費電力が増大する。
合、図７の計数回路７０では８個のＤ型フリップフロッ
プとそれに対応した帰還部で構成される。これに対し
て、図８の計数回路８０では、２５６個のフリップフロ
ップとゲート回路が必要となる。従って、比較器も含め
て、回路規模の増大が問題となる。さらに、全てのフリ
ップフロップが高速なクロック信号に同期して動作する
ため、消費電力も増大する。また図９の計数回路９０で
は、Ｄ型フリップフロップの数は図７の計数回路７０よ
り１つ少なくなるが、帰還部をＴ型フリップフロップで
構成しているため、図７の帰還部７１の数倍のゲート数
が必要となり、回路規模および消費電力が増大する。
【００１１】したがって、本発明は、回路規模および消
費電力の増加を低く抑えた、高速のクロック信号を計数
できるカウンタを提供することを目的とする。
費電力の増加を低く抑えた、高速のクロック信号を計数
できるカウンタを提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のカウンタは、ク
ロック信号が入力され当該クロック信号を分周して分周
クロック信号を出力する分周回路と、所定の数を表す外
部設定値が入力され当該外部設定値を第１のビット数で
表される第１の外部設定値と第２のビット数で表される
第２の外部設定値とに分割する分割手段と、分周クロッ
ク信号に同期して第１のビット数で表わされる第１の計
数値を出力する第１の計数回路と、第１の外部設定値と
第１の計数値とを比較して両値が一致したときに一致検
出信号を出力する第１の比較器と、クロック信号が入力
され第１の比較器から一致検出信号が出力されてから第
２の外部設定値で指定された数の当該クロック信号が入
力されたときに一致検出信号を計数終了信号として出力
する出力手段とを有し、出力手段は、クロック信号に同
期して第２の計数値を出力する第２の計数回路と、一致
検出信号が入力され第２の外部設定値と第２の計数値と
を比較して両値が一致したときに一致検出信号を前記計
数終了信号として出力する第２の比較器とを備え、前記
第２の計数回路は、一致検出信号をクロック信号に同期
してシフトして当該シフト出力を前記第２の計数値とし
て出力するシフトレジスタである。
ロック信号が入力され当該クロック信号を分周して分周
クロック信号を出力する分周回路と、所定の数を表す外
部設定値が入力され当該外部設定値を第１のビット数で
表される第１の外部設定値と第２のビット数で表される
第２の外部設定値とに分割する分割手段と、分周クロッ
ク信号に同期して第１のビット数で表わされる第１の計
数値を出力する第１の計数回路と、第１の外部設定値と
第１の計数値とを比較して両値が一致したときに一致検
出信号を出力する第１の比較器と、クロック信号が入力
され第１の比較器から一致検出信号が出力されてから第
２の外部設定値で指定された数の当該クロック信号が入
力されたときに一致検出信号を計数終了信号として出力
する出力手段とを有し、出力手段は、クロック信号に同
期して第２の計数値を出力する第２の計数回路と、一致
検出信号が入力され第２の外部設定値と第２の計数値と
を比較して両値が一致したときに一致検出信号を前記計
数終了信号として出力する第２の比較器とを備え、前記
第２の計数回路は、一致検出信号をクロック信号に同期
してシフトして当該シフト出力を前記第２の計数値とし
て出力するシフトレジスタである。
【００１３】
【００１４】また、本発明では、分周回路の分周数がｄ
のとき第２のビット数はｌｏｇ2ｄとする。さらに、第
２のビット数がｌのときシフトレジスタの段数は２l−
１とする。
のとき第２のビット数はｌｏｇ2ｄとする。さらに、第
２のビット数がｌのときシフトレジスタの段数は２l−
１とする。
【００１５】
【発明の実施の形態】図１に、本発明のカウンタのブロ
ック図を示す。本発明では、計数回路１２として、回路
規模および消費電力の小さい、図７の計数回路を用い
る。そして、計数回路１２を高速なクロック信号ＣＬＫ
に対応させるため、クロック入力端子１６から入力され
たクロック信号ＣＬＫ（以下原クロック信号）を、分周
回路１１で分周して計数回路１２に供給する。分周され
たクロック信号ＣＬＫＤ（以下分周クロック信号）を計
数回路１２の最大動作可能周波数とすれば、カウンタ１
０に供給される原クロック信号ＣＬＫは分周クロック信
号ＣＬＫＤの数倍の周波数とすることができる。
ック図を示す。本発明では、計数回路１２として、回路
規模および消費電力の小さい、図７の計数回路を用い
る。そして、計数回路１２を高速なクロック信号ＣＬＫ
に対応させるため、クロック入力端子１６から入力され
たクロック信号ＣＬＫ（以下原クロック信号）を、分周
回路１１で分周して計数回路１２に供給する。分周され
たクロック信号ＣＬＫＤ（以下分周クロック信号）を計
数回路１２の最大動作可能周波数とすれば、カウンタ１
０に供給される原クロック信号ＣＬＫは分周クロック信
号ＣＬＫＤの数倍の周波数とすることができる。
【００１６】本発明では、計数動作を、上位ビットと下
位ビットとに分けて行なう。すなわち、所定の数を表す
外部設定値ＨＤＢがｎ（＝上位ｍ＋下位ｌ）ビットで構
成されるとすると、上位ｍビット（０〜ｍ−１）の計数
を計数回路１２で行い、下位ｌビット（０〜ｌ−１）の
計数をシフトレジスタ１４で行なう。下位ビットの数ｌ
は、分周数をｄとすると、ｌ＝ｌｏｇ2ｄで求められ
る。分周比は２の階乗がよく、例えば、原クロック信号
ＣＬＫを２分周した場合はｌ＝１，４分周した場合はｌ
＝２，８分周した場合はｌ＝３となる。このとき、シフ
トレジスタ１４の段数は２l−１で求められる。
位ビットとに分けて行なう。すなわち、所定の数を表す
外部設定値ＨＤＢがｎ（＝上位ｍ＋下位ｌ）ビットで構
成されるとすると、上位ｍビット（０〜ｍ−１）の計数
を計数回路１２で行い、下位ｌビット（０〜ｌ−１）の
計数をシフトレジスタ１４で行なう。下位ビットの数ｌ
は、分周数をｄとすると、ｌ＝ｌｏｇ2ｄで求められ
る。分周比は２の階乗がよく、例えば、原クロック信号
ＣＬＫを２分周した場合はｌ＝１，４分周した場合はｌ
＝２，８分周した場合はｌ＝３となる。このとき、シフ
トレジスタ１４の段数は２l−１で求められる。
【００１７】外部設定値ＨＤＢは分割手段１８’によっ
て分割され、上位ビットＨＤＢＬ＋０〜ＨＤＢＭ−１は
比較器１３に、下位ビットＨＤＢ０〜ＨＤＢＬ−１はマ
ルチプレクサ１５にそれぞれ入力される。したがって、
比較器１３では、外部設定値ＨＤＢのうちのＨＤＢＬ＋
０〜ＨＤＢＭ−１（ｍビット）と計数回路１２の計数値
Ｑ０〜ＱＭ−１（ｍビット）とを比較し、両値が一致し
たときに一致検出信号ＯＵＴ０を出力端子Ｙから出力す
る。なお、比較器１３は、例えば２入力ＥＸ−ＮＯＲ回
路で構成され、一方の入力に計数回路の出力Ｑを、他方
の入力に外部設定値ＨＤＢを入力する。したがって、計
数値Ｑ０〜ＱＭ−１と外部設定値ＨＤＢＬ＋０〜ＨＤＢ
Ｍ−１が一致したとき、一致検出信号ＯＵＴ０は「１」
（アクティブレベルＨ）となり、不一致のとき「０」
（インアクティブレベルＬ）となる。
て分割され、上位ビットＨＤＢＬ＋０〜ＨＤＢＭ−１は
比較器１３に、下位ビットＨＤＢ０〜ＨＤＢＬ−１はマ
ルチプレクサ１５にそれぞれ入力される。したがって、
比較器１３では、外部設定値ＨＤＢのうちのＨＤＢＬ＋
０〜ＨＤＢＭ−１（ｍビット）と計数回路１２の計数値
Ｑ０〜ＱＭ−１（ｍビット）とを比較し、両値が一致し
たときに一致検出信号ＯＵＴ０を出力端子Ｙから出力す
る。なお、比較器１３は、例えば２入力ＥＸ−ＮＯＲ回
路で構成され、一方の入力に計数回路の出力Ｑを、他方
の入力に外部設定値ＨＤＢを入力する。したがって、計
数値Ｑ０〜ＱＭ−１と外部設定値ＨＤＢＬ＋０〜ＨＤＢ
Ｍ−１が一致したとき、一致検出信号ＯＵＴ０は「１」
（アクティブレベルＨ）となり、不一致のとき「０」
（インアクティブレベルＬ）となる。
【００１８】一致検出信号ＯＵＴ０が出力されたら、そ
の信号ＯＵＴ０を原クロック信号ＣＬＫにもとづいてシ
フトレジスタ１４でシフトして、リタイミング一致検出
信号ＯＵＴ１〜ＯＵＴ２l−１を生成する。これらの信
号ＯＵＴ１〜ＯＵＴ２l−１は原クロック信号ＣＬＫの
計数値に相当する。生成された一致検出信号ＯＵＴ１〜
ＯＵＴ２l−１はマルチプレクサ１５に入力され、外部
設定値ＨＤＢの下位ビットｌによって選択されて計数終
了信号ＯＵＴとして一つだけ出力される。すなわち、シ
フトレジスタ１４は実質的に下位ビットの計数回路とし
て振るまい、マルチプレクサ１５は実質的に下位ビット
の比較器として振るまう。
の信号ＯＵＴ０を原クロック信号ＣＬＫにもとづいてシ
フトレジスタ１４でシフトして、リタイミング一致検出
信号ＯＵＴ１〜ＯＵＴ２l−１を生成する。これらの信
号ＯＵＴ１〜ＯＵＴ２l−１は原クロック信号ＣＬＫの
計数値に相当する。生成された一致検出信号ＯＵＴ１〜
ＯＵＴ２l−１はマルチプレクサ１５に入力され、外部
設定値ＨＤＢの下位ビットｌによって選択されて計数終
了信号ＯＵＴとして一つだけ出力される。すなわち、シ
フトレジスタ１４は実質的に下位ビットの計数回路とし
て振るまい、マルチプレクサ１５は実質的に下位ビット
の比較器として振るまう。
【００１９】
【実施例】以下、本発明の具体的な実施例を説明する。
第１の実施例は図２のように構成される。本実施例は８
ビットまでの計数、すなわち０〜２５５までの原クロッ
ク信号ＣＬＫを計数できるカウンタである。このカウン
タ２０では、２分周回路１１ａによって、原クロック信
号ＣＬＫを２分周して、分周クロック信号ＣＬＫＤを生
成している。すなわち、分周クロック信号ＣＬＫＤがｆ
［Ｍｈｚ］の場合、原クロック信号ＣＬＫは２ｆ［Ｍｈ
ｚ］である。分周数ｄが２であるので、下位ビット数ｌ
は１，シフトレジスタ段数も１となる。したがって、計
数回路１２ａは７ビットの計数値Ｑ１〜Ｑ７を出力する
ように構成され、比較器１３ａにおいて計数値Ｑ１〜Ｑ
７と外部設定値ＨＤＢの上位７ビットＨＤＢ１〜ＨＤＢ
７とが比較される。また、シフトレジスタ１４ａは１段
でよいので１つのフリップフロップＤＦ１で構成され
る。フリップフロップＤＦ１は、比較器１３ａからの一
致検出信号ＯＵＴ０を原クロック信号ＣＬＫによってリ
タイミングして、一致検出信号ＯＵＴ１として出力す
る。マルチプレクサ１５ａには、一致検出信号ＯＵＴ
０，ＯＵＴ１がそれぞれデータ入力端子ＤＩＮ０，ＤＩ
Ｎ１に入力される。これらの一致検出信号ＯＵＴ０，Ｏ
ＵＴ１は、外部設定値ＨＤＢの下位ビットＨＤＢ０の値
によって選択される。すなわち、マルチプレクサ１５ａ
のセレクト端子ＳＥＬに外部設定値ＨＤＢ０が入力され
ており、外部設定値ＨＤＢ０＝「０」のとき一致検出信
号ＯＵＴ０が選択され、「１」のとき一致検出信号ＯＵ
Ｔ１が選択されて計数終了信号ＯＵＴとして出力され
る。
第１の実施例は図２のように構成される。本実施例は８
ビットまでの計数、すなわち０〜２５５までの原クロッ
ク信号ＣＬＫを計数できるカウンタである。このカウン
タ２０では、２分周回路１１ａによって、原クロック信
号ＣＬＫを２分周して、分周クロック信号ＣＬＫＤを生
成している。すなわち、分周クロック信号ＣＬＫＤがｆ
［Ｍｈｚ］の場合、原クロック信号ＣＬＫは２ｆ［Ｍｈ
ｚ］である。分周数ｄが２であるので、下位ビット数ｌ
は１，シフトレジスタ段数も１となる。したがって、計
数回路１２ａは７ビットの計数値Ｑ１〜Ｑ７を出力する
ように構成され、比較器１３ａにおいて計数値Ｑ１〜Ｑ
７と外部設定値ＨＤＢの上位７ビットＨＤＢ１〜ＨＤＢ
７とが比較される。また、シフトレジスタ１４ａは１段
でよいので１つのフリップフロップＤＦ１で構成され
る。フリップフロップＤＦ１は、比較器１３ａからの一
致検出信号ＯＵＴ０を原クロック信号ＣＬＫによってリ
タイミングして、一致検出信号ＯＵＴ１として出力す
る。マルチプレクサ１５ａには、一致検出信号ＯＵＴ
０，ＯＵＴ１がそれぞれデータ入力端子ＤＩＮ０，ＤＩ
Ｎ１に入力される。これらの一致検出信号ＯＵＴ０，Ｏ
ＵＴ１は、外部設定値ＨＤＢの下位ビットＨＤＢ０の値
によって選択される。すなわち、マルチプレクサ１５ａ
のセレクト端子ＳＥＬに外部設定値ＨＤＢ０が入力され
ており、外部設定値ＨＤＢ０＝「０」のとき一致検出信
号ＯＵＴ０が選択され、「１」のとき一致検出信号ＯＵ
Ｔ１が選択されて計数終了信号ＯＵＴとして出力され
る。
【００２０】図３にタイミングチャートを示す。本実施
例の場合、外部設定値の下位ビットＨＤＢ０は最下位ビ
ットであるので、「０」に設定されたとき外部設定値は
偶数であり、「１」のときは奇数である。計数回路１２
ａの出力は、分周クロック信号ＣＬＫＤが原クロック信
号ＣＬＫの２分周クロック信号なので、原クロック信号
ＣＬＫの偶数クロックで変化する。したがって、外部設
定値の上位ビットＨＤＢ１〜ＨＤＢ７が一致した時点で
一致検出信号ＯＵＴ０が発生したとき、最下位ビットＨ
ＤＢ０が「０」のときはマルチプレクサ１５ａで一致検
出信号ＯＵＴ０が計数終了信号ＯＵＴとなる。これに対
して最下位ビットＨＤＢ０が「１」のときは、フリップ
フロップＤＦ１で一致検出信号ＯＵＴ０を原クロック信
号ＣＬＫの奇数クロックに合わせる。このようにしてリ
タイミングした一致検出信号ＯＵＴ１を計数終了信号Ｏ
ＵＴとする。言い換えれば、偶数値の一致検出信号ＯＵ
Ｔ０を１クロックずらして奇数値に対応した一致検出信
号としているのである。
例の場合、外部設定値の下位ビットＨＤＢ０は最下位ビ
ットであるので、「０」に設定されたとき外部設定値は
偶数であり、「１」のときは奇数である。計数回路１２
ａの出力は、分周クロック信号ＣＬＫＤが原クロック信
号ＣＬＫの２分周クロック信号なので、原クロック信号
ＣＬＫの偶数クロックで変化する。したがって、外部設
定値の上位ビットＨＤＢ１〜ＨＤＢ７が一致した時点で
一致検出信号ＯＵＴ０が発生したとき、最下位ビットＨ
ＤＢ０が「０」のときはマルチプレクサ１５ａで一致検
出信号ＯＵＴ０が計数終了信号ＯＵＴとなる。これに対
して最下位ビットＨＤＢ０が「１」のときは、フリップ
フロップＤＦ１で一致検出信号ＯＵＴ０を原クロック信
号ＣＬＫの奇数クロックに合わせる。このようにしてリ
タイミングした一致検出信号ＯＵＴ１を計数終了信号Ｏ
ＵＴとする。言い換えれば、偶数値の一致検出信号ＯＵ
Ｔ０を１クロックずらして奇数値に対応した一致検出信
号としているのである。
【００２１】図２に戻って、具体的な数値を考える。例
えば、原クロック信号ＣＬＫが「２５５個」のときに計
数終了信号ＯＵＴを出力すると仮定する。この場合、外
部設定値ＨＤＢ０〜ＨＤＢ７は、「１１１１１１１１」
と設定される。したがって、比較器１３ａでは、計数回
路１２ａの出力Ｑ１〜Ｑ７が「１１１１１１１（１２
７）」となったときに一致検出信号ＯＵＴ０が発生す
る。ここで、計数回路１２ａは２分周クロックＣＬＫＤ
で計数動作を行なっているため、出力Ｑ１〜Ｑ７が「１
２７」を示すとき原クロック信号ＣＬＫは「２５４」で
ある。今、外部設定値の最下位ビットＨＤＢ０は「１」
であるので、２５５個目の原クロック信号ＣＬＫが発生
されたときに、フリップフロップＤＦ１の出力する一致
検出信号ＯＵＴ１がマルチプレクサ１５ａで選択され、
計数終了信号ＯＵＴが出力される。
えば、原クロック信号ＣＬＫが「２５５個」のときに計
数終了信号ＯＵＴを出力すると仮定する。この場合、外
部設定値ＨＤＢ０〜ＨＤＢ７は、「１１１１１１１１」
と設定される。したがって、比較器１３ａでは、計数回
路１２ａの出力Ｑ１〜Ｑ７が「１１１１１１１（１２
７）」となったときに一致検出信号ＯＵＴ０が発生す
る。ここで、計数回路１２ａは２分周クロックＣＬＫＤ
で計数動作を行なっているため、出力Ｑ１〜Ｑ７が「１
２７」を示すとき原クロック信号ＣＬＫは「２５４」で
ある。今、外部設定値の最下位ビットＨＤＢ０は「１」
であるので、２５５個目の原クロック信号ＣＬＫが発生
されたときに、フリップフロップＤＦ１の出力する一致
検出信号ＯＵＴ１がマルチプレクサ１５ａで選択され、
計数終了信号ＯＵＴが出力される。
【００２２】本発明は、上述したように、高い周波数に
対応しない計数回路１２ａを用いた場合でも、計数回路
の最大動作可能周波数を超えた高速な原クロック信号Ｃ
ＬＫの数を正確に計数することができる。
対応しない計数回路１２ａを用いた場合でも、計数回路
の最大動作可能周波数を超えた高速な原クロック信号Ｃ
ＬＫの数を正確に計数することができる。
【００２３】続いて、本発明の第２の実施例を説明す
る。第２の実施例は図４のように構成される。このカウ
ンタ４０は、第１の実施例と同じく８ビットまでの計数
ができるカウンタであるが、原クロック信号ＣＬＫを４
分周した分周クロック信号ＣＬＫＤを計数回路１２ｂに
供給するものである。したがって、外部設定値ＨＤＢ０
〜ＨＤＢ７は、２ビットの下位ビットＨＤＢ０，ＨＤＢ
１と、６ビットの上位ビットＨＤＢ２〜ＨＤＢ７に分割
される。また、シフトレジスタ１４ｂは３段でよいの
で、フリップフロップＤＦ１〜ＤＦ３で構成されてい
る。これらのフリップフロップＤＦ１〜ＤＦ３から出力
される一致検出信号ＯＵＴ１〜ＯＵＴ３は、マルチプレ
クサ１５ｂにおいて外部設定値の下位ビットＨＤＢ０，
ＨＤＢ１の値にもとづいて選択され、計数終了信号ＯＵ
Ｔとして出力される。
る。第２の実施例は図４のように構成される。このカウ
ンタ４０は、第１の実施例と同じく８ビットまでの計数
ができるカウンタであるが、原クロック信号ＣＬＫを４
分周した分周クロック信号ＣＬＫＤを計数回路１２ｂに
供給するものである。したがって、外部設定値ＨＤＢ０
〜ＨＤＢ７は、２ビットの下位ビットＨＤＢ０，ＨＤＢ
１と、６ビットの上位ビットＨＤＢ２〜ＨＤＢ７に分割
される。また、シフトレジスタ１４ｂは３段でよいの
で、フリップフロップＤＦ１〜ＤＦ３で構成されてい
る。これらのフリップフロップＤＦ１〜ＤＦ３から出力
される一致検出信号ＯＵＴ１〜ＯＵＴ３は、マルチプレ
クサ１５ｂにおいて外部設定値の下位ビットＨＤＢ０，
ＨＤＢ１の値にもとづいて選択され、計数終了信号ＯＵ
Ｔとして出力される。
【００２４】本実施例の場合、一致検出信号ＯＵＴ０〜
ＯＵＴ３と、外部設定値の下位ビットＨＤＢ０，ＨＤＢ
１との対応は、次のようになる。 ＨＤＢ１，ＨＤＢ０が「００」のとき、一致検出信号Ｏ
ＵＴ０を選択。 ＨＤＢ１，ＨＤＢ０が「０１」のとき、一致検出信号Ｏ
ＵＴ１を選択。 ＨＤＢ１，ＨＤＢ０が「１０」のとき、一致検出信号Ｏ
ＵＴ２を選択。 ＨＤＢ１，ＨＤＢ０が「１１」のとき、一致検出信号Ｏ
ＵＴ３を選択。
ＯＵＴ３と、外部設定値の下位ビットＨＤＢ０，ＨＤＢ
１との対応は、次のようになる。 ＨＤＢ１，ＨＤＢ０が「００」のとき、一致検出信号Ｏ
ＵＴ０を選択。 ＨＤＢ１，ＨＤＢ０が「０１」のとき、一致検出信号Ｏ
ＵＴ１を選択。 ＨＤＢ１，ＨＤＢ０が「１０」のとき、一致検出信号Ｏ
ＵＴ２を選択。 ＨＤＢ１，ＨＤＢ０が「１１」のとき、一致検出信号Ｏ
ＵＴ３を選択。
【００２５】図５にタイミングチャートを示す。本実施
例の計数回路１２ｂは原クロック信号ＣＬＫの４回に１
回、カウントアップする。したがって、この４つの原ク
ロックをシフトレジスタ１４ｂで計数して一致検出信号
ＯＵＴ１〜ＯＵＴ３を生成し、マルチプレクサ１５ｂで
外部設定値の下位２ビットＨＤＢ０，ＨＤＢ１と比較し
て計数終了信号ＯＵＴを出力する。
例の計数回路１２ｂは原クロック信号ＣＬＫの４回に１
回、カウントアップする。したがって、この４つの原ク
ロックをシフトレジスタ１４ｂで計数して一致検出信号
ＯＵＴ１〜ＯＵＴ３を生成し、マルチプレクサ１５ｂで
外部設定値の下位２ビットＨＤＢ０，ＨＤＢ１と比較し
て計数終了信号ＯＵＴを出力する。
【００２６】以上の構成によれば、実施例１よりも高速
なクロック信号に対応できる。なお、本実施例は実施例
１に比較して、分周回路，シフトレジスタおよびマルチ
プレクサの回路規模および消費電力は多少大きくなる
が、計数回路および比較回路の規模および消費電力は小
さくなる。このように、本発明では供給クロック信号を
高周波にしても、回路規模および消費電力がそれほど増
大しない。
なクロック信号に対応できる。なお、本実施例は実施例
１に比較して、分周回路，シフトレジスタおよびマルチ
プレクサの回路規模および消費電力は多少大きくなる
が、計数回路および比較回路の規模および消費電力は小
さくなる。このように、本発明では供給クロック信号を
高周波にしても、回路規模および消費電力がそれほど増
大しない。
【００２７】
【発明の効果】以上の説明から明らかなように、本発明
のカウンタでは従来の図６のカウンタに対して分周回
路，シフトレジスタ，およびマルチプレクサを付加する
が、原クロック信号を高周波にするほど、計数回路およ
び比較回路の規模が小さくなる。したがって回路規模の
増大は少なく済む。また、原クロック信号を分周して低
周波で計数回路を動作させることができるため、消費電
力の点においても優れている。すなわち、本発明によれ
ば、図６のカウンタに図８または図９に示した計数回路
を適用した回路に対して、回路規模および消費電力の点
で優れたカウンタを実現できる。
のカウンタでは従来の図６のカウンタに対して分周回
路，シフトレジスタ，およびマルチプレクサを付加する
が、原クロック信号を高周波にするほど、計数回路およ
び比較回路の規模が小さくなる。したがって回路規模の
増大は少なく済む。また、原クロック信号を分周して低
周波で計数回路を動作させることができるため、消費電
力の点においても優れている。すなわち、本発明によれ
ば、図６のカウンタに図８または図９に示した計数回路
を適用した回路に対して、回路規模および消費電力の点
で優れたカウンタを実現できる。
【図１】本発明の一実施形態の回路構成を示すブロック
図。
図。
【図２】本発明の第１の実施例を示す回路図。
【図３】本発明の第１の実施例の動作を示すタイミング
図。
図。
【図４】本発明の第２の実施例を示す回路図。
【図５】本発明の第２の実施例の動作を示すタイミング
図。
図。
【図６】従来のカウンタの回路構成を示すブロック図。
【図７】本発明で用いられる計数回路を示す回路図。
【図８】シフトレジスタで構成された従来の高速計数回
路を示す回路図。
路を示す回路図。
【図９】フリップフロップで構成された従来の高速計数
回路を示す回路図。
回路を示す回路図。
１０，２０，４０，６０ カウンタ
１１，１１ａ，１１ｂ 分周回路
１２，１２ａ，１２ｂ，６１ 計数回路
１３，１３ａ，１３ｂ，６２ 比較器
１４，１４ａ，１４ｂ シフトレジスタ
１５，１５ａ，１５ｂ マルチプレクサ
１６，１７，１８，１９ 端子
１８’ 外部設定値分割手段
ＤＦ１〜ＤＦ３ フリップフロップ
７００〜７０ｎ，８００〜８０ｎ，９００〜９０２
Ｄ型フリップフロップ ７１０ インバータ ７２０〜７２ｎ ＥＸ−ＯＲ回路 ７３０〜７３ｎ，８１１，８１２ ＡＮＤ回路 ８１ｎ ＯＲ回路 ９１１〜９１４ Ｔ型フリップフロップ
Ｄ型フリップフロップ ７１０ インバータ ７２０〜７２ｎ ＥＸ−ＯＲ回路 ７３０〜７３ｎ，８１１，８１２ ＡＮＤ回路 ８１ｎ ＯＲ回路 ９１１〜９１４ Ｔ型フリップフロップ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 21/00
H03K 23/00
H03M 1/00
Claims (5)
- 【請求項１】 クロック信号が入力され当該クロック信
号を分周して分周クロック信号を出力する分周回路と、
所定の数を表す外部設定値が入力され当該外部設定値を
第１のビット数で表される第１の外部設定値と第２のビ
ット数で表される第２の外部設定値とに分割する分割手
段と、前記分周クロック信号に同期して前記第１のビッ
ト数で表わされる第１の計数値を出力する第１の計数回
路と、前記第１の外部設定値と前記第１の計数値とを比
較して両値が一致したときに一致検出信号を出力する第
１の比較器と、前記クロック信号が入力され前記第１の
比較器から前記一致検出信号が出力されてから前記第２
の外部設定値で指定された数の当該クロック信号が入力
されたときに前記一致検出信号を計数終了信号として出
力する出力手段とを有し、前記出力手段は、前記クロック信号に同期して第２の計
数値を出力する第２の計数回路と、前記一致検出信号が
入力され前記第２の外部設定値と前記第２の計数値とを
比較して両値が一致したときに前記一致検出信号を前記
計数終了信号として出力する第２の比較器とを備え、 前記第２の計数回路は、前記一致検出信号を前記クロッ
ク信号に同期してシフトして当該シフト出力を前記第２
の計数値として出力するシフトレジスタである ことを特
徴とするカウンタ。 - 【請求項２】クロック信号が入力され当該クロック信号
を分周して分周クロック信号を出力する分周回路と、所
定の数を表す外部設定値が入力され当該外部設定値を第
１のビット数で表される第１の外部設定値と第２のビッ
ト数で表される第２の外部設定値とに分割する分割手段
と、前記分周クロック信号に同期して前記第１のビット
数で表わされる第１の計数値を出力する第１の計数回路
と、前記第１の外部設定値と前記第１の計数値とを比較
して両値が一致したときに一致検出信号を出力する第１
の比較器と、前記クロック信号が入力され前記第１の比
較器から前記一致検出信号が出力されてから前記第２の
外部設定値で指定された数の当該クロック信号が入力さ
れたときに前記一致検出信号を計数終了信号として出力
する出力手段とを有し、前記分周回路の分周数がｄのとき、前記第２のビット数
はｌｏｇ 2 ｄであり、 前記出力手段は、前記クロック信号に同期して第２の計
数値を出力する第２の計数回路と、前記一致検出信号が
入力され前記第２の外部設定値と前記第２の計数値とを
比較して両値が一致したときに前記一致検出信号を前記
計数終了信号として出力する第２の比較器とを備え、 前記第２の計数回路は、前記一致検出信号を前記クロッ
ク信号に同期してシフトして当該シフト出力を前記第２
の計数値として出力するシフトレジスタである ことを特
徴とするカウンタ。 - 【請求項３】 前記第２のビット数がｌのとき、前記シ
フトレジスタの段数は２l−１であることを特徴とする
請求項１または２記載のカウンタ。 - 【請求項４】 前記第２の比較器は、前記一致検出信号
および前記シフト出力を前記第２の外部設定値にもとづ
いて選択して前記計数終了信号として出力するマルチプ
レクサであることを特徴とする請求項１または２記載の
カウンタ。 - 【請求項５】 クロック信号が入力され当該クロック信
号を２の階乗で分周して分周クロック信号を出力する分
周回路と、所定のビット数の外部設定値が入力され当該
外部設定値を第１のビット数の第１の外部設定値と第２
のビット数の第２の外部設定値とに分割する分割手段
と、前記分周クロック信号に同期して動作し前記クロッ
ク信号が前記第１の外部設定値の数入力されたときに一
致検出信号を出力する第１の計数比較手段と、前記クロ
ック信号に同期して動作し前記第１の計数比較手段から
前記一致検出信号が出力されてから前記クロック信号が
前記第２の外部設定値の数入力されたときに前記一致検
出信号を計数終了信号として出力する第２の計数比較手
段とを有し、前記第１の計数比較手段は、前記分周クロック信号が共
通に入力される第１および第２のフリップフロップと前
記第１のフリップフロップの出力を桁上げ信号として前
記第２のフリップフロップに供給するゲート回路とを備
える第１の計数回路を含み、前記第２の計数比較手段
は、前記クロック信号が共通に入力される第３および第
４のフリップフロップで構成されかつ前記一致検出信号
をデータ入力とするシフトレジスタを備える第２の計数
回路を含む ことを特徴とするカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04335498A JP3372858B2 (ja) | 1997-02-27 | 1998-02-25 | カウンタ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4413997 | 1997-02-27 | ||
| JP9-44139 | 1997-02-27 | ||
| JP04335498A JP3372858B2 (ja) | 1997-02-27 | 1998-02-25 | カウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303738A JPH10303738A (ja) | 1998-11-13 |
| JP3372858B2 true JP3372858B2 (ja) | 2003-02-04 |
Family
ID=26383111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04335498A Expired - Fee Related JP3372858B2 (ja) | 1997-02-27 | 1998-02-25 | カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3372858B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4666462B2 (ja) * | 2005-01-14 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | カウンタ回路と、それを含む半導体装置 |
| JP2009212736A (ja) * | 2008-03-04 | 2009-09-17 | Fujitsu Microelectronics Ltd | 半導体集積回路 |
| JP6472766B2 (ja) * | 2016-03-16 | 2019-02-20 | 株式会社東芝 | 乱数生成回路 |
-
1998
- 1998-02-25 JP JP04335498A patent/JP3372858B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10303738A (ja) | 1998-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021029 |
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