JPH10224335A - ビット位相検出回路およびビット同期回路 - Google Patents
ビット位相検出回路およびビット同期回路Info
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- JPH10224335A JPH10224335A JP9031480A JP3148097A JPH10224335A JP H10224335 A JPH10224335 A JP H10224335A JP 9031480 A JP9031480 A JP 9031480A JP 3148097 A JP3148097 A JP 3148097A JP H10224335 A JPH10224335 A JP H10224335A
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Abstract
(57)【要約】
【課題】 ＤＦＦ回路の位相余裕という性質に影響さ
れないビット位相検出回路を実現する。 【解決手段】 データ信号を入力して該データ信号の変
化点に対応するパルスを発生するデータ変化点検出回路
（３、４）と、該データ変化点検出回路の出力パルス信
号とクロック信号との論理積をとり前記データ信号と前
記クロック信号の間の位相関係の良否を示す信号を出力
する論理積回路（５）とからなる。
れないビット位相検出回路を実現する。 【解決手段】 データ信号を入力して該データ信号の変
化点に対応するパルスを発生するデータ変化点検出回路
（３、４）と、該データ変化点検出回路の出力パルス信
号とクロック信号との論理積をとり前記データ信号と前
記クロック信号の間の位相関係の良否を示す信号を出力
する論理積回路（５）とからなる。
Description
【０００１】
【発明の属する技術分野】本発明は、ビット位相が任意
な入力データ信号を扱うディジタル伝送装置やディジタ
ル信号処理装置のための、入力データ信号と装置のシス
テムクロック信号との間の位相関係の良否を判定するビ
ット位相検出回路、および入力データ信号をシステムク
ロック信号に同期させるビット同期回路に関するもので
ある。
な入力データ信号を扱うディジタル伝送装置やディジタ
ル信号処理装置のための、入力データ信号と装置のシス
テムクロック信号との間の位相関係の良否を判定するビ
ット位相検出回路、および入力データ信号をシステムク
ロック信号に同期させるビット同期回路に関するもので
ある。
【０００２】
【従来の技術】従来、この種のビット位相検出回路は、
クロック信号あるいはデータ信号を多相化し、これら多
相のクロック信号またはデータ信号を用いて、Ｄ型フリ
ップフロップ回路（以下、「ＤＦＦ回路」と呼ぶ）によ
る信号の取り込みを行い、そのＤＦＦ回路の出力の比較
結果によってビット位相検出を行うものであり、またビ
ット同期回路は、そのビット位相検出回路の検出結果を
クロック信号またはデータ信号の遅延制御回路に戻すこ
とによって、クロック信号とデータ信号との最適位相を
決定するものであった。
クロック信号あるいはデータ信号を多相化し、これら多
相のクロック信号またはデータ信号を用いて、Ｄ型フリ
ップフロップ回路（以下、「ＤＦＦ回路」と呼ぶ）によ
る信号の取り込みを行い、そのＤＦＦ回路の出力の比較
結果によってビット位相検出を行うものであり、またビ
ット同期回路は、そのビット位相検出回路の検出結果を
クロック信号またはデータ信号の遅延制御回路に戻すこ
とによって、クロック信号とデータ信号との最適位相を
決定するものであった。
【０００３】図１４は従来のビット位相検出回路の一例
を示す構成図である。１０１はデータ信号Ｄ１の入力端
子、１０２はクロック信号ＣＫの入力端子、１０３はデ
ータ信号Ｄ１を所定時間遅延させてデータ信号Ｄ２とし
て出力する遅延回路、１０４、１０５はＤＦＦ回路、１
０６は排他的論理和（ＥＸＯＲ）回路、１０７は位相検
出信号の出力端子である。
を示す構成図である。１０１はデータ信号Ｄ１の入力端
子、１０２はクロック信号ＣＫの入力端子、１０３はデ
ータ信号Ｄ１を所定時間遅延させてデータ信号Ｄ２とし
て出力する遅延回路、１０４、１０５はＤＦＦ回路、１
０６は排他的論理和（ＥＸＯＲ）回路、１０７は位相検
出信号の出力端子である。
【０００４】このビット位相検出回路では、クロック信
号ＣＫのエッジがデータ信号Ｄ１のエッジ付近にある
と、各ＤＦＦ回路１０４、１０５の出力結果に時間的な
差が生じ、その差がＥＸＯＲ１０６で検出されるので、
データ信号Ｄ１とクロック信号ＣＫとの間の位相関係の
良否を判定することができる。
号ＣＫのエッジがデータ信号Ｄ１のエッジ付近にある
と、各ＤＦＦ回路１０４、１０５の出力結果に時間的な
差が生じ、その差がＥＸＯＲ１０６で検出されるので、
データ信号Ｄ１とクロック信号ＣＫとの間の位相関係の
良否を判定することができる。
【０００５】
【発明が解決しようとする課題】ところが、このＤＦＦ
回路１０４、１０５は、実際には位相余裕という性質を
もつため、図１５に示すように不定領域があり、その部
分が両ＤＦＦ回路１０４、１０５でオーバーラップする
と、その領域ではＤＦＦ回路１０４、１０５ともに出力
結果が不定であるため、その出力の排他的論理和をとっ
ても、結果が不定となり、位相検出ができない可能性が
ある。
回路１０４、１０５は、実際には位相余裕という性質を
もつため、図１５に示すように不定領域があり、その部
分が両ＤＦＦ回路１０４、１０５でオーバーラップする
と、その領域ではＤＦＦ回路１０４、１０５ともに出力
結果が不定であるため、その出力の排他的論理和をとっ
ても、結果が不定となり、位相検出ができない可能性が
ある。
【０００６】そこで、この不定領域のオーバーラップを
無くすためは、遅延回路１０３により図１６に示すよう
に、データ信号Ｄ１に対するデータ信号Ｄ２の遅延量を
大きくすればよいが、このようにすると、有効的な１ビ
ットの幅が減少し、この有効ビット幅とクロック信号Ｃ
Ｋとの位相関係を最適化することが困難になるというジ
レンマがあり、この種のビット位相検出回路を用いたビ
ット同期回路においては、最高動作速度に制限を受ける
こという問題があった。
無くすためは、遅延回路１０３により図１６に示すよう
に、データ信号Ｄ１に対するデータ信号Ｄ２の遅延量を
大きくすればよいが、このようにすると、有効的な１ビ
ットの幅が減少し、この有効ビット幅とクロック信号Ｃ
Ｋとの位相関係を最適化することが困難になるというジ
レンマがあり、この種のビット位相検出回路を用いたビ
ット同期回路においては、最高動作速度に制限を受ける
こという問題があった。
【０００７】また、この種のビット位相検出回路を用い
ないビット同期回路であっても、ＤＦＦ回路のセットア
ップホールド時間が位相余裕に比較して無視できない速
度領域では、瞬時かつ高精度にクロック信号の位相をＤ
ＦＦ回路の位相余裕内にアジャストすることが困難であ
った。
ないビット同期回路であっても、ＤＦＦ回路のセットア
ップホールド時間が位相余裕に比較して無視できない速
度領域では、瞬時かつ高精度にクロック信号の位相をＤ
ＦＦ回路の位相余裕内にアジャストすることが困難であ
った。
【０００８】さらに、図１４に示したビット位相検出回
路では、データ信号Ｄ１とクロック信号ＣＫの位相関係
を、まずＤＦＦ回路１０４、１０５を用いて読み込んで
から判定しているため、図１５に示した不定領域とそう
でないところの境界にクロッツクエッジが位置している
場合は、ジッタの影響でその判定結果が揺らぐ恐れがあ
った。
路では、データ信号Ｄ１とクロック信号ＣＫの位相関係
を、まずＤＦＦ回路１０４、１０５を用いて読み込んで
から判定しているため、図１５に示した不定領域とそう
でないところの境界にクロッツクエッジが位置している
場合は、ジッタの影響でその判定結果が揺らぐ恐れがあ
った。
【０００９】本発明の第１の目的は、ＤＦＦ回路の位相
余裕という性質に影響されないビット位相検出回路を提
供することである。第２の目的は、このようなビット位
相検出回路を用いて、ＤＦＦ回路の位相余裕という性質
に起因する最高動作速度の低下を防止したビット同期回
路を提供することである。第３の目的は、さらにジッタ
の影響に対する耐性を備えたビット同期回路を提供する
ことである。
余裕という性質に影響されないビット位相検出回路を提
供することである。第２の目的は、このようなビット位
相検出回路を用いて、ＤＦＦ回路の位相余裕という性質
に起因する最高動作速度の低下を防止したビット同期回
路を提供することである。第３の目的は、さらにジッタ
の影響に対する耐性を備えたビット同期回路を提供する
ことである。
【００１０】
【課題を解決するための手段】第１の発明のビット位相
検出回路は、データ信号を入力して該データ信号の変化
点に対応するパルスを発生するデータ変化点検出回路
と、該データ変化点検出回路の出力パルス信号とクロッ
ク信号との論理積をとり前記データ信号と前記クロック
信号の間の位相関係の良否を示す信号を出力する論理積
回路とから構成した。
検出回路は、データ信号を入力して該データ信号の変化
点に対応するパルスを発生するデータ変化点検出回路
と、該データ変化点検出回路の出力パルス信号とクロッ
ク信号との論理積をとり前記データ信号と前記クロック
信号の間の位相関係の良否を示す信号を出力する論理積
回路とから構成した。
【００１１】第の２発明のビット位相検出回路は、デー
タ信号を入力して該データ信号の変化点に対応するパル
スを発生するデータ変化点検出回路と、クロック信号を
入力して該クロック信号の立上り点又は立下り点に対応
するパルスを発生すクロックエッジ検出回路と、前記デ
ータ変化点検出回路の出力パルス信号と前記クロックエ
ッジ検出回路の出力パルス信号との論理積とり前記デー
タ信号と前記クロック信号の間の位相関係の良否を示す
信号を出力する論理積回路とから構成した。
タ信号を入力して該データ信号の変化点に対応するパル
スを発生するデータ変化点検出回路と、クロック信号を
入力して該クロック信号の立上り点又は立下り点に対応
するパルスを発生すクロックエッジ検出回路と、前記デ
ータ変化点検出回路の出力パルス信号と前記クロックエ
ッジ検出回路の出力パルス信号との論理積とり前記デー
タ信号と前記クロック信号の間の位相関係の良否を示す
信号を出力する論理積回路とから構成した。
【００１２】第３の発明のビット同期回路は、データ信
号を遅延制御信号により遅延させる遅延回路と、該遅延
回路から出力するデータ信号とクロック信号との間の位
相関係の良否を示す信号を出力する請求項１または２に
記載のビット位相検出回路と、該ビット位相検出回路か
ら出力するパルスを計数するカウンタと、該カウンタの
計数結果に応じた前記遅延制御信号を発生する遅延制御
回路と、前記遅延回路から出力するデータ信号を入力し
前記クロック信号又は第２の発明のクロックエッジ検出
回路の出力パルス信号をクロック入力とするリタイミン
グ部とで構成し、該リタイミング部の出力を出力データ
信号とした。
号を遅延制御信号により遅延させる遅延回路と、該遅延
回路から出力するデータ信号とクロック信号との間の位
相関係の良否を示す信号を出力する請求項１または２に
記載のビット位相検出回路と、該ビット位相検出回路か
ら出力するパルスを計数するカウンタと、該カウンタの
計数結果に応じた前記遅延制御信号を発生する遅延制御
回路と、前記遅延回路から出力するデータ信号を入力し
前記クロック信号又は第２の発明のクロックエッジ検出
回路の出力パルス信号をクロック入力とするリタイミン
グ部とで構成し、該リタイミング部の出力を出力データ
信号とした。
【００１３】第４の発明のビット同期回路は、第３の発
明のビット同期回路において、記遅延回路と前記ビット
位相検出回路との間に、ビット位相検出動作を特定の期
間だけに限定するビット位相検出区間限定部を設けて構
成した。
明のビット同期回路において、記遅延回路と前記ビット
位相検出回路との間に、ビット位相検出動作を特定の期
間だけに限定するビット位相検出区間限定部を設けて構
成した。
【００１４】
［第１の実施の形態］図１は本発明の第１の実施の形態
のビット位相検出回路の構成を示すブロック図である。
１はデータ信号Ｄ１が入力する入力端子、２はシステム
のクロック信号ＣＫが入力する入力端子、３はデータ信
号Ｄ１を遅延して遅延データ信号Ｄ２として出力する遅
延回路、４はデータ信号Ｄ１とＤ２の排他的論理和をと
るＥＸＯＲ回路、５はＥＸＯＲ回路４の出力信号Ｅとク
ロック信号ＣＫの論理積をとりビット位相検出信号Ｓと
して出力するＡＮＤ回路、６は位相検出信号Ｓの出力端
子である。遅延回路３とＥＸＯＲ回路４はデータ変化点
検出回路を構成し、その検出信号Ｅを出力する。
のビット位相検出回路の構成を示すブロック図である。
１はデータ信号Ｄ１が入力する入力端子、２はシステム
のクロック信号ＣＫが入力する入力端子、３はデータ信
号Ｄ１を遅延して遅延データ信号Ｄ２として出力する遅
延回路、４はデータ信号Ｄ１とＤ２の排他的論理和をと
るＥＸＯＲ回路、５はＥＸＯＲ回路４の出力信号Ｅとク
ロック信号ＣＫの論理積をとりビット位相検出信号Ｓと
して出力するＡＮＤ回路、６は位相検出信号Ｓの出力端
子である。遅延回路３とＥＸＯＲ回路４はデータ変化点
検出回路を構成し、その検出信号Ｅを出力する。
【００１５】このビット位相検出回路では、データ信号
Ｄ１の変化点がＥＸＯＲ回路４で信号Ｅのパルス
（「１」）として検出され、これとクロック信号ＣＫの
「１」との論理積がＡＮＤ回路５でとられる。したがっ
て、クロック信号ＣＫの「１」とデータ信号Ｄ１のエッ
ジとが離れている場合には、図２に示すように、位相検
出信号Ｓは常時「０」となる。しかし、近付いている場
合には、図３に示すように、位相検出信号Ｓにパルス
（「１」）が発生し、データ信号Ｄ１とクロックＣＫの
エッジが接近していることが判定される。
Ｄ１の変化点がＥＸＯＲ回路４で信号Ｅのパルス
（「１」）として検出され、これとクロック信号ＣＫの
「１」との論理積がＡＮＤ回路５でとられる。したがっ
て、クロック信号ＣＫの「１」とデータ信号Ｄ１のエッ
ジとが離れている場合には、図２に示すように、位相検
出信号Ｓは常時「０」となる。しかし、近付いている場
合には、図３に示すように、位相検出信号Ｓにパルス
（「１」）が発生し、データ信号Ｄ１とクロックＣＫの
エッジが接近していることが判定される。
【００１６】［第２の実施の形態］図４は本発明の第２
の実施の形態のビット位相検出回路の構成を示すブロッ
ク図である。図１に示したものと同一のものには同一の
符号を付した。ここでは、クロック信号ＣＫの入力端子
２にも遅延回路７を接続し、この遅延回路７で遅延させ
た遅延クロック信号ＣＫ１と入力端子２に入力したクロ
ックＣＫの反転信号の論理積をＡＮＤ回路８でとって、
次段のＡＮＤ回路５に入力させている。これら遅延回路
７とＡＮＤ回路８はクロック信号ＣＫのエッジ（ここで
は立下りエッジ）を検出するエッジ検出回路を構成す
る。なお、ＡＮＤ回路８を、遅延回路７の出力信号を反
転させて処理するタイプのものに代えれば、クロック信
号ＣＫの立上りエッジを検出するエッジ検出回路を構成
できる。
の実施の形態のビット位相検出回路の構成を示すブロッ
ク図である。図１に示したものと同一のものには同一の
符号を付した。ここでは、クロック信号ＣＫの入力端子
２にも遅延回路７を接続し、この遅延回路７で遅延させ
た遅延クロック信号ＣＫ１と入力端子２に入力したクロ
ックＣＫの反転信号の論理積をＡＮＤ回路８でとって、
次段のＡＮＤ回路５に入力させている。これら遅延回路
７とＡＮＤ回路８はクロック信号ＣＫのエッジ（ここで
は立下りエッジ）を検出するエッジ検出回路を構成す
る。なお、ＡＮＤ回路８を、遅延回路７の出力信号を反
転させて処理するタイプのものに代えれば、クロック信
号ＣＫの立上りエッジを検出するエッジ検出回路を構成
できる。
【００１７】このビット位相検出回路では、データ信号
Ｄ１のエッジを表すＥＸＯＲ回路４の出力信号Ｅと、ク
ロック信号ＣＫのエッジを表すＡＮＤ回路８の出力信号
ＥＣＫのパルスが、図５に示すように離れていれば、ビ
ット位相検出信号Ｓは「０」のままであるが、図６に示
すように重なれば、ビット位相検出信号Ｓにパルスが現
れ、データ信号Ｄ１とクロック信号ＣＫのエッジが接近
していることが判定される。
Ｄ１のエッジを表すＥＸＯＲ回路４の出力信号Ｅと、ク
ロック信号ＣＫのエッジを表すＡＮＤ回路８の出力信号
ＥＣＫのパルスが、図５に示すように離れていれば、ビ
ット位相検出信号Ｓは「０」のままであるが、図６に示
すように重なれば、ビット位相検出信号Ｓにパルスが現
れ、データ信号Ｄ１とクロック信号ＣＫのエッジが接近
していることが判定される。
【００１８】［第３の実施の形態］図７は本発明の第３
の実施の形態のビット同期回路の構成を示すブロック図
である。ここでは、図１に示した第１の実施の形態のビ
ット位相検出回路を利用している。９はデータ信号Ｄ０
を遅延させる遅延回路、１０はこの遅延回路を制御する
遅延制御部である。１１はこの遅延制御部１０に制御信
号を送るカウンタであり、ＡＮＤ回路５から得られるビ
ット位相検出信号Ｓのパルスを計数する。１２は遅延回
路９の出力データ信号Ｄ１を調整的に遅延させデータ信
号Ｄ３とする遅延回路、１３はそのデータ信号Ｄ３をク
ロック信号ＣＫの立下りエッジで取り込むリタイミング
部としてのＤＦＦ回路、１４は出力端子である。
の実施の形態のビット同期回路の構成を示すブロック図
である。ここでは、図１に示した第１の実施の形態のビ
ット位相検出回路を利用している。９はデータ信号Ｄ０
を遅延させる遅延回路、１０はこの遅延回路を制御する
遅延制御部である。１１はこの遅延制御部１０に制御信
号を送るカウンタであり、ＡＮＤ回路５から得られるビ
ット位相検出信号Ｓのパルスを計数する。１２は遅延回
路９の出力データ信号Ｄ１を調整的に遅延させデータ信
号Ｄ３とする遅延回路、１３はそのデータ信号Ｄ３をク
ロック信号ＣＫの立下りエッジで取り込むリタイミング
部としてのＤＦＦ回路、１４は出力端子である。
【００１９】このビット同期回路では、遅延回路３、Ｅ
ＸＯＲ回路４およびＡＮＤ回路５から構成されるビット
位相検出回路において、データ信号Ｄ１とクロック信号
ＣＫのエッジとが近い場合にはビット位相検出信号Ｓに
パルスが現れるので、これをカウンタ１１で計数し、そ
の計数値に応じて遅延制御部１０が遅延回路９において
データ信号Ｄ１の遅延量（シフト量）を制御する。
ＸＯＲ回路４およびＡＮＤ回路５から構成されるビット
位相検出回路において、データ信号Ｄ１とクロック信号
ＣＫのエッジとが近い場合にはビット位相検出信号Ｓに
パルスが現れるので、これをカウンタ１１で計数し、そ
の計数値に応じて遅延制御部１０が遅延回路９において
データ信号Ｄ１の遅延量（シフト量）を制御する。
【００２０】したがって、この操作の繰返しによってビ
ット位相検出信号Ｓにパルスが現れなくなると、遅延回
路９の遅延量制御の操作が終り、このときＤＦＦ回路１
３に入力するデータ信号Ｄ３とクロック信号ＣＫの位相
関係は、データ信号Ｄ３のエッジとクロック信号ＣＫの
立下りエッジが必ず離れていることが保証されているの
で、図８に示すように、データ信号Ｄ３に対するビット
同期が可能となる。
ット位相検出信号Ｓにパルスが現れなくなると、遅延回
路９の遅延量制御の操作が終り、このときＤＦＦ回路１
３に入力するデータ信号Ｄ３とクロック信号ＣＫの位相
関係は、データ信号Ｄ３のエッジとクロック信号ＣＫの
立下りエッジが必ず離れていることが保証されているの
で、図８に示すように、データ信号Ｄ３に対するビット
同期が可能となる。
【００２１】図９は図７に示したカウンタ１１、遅延制
御部１０、および遅延回路９を具体化した回路図であ
る。１５はリセット端子、１６はビット位相検出信号Ｓ
の入力端子、１７はデータ信号Ｄ０の入力端子、１８は
データ信号Ｄ１の出力端子である。また、１９〜２１は
システム起動時に初期状態にリセットされるリセット機
能付のＴＦＦ回路である。２２〜２４はセレクタであ
り、Ｓ端子の信号が「１」のとき入力端子Ｄａのデータ
を選択し、「０」のとき入力端子Ｄｂのデータを選択す
る。２５は所定のデータ遅延量を持ったゲート回路であ
り、セレクタ２２の入力端子Ｄａには１個、セレクタ２
３の入力端子Ｄａには２個、セレクタ２４の入力端子Ｄ
ａには４個接続されている。
御部１０、および遅延回路９を具体化した回路図であ
る。１５はリセット端子、１６はビット位相検出信号Ｓ
の入力端子、１７はデータ信号Ｄ０の入力端子、１８は
データ信号Ｄ１の出力端子である。また、１９〜２１は
システム起動時に初期状態にリセットされるリセット機
能付のＴＦＦ回路である。２２〜２４はセレクタであ
り、Ｓ端子の信号が「１」のとき入力端子Ｄａのデータ
を選択し、「０」のとき入力端子Ｄｂのデータを選択す
る。２５は所定のデータ遅延量を持ったゲート回路であ
り、セレクタ２２の入力端子Ｄａには１個、セレクタ２
３の入力端子Ｄａには２個、セレクタ２４の入力端子Ｄ
ａには４個接続されている。
【００２２】この図９の回路では、ＴＦＦ回路１９〜２
１がリセットされた後、入力端子１５にビット位相検出
信号Ｓのパルスが入力する毎に、ＴＦＦ回路１９の出力
信号Ａ、ＴＦＦ回路２０の出力信号Ｂ、ＴＦＦ回路２１
の出力信号Ｃが、図１０に示すように変化する。
１がリセットされた後、入力端子１５にビット位相検出
信号Ｓのパルスが入力する毎に、ＴＦＦ回路１９の出力
信号Ａ、ＴＦＦ回路２０の出力信号Ｂ、ＴＦＦ回路２１
の出力信号Ｃが、図１０に示すように変化する。
【００２３】したがって、セレクタ２２〜２４の遅延を
無視すると、信号Ｓのパルスが０個ではすべてのセレク
タ２２〜２４が入力端子Ｄｂを選択しデータ信号Ｄ１は
データ信号Ｄ０に対して遅延なし、信号Ｓのパルスが１
個目ではセレクタ２２のみが入力端子Ｄａを選択しデー
タ信号Ｄ１は遅延量１（ゲート回路２５の単位遅延
量）、信号Ｓのパルスが２個目ではセレクタ２３のみが
入力端子Ｄａを選択しデータ信号Ｄ１は遅延量２、信号
Ｓのパルスが３個目ではセレクタ２２と２３が入力端子
Ｄａを選択しデータ信号Ｄ１は遅延量３、・・・・、信
号Ｓのパルスが７個目ではセレクタ２２〜２４の全部が
入力端子Ｄａを選択しデータ信号Ｄ１は遅延量７とな
る。このようにして、図７に示した遅延回路９には、８
種類の遅延量のうちからビット位相検出信号Ｓのパルス
数に応じて選択された１個の遅延量が設定される。
無視すると、信号Ｓのパルスが０個ではすべてのセレク
タ２２〜２４が入力端子Ｄｂを選択しデータ信号Ｄ１は
データ信号Ｄ０に対して遅延なし、信号Ｓのパルスが１
個目ではセレクタ２２のみが入力端子Ｄａを選択しデー
タ信号Ｄ１は遅延量１（ゲート回路２５の単位遅延
量）、信号Ｓのパルスが２個目ではセレクタ２３のみが
入力端子Ｄａを選択しデータ信号Ｄ１は遅延量２、信号
Ｓのパルスが３個目ではセレクタ２２と２３が入力端子
Ｄａを選択しデータ信号Ｄ１は遅延量３、・・・・、信
号Ｓのパルスが７個目ではセレクタ２２〜２４の全部が
入力端子Ｄａを選択しデータ信号Ｄ１は遅延量７とな
る。このようにして、図７に示した遅延回路９には、８
種類の遅延量のうちからビット位相検出信号Ｓのパルス
数に応じて選択された１個の遅延量が設定される。
【００２４】なお、ここでは遅延量の種類が８種類の場
合について説明したが、ＴＦＦ回路、セレクタ、ゲート
回路の各々の数を増減することにより、７種類以下ある
いは９種類以上の遅延量を設定することができることは
勿論である。
合について説明したが、ＴＦＦ回路、セレクタ、ゲート
回路の各々の数を増減することにより、７種類以下ある
いは９種類以上の遅延量を設定することができることは
勿論である。
【００２５】［第４の実施の形態］図７で説明した第３
の実施の形態では、データ変化点検出信号Ｅとクロック
信号ＣＫの論理積をとってもビット位相検出信号Ｓにパ
ルス（「１」）が立たない関係にあるクロック信号ＣＫ
に対しては、データ信号Ｄ３がずれている。しかし、そ
のずれの距離（時間）が短く、図１１の左側に示すよう
にジッタの大きさがバケット内で局所的に異なる場合に
は、もう一度ビット位相検出信号Ｓにパルスが立って、
遅延回路９によりデータ信号Ｄ３がシフトする可能性が
ある。
の実施の形態では、データ変化点検出信号Ｅとクロック
信号ＣＫの論理積をとってもビット位相検出信号Ｓにパ
ルス（「１」）が立たない関係にあるクロック信号ＣＫ
に対しては、データ信号Ｄ３がずれている。しかし、そ
のずれの距離（時間）が短く、図１１の左側に示すよう
にジッタの大きさがバケット内で局所的に異なる場合に
は、もう一度ビット位相検出信号Ｓにパルスが立って、
遅延回路９によりデータ信号Ｄ３がシフトする可能性が
ある。
【００２６】この動作はさらに安定する位相関係に移行
する（図１１の右側参照）ものであるから望ましい動作
ではあるが、この動作がデータ先頭ではなくデータ途中
で起こることは望ましくない。
する（図１１の右側参照）ものであるから望ましい動作
ではあるが、この動作がデータ先頭ではなくデータ途中
で起こることは望ましくない。
【００２７】図１２はこのようなジッタの発生に対する
対策を施したビット同期回路を示す第４の実施の形態の
ブロック図である。図７に示したものと同一のものには
同一の符号を付している。ここでは、遅延回路９とデー
タ変化点検出回路の遅延回路３との間に、ビット位相検
出区間限定部としてのセレクタ２６を接続し、このセレ
クタ２６において、遅延回路９からのデータ信号と入力
端子２７からの固定レベル（「０」）の信号とを、制御
端子２８に入力するフレーム信号ＰＦ（パケットの先頭
から所定時間だけ「１」となりその後はパケット終了ま
で「０」となる信号）で切り替えるようにしたものであ
る。
対策を施したビット同期回路を示す第４の実施の形態の
ブロック図である。図７に示したものと同一のものには
同一の符号を付している。ここでは、遅延回路９とデー
タ変化点検出回路の遅延回路３との間に、ビット位相検
出区間限定部としてのセレクタ２６を接続し、このセレ
クタ２６において、遅延回路９からのデータ信号と入力
端子２７からの固定レベル（「０」）の信号とを、制御
端子２８に入力するフレーム信号ＰＦ（パケットの先頭
から所定時間だけ「１」となりその後はパケット終了ま
で「０」となる信号）で切り替えるようにしたものであ
る。
【００２８】ここでは、図１３に示すように、フレーム
信号ＰＦが「１」の期間のみ、遅延回路９からのデータ
信号Ｄ１をデータ変化点検出回路に送る。フレーム信号
ＰＦが「０」になったときは、端子２７の「０」の信号
をデータ変化点検出回路に送るので、そのビット位相検
出回路が検出動作を停止し、ビット位相検出信号Ｓが
「０」の状態に保持される。
信号ＰＦが「１」の期間のみ、遅延回路９からのデータ
信号Ｄ１をデータ変化点検出回路に送る。フレーム信号
ＰＦが「０」になったときは、端子２７の「０」の信号
をデータ変化点検出回路に送るので、そのビット位相検
出回路が検出動作を停止し、ビット位相検出信号Ｓが
「０」の状態に保持される。
【００２９】この操作によって、図１１の左側に示した
ように、ビット位相検出信号Ｓがジッタの影響により
「０」から「１」に反転しやすい位相関係にデータ信号
Ｄ３とクロック信号ＣＫがあったとしても、ビット位相
検出信号Ｓが「０」の状態であるので、フレーム信号Ｐ
Ｆが「１」の期間に決定したデータ信号Ｄ３とクロック
信号ＣＫとの位相関係が保持される。したがって、ＤＦ
Ｆ回路１３におけるデータ再生が誤ることはない。
ように、ビット位相検出信号Ｓがジッタの影響により
「０」から「１」に反転しやすい位相関係にデータ信号
Ｄ３とクロック信号ＣＫがあったとしても、ビット位相
検出信号Ｓが「０」の状態であるので、フレーム信号Ｐ
Ｆが「１」の期間に決定したデータ信号Ｄ３とクロック
信号ＣＫとの位相関係が保持される。したがって、ＤＦ
Ｆ回路１３におけるデータ再生が誤ることはない。
【００３０】［その他の実施の形態］なお、前記した第
３の実施の形態（図７）や第４の実施の形態（図１２）
のビット同期回路において、ビット位相検出回路として
第１の実施の形態（図１）のものを使用したが、第２の
実施の形態（図４）のビット位相検出回路を使用するこ
ともできることは勿論である。
３の実施の形態（図７）や第４の実施の形態（図１２）
のビット同期回路において、ビット位相検出回路として
第１の実施の形態（図１）のものを使用したが、第２の
実施の形態（図４）のビット位相検出回路を使用するこ
ともできることは勿論である。
【００３１】この場合、ＤＦＦ回路１３に入力させるリ
タイミング用のクロック信号としては、システムのクロ
ック信号ＣＫでも、また立下りエッジ検出したクロック
信号ＥＣＫでも、さらに立上りエッジ検出したクロック
信号でも良いが、タイミング合わせの設計の簡略化の観
点からは、後者の立上りまたは立下がりエッジ検出した
クロック信号を用いる方が良い。
タイミング用のクロック信号としては、システムのクロ
ック信号ＣＫでも、また立下りエッジ検出したクロック
信号ＥＣＫでも、さらに立上りエッジ検出したクロック
信号でも良いが、タイミング合わせの設計の簡略化の観
点からは、後者の立上りまたは立下がりエッジ検出した
クロック信号を用いる方が良い。
【００３２】
【発明の効果】以上から第１、第２の発明によれば、Ｄ
ＦＦ回路の位相余裕という性質に起因する不定領域を考
慮する必要がなくなり、高精度にデータ信号とクロック
信号との位相関係を判定することができる。第３の発明
によれば、ＤＦＦ回路の位相余裕という性質に起因する
最高動作速度の低下を抑制したビット同期回路を実現す
ることができる。第４の発明によれば、ジッタの影響に
よる望ましくない場所でのデータ信号とクロック信号の
位相関係の変化を禁止し、確実なビット同期を保証する
ことができる。
ＦＦ回路の位相余裕という性質に起因する不定領域を考
慮する必要がなくなり、高精度にデータ信号とクロック
信号との位相関係を判定することができる。第３の発明
によれば、ＤＦＦ回路の位相余裕という性質に起因する
最高動作速度の低下を抑制したビット同期回路を実現す
ることができる。第４の発明によれば、ジッタの影響に
よる望ましくない場所でのデータ信号とクロック信号の
位相関係の変化を禁止し、確実なビット同期を保証する
ことができる。
【図１】 本発明の第１の実施の形態のビット位相検出
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】 図１の回路の動作のタイミングチャートであ
る。
る。
【図３】 図１の回路の動作のタイミングチャートであ
る。
る。
【図４】 本発明の第２の実施の形態のビット位相検出
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図５】 図４の回路の動作のタイミングチャートであ
る。
る。
【図６】 図４の回路の動作のタイミングチャートであ
る。
る。
【図７】 本発明の第３の実施の形態のビット同期回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図８】 図７の回路の動作のタイミングチャートであ
る。
る。
【図９】 図７の回路のカウンタ１１、遅延制御部１
０、および遅延回路９の部分の具体的回路図である。
０、および遅延回路９の部分の具体的回路図である。
【図１０】 図９の回路の動作のタイミングチャートで
ある。
ある。
【図１１】 ジッタのある場合の説明のためのタイミン
グチャートである。
グチャートである。
【図１２】 本発明の第４の実施の形態のビット同期回
路の構成を示すブロック図である。
路の構成を示すブロック図である。
【図１３】 図１２の回路の動作のタイミングチャート
である。
である。
【図１４】 従来のビット位相検出回路の構成を示すブ
ロック図である。
ロック図である。
【図１５】 図１４の回路の動作のタイミングチャート
である。
である。
【図１６】 図１４の回路の動作のタイミングチャート
である。
である。
Ｅ：データ変化点検出信号、Ｓ：ビット位相検出信号、
ＥＣＫ：クロック立下り点検出信号
ＥＣＫ：クロック立下り点検出信号
Claims (4)
- 【請求項１】データ信号を入力して該データ信号の変化
点に対応するパルスを発生するデータ変化点検出回路
と、該データ変化点検出回路の出力パルス信号とクロッ
ク信号との論理積をとり前記データ信号と前記クロック
信号の間の位相関係の良否を示す信号を出力する論理積
回路とから構成されることを特徴とするビット位相検出
回路。 - 【請求項２】データ信号を入力して該データ信号の変化
点に対応するパルスを発生するデータ変化点検出回路
と、クロック信号を入力して該クロック信号の立上り点
又は立下り点に対応するパルスを発生すクロックエッジ
検出回路と、前記データ変化点検出回路の出力パルス信
号と前記クロックエッジ検出回路の出力パルス信号との
論理積とり前記データ信号と前記クロック信号の間の位
相関係の良否を示す信号を出力する論理積回路とから構
成されることを特徴とするビット位相検出回路。 - 【請求項３】データ信号を遅延制御信号により遅延させ
る遅延回路と、該遅延回路から出力するデータ信号とク
ロック信号との間の位相関係の良否を示す信号を出力す
る請求項１または２に記載のビット位相検出回路と、該
ビット位相検出回路から出力するパルスを計数するカウ
ンタと、該カウンタの計数結果に応じた前記遅延制御信
号を発生する遅延制御回路と、前記遅延回路から出力す
るデータ信号を入力し前記クロック信号又は請求項２の
クロックエッジ検出回路の出力パルス信号をクロック入
力とするリタイミング部とで構成され、該リタイミング
部の出力を出力データ信号としたことを特徴とするビッ
ト同期回路。 - 【請求項４】請求項３のビット同期回路において、 前記遅延回路と前記ビット位相検出回路との間に、ビッ
ト位相検出動作を特定の期間だけに限定するビット位相
検出区間限定部を設けたことを特徴とするビット同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031480A JPH10224335A (ja) | 1997-01-31 | 1997-01-31 | ビット位相検出回路およびビット同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9031480A JPH10224335A (ja) | 1997-01-31 | 1997-01-31 | ビット位相検出回路およびビット同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224335A true JPH10224335A (ja) | 1998-08-21 |
Family
ID=12332441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9031480A Pending JPH10224335A (ja) | 1997-01-31 | 1997-01-31 | ビット位相検出回路およびビット同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10224335A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076177B1 (en) | 1999-08-05 | 2006-07-11 | Samsung Electronics Co., Ltd. | Bit-rate independent optical receiver and method thereof |
| JP2009164733A (ja) * | 2007-12-28 | 2009-07-23 | Univ Of Tokyo | 集積回路装置 |
| JP2015095891A (ja) * | 2013-11-14 | 2015-05-18 | キヤノン株式会社 | Ａｄ変換器、固体撮像素子および撮像システム |
-
1997
- 1997-01-31 JP JP9031480A patent/JPH10224335A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7076177B1 (en) | 1999-08-05 | 2006-07-11 | Samsung Electronics Co., Ltd. | Bit-rate independent optical receiver and method thereof |
| JP2009164733A (ja) * | 2007-12-28 | 2009-07-23 | Univ Of Tokyo | 集積回路装置 |
| JP2015095891A (ja) * | 2013-11-14 | 2015-05-18 | キヤノン株式会社 | Ａｄ変換器、固体撮像素子および撮像システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030225 |