JP2015095891A - Ａｄ変換器、固体撮像素子および撮像システム - Google Patents

Abstract

【課題】位相の異なるクロックを用いたＡＤ変換器において、位相差に相当するよりも高い分解能を実現するための有利な技術を提供する。【解決手段】時間に対して単調に変化する参照信号と入力電圧とを比較し、比較結果を示す比較結果信号を出力する比較器１０１と、前記比較結果信号に応答してパルス信号を発生するパルス信号発生回路１０５と、第１のクロックを受けて、前記比較器による前記比較の開始から前記比較結果信号が出力されるまでの前記第１のクロックに応じて計数するカウント部１０６と、前記第１のクロックと同位相の第２のクロック及び前記第２のクロックと位相が異なる第３のクロックを含む複数のクロックにより規定されるタイミングで、前記パルス信号をラッチするラッチ部１０４とを備える。【選択図】図１

Description

本発明は、ＡＤ変換器（アナログ−デジタル変換器）、固体撮像素子および撮像システムに関する。

固体撮像素子に搭載されるＡＤ変換器の高分解能化技術として、位相の異なるクロック信号を用いることにより、クロックの周波数を上げずに高分解能を実現するＡＤ変換器が知られている。

特開２０１０−２５８８１７号公報

特許文献１のＡＤ変換器は、ランプ波形の参照電圧と入力電圧を比較器で比較するタイプのものであって、比較器の出力が反転するまでの時間を、クロックをカウンタにより計数することによって上位ビットを得る。そして、クロックの位相が４５°ずれた複数のクロックを使ってカウンタの計数値より下位のデータを得るように構成されている。しかし、特許文献１では、クロックの位相差に相当する分解能しか得ることができない。

本発明の目的は、位相の異なるクロックを用いたＡＤ変換器において、位相差に相当するよりも高い分解能を実現するための有利な技術を提供することにある。

本発明のＡＤ変換器は、時間に対して単調に変化する参照信号と入力電圧とを比較し、比較結果を示す比較結果信号を出力する比較器と、前記比較結果信号に応答してパルス信号を発生するパルス信号発生回路と、第１のクロックを受けて、前記比較器による前記比較の開始から前記比較結果信号が出力されるまでの前記第１のクロックに応じて計数するカウント部と、前記第１のクロックと同位相の第２のクロック及び前記第２のクロックと位相が異なる第３のクロックを含む複数のクロックにより規定されるタイミングで、前記パルス信号をラッチするラッチ部とを備えることを特徴とする。

本発明によれば、位相の異なるクロックを用いたＡＤ変換器において、位相差に相当するよりも高い分解能を実現するための有利な技術を提供することができる

本発明の実施例１に関わる、ＡＤ変換器の構成例である。 本発明の実施例１に関わる、ＡＤ変換器の動作を示したタイミングチャートである。 本発明の実施例１に関わる、ＡＤ変換器の微分回路の構成例である。 本発明の実施例１に関わる、ＡＤ変換器のラッチ部の構成例である。 本発明の実施例１に関わる、ＡＤ変換器のクロックゲート回路の構成例である。 本発明の実施例１に関わる、ＡＤ変換器のカウント部の構成例である。 本発明の実施例１に関わる、ＡＤ変換器の動作を示したタイミングチャートである。 本発明の実施例１に関わる、ＡＤ変換器の下位拡張コード（２進数）に対応する下位カウント値（１０進数）を示した表である。 ， 本発明の実施例１に関わる、ＡＤ変換器の動作を示すタイミングチャートである。 本発明の実施例１に関わる、ＡＤ変換器を含む固体撮像装置の構成例である。 本発明の実施例２に関わる、ＡＤ変換器の構成例である。 本発明の実施例３に関わる、撮像システムの構成例である。

［実施例１］
図１に本発明に関するＡＤ変換器の構成例を示す。本実施例に係るＡＤ変換器は、デジタルコード生成部１００、比較器１０１、メモリ部１０２で構成されている。デジタルコード生成部１００は、微分回路１０３、ラッチ部１０４、クロックゲート回路１０５、カウント部１０６で構成されている。比較器１０１は、時間と共に電圧値が線形に変化するランプ波形のランプ信号ＶＲＡＭＰと入力電圧ＶＬを比較し、その結果に応じた比較結果信号ＣＭＰＯを、微分回路１０３とクロックゲート回路１０５に出力する。クロックゲート回路１０５は、比較器１０１からの比較結果信号ＣＭＰＯが反転するタイミングでクロックＣＬＫ０をゲートしたゲーテッドクロックＧＣＬＫをカウント部１０６に出力する。ゲーテッドクロックＧＣＬＫは本実施例において、第１のクロックである。

カウント部１０６は、ゲーテッドクロックＧＣＬＫの論理レベルがＬｏｗからＨｉｇｈに遷移する度にカウントアップ動作を行い、カウント値をＡＤ変換出力のデジタルデータの上位桁の値を表す上位カウント値ＵＣとしてメモリ部１０２に出力する。微分回路１０３は、比較器１０１からの比較結果信号ＣＭＰＯを微分してパルス信号ＣＭＰＤを発生するパルス発生回路として動作する。パルス信号ＣＭＰＤは、ラッチ部１０４に入力される。ラッチ部１０４には、位相がπ／２だけ相互に異なる２つのクロックＣＬＫ０とクロックＣＬＫ１も入力されている。さらに、クロックＣＬＫ０、ＣＬＫ１の立ち上がりエッジと立ち下がりエッジで作られる、位相がπ／２ずれたクロックＣＬＫ０＿ＢとクロックＣＬＫ１＿Ｂとの計４つのタイミングの信号も入力される。クロックＣＬＫ０とＣＬＫ１はそれぞれ本実施例における第２のクロックと第３のクロックである。ラッチ部１０４において、パルス信号ＣＭＰＤの値は、４つのクロック相互に位相がずれた立ち上がりタイミングで規定される、それぞれのタイミングでラッチされる。ラッチされた信号は、上位カウント値ＵＣに対応する下位桁のデジタルデータを表す下位拡張コードＬＥＸＴとしてメモリ部１０２に出力される。

メモリ部１０２は、カウント部１０６が出力する上位カウント値ＵＣと、ラッチ部１０４が出力する下位拡張コードＬＥＸＴを保持する。保持されたメモリ値は、メモリ選択信号ＭＳＬによってメモリ部１０２が選択されると、データバスＤＢＵＳに読み出される。下位拡張コードＬＥＸＴは、そのままではカウント部と同じバイナリコードではないので、上位カウント値ＵＣと連接することはできない。本実施例では、データバスＤＢＵＳに接続されている信号処理回路（図示せず）により、下位拡張コードＬＥＸＴはデコードされて下位カウント値ＬＣとして生成された後に、上位カウント値ＵＣと下位カウント値ＬＣは連接される。

次に、図２に示したタイミングチャートを用いて、ＡＤ変換器の動作の概要を説明する。

時刻ｔ０で、リセット信号ＲＳＴの論理レベルがＬｏｗからＨｉｇｈに遷移すると、カウント部１０６とラッチ部１０４は初期値にリセットされる。

時刻ｔ１からｔ３までの間に入力電圧ＶＬと時間的に信号レベルが変化するランプ信号ＶＲＡＭＰとを比較する。時刻ｔ１で、ランプ信号ＶＲＡＭＰの信号レベルは上昇し始める。同時に、相互に位相がπ／２異なる２つのクロックＣＬＫ０とクロックＣＬＫ１が出力を開始する。カウント部１０６には、クロックＣＬＫ０を比較結果信号ＣＭＰＯによってゲートしたゲーテッドクロックＧＣＬＫが入力されている。カウント部１０６はゲーテッドクロックＧＣＬＫによりカウントアップされる。ゲーテッドクロックＧＣＬＫはクロックＣＬＫ０と同位相になっている。

時刻ｔ２で、ランプ信号ＶＲＡＭＰが入力電圧ＶＬを超えると、比較結果信号ＣＭＰＯの論理レベルがＨｉｇｈからＬｏｗに遷移する。クロックＣＬＫ０を比較結果信号ＣＭＰＯによってゲートしたゲーテッドクロックＧＣＬＫは、比較結果信号ＣＭＰＯの遷移にともなって周期的な変動を停止し、上位カウント値ＵＣがカウント部１０６保持される。一方、比較結果信号ＣＭＰＯに応答して微分回路１０３からパルス信号ＣＭＰＤが出力される。パルス信号ＣＭＰＤは、クロックＣＬＫ０、ＣＬＫ１と、クロックＣＬＫ０、ＣＬＫ１のそれぞれの反転信号の計４つの異なるクロックによりラッチされる。ラッチされた値は、下位拡張コードＬＥＸＴとして、次にリセット信号ＲＳＴの論理レベルがＨｉｇｈになるまで保持される。

上位カウント値ＵＣは、ランプ信号ＶＲＡＭＰと入力電圧ＶＬの比較開始時刻ｔ１からランプ信号ＶＲＡＭＰが入力電圧ＶＬを超えるまでの時間を計数したデジタルコードである。下位拡張コードＬＥＸＴは、パルス信号ＣＭＰＤの値を、位相差がクロックの１周期（２π）より小さい複数のクロックによってラッチしたものである。したがって、下位拡張コードＬＥＸＴは、上位カウント値の１ＬＳＢよりも小さい単位のデジタルコードを表す。

時刻ｔ４でメモリ転送信号ＭＴＸの論理レベルがＬｏｗからＨｉｇｈへ遷移すると、メモリ部１０２に、上位カウント値ＵＣと下位拡張コードＬＥＸＴが書き込まれる。時刻ｔ５から時刻ｔ６までの、メモリ選択信号ＭＳＬの論理レベルがＨｉｇｈになる期間は、データバスＤＢＵＳにメモリ部１０２のデータ保持値ＭＥＭが出力される。カウント部１０６とラッチ部１０４は、上位カウント値ＵＣと下記拡張コードＬＥＸＴをメモリ部に転送した後、メモリ部からデータ保持値ＭＥＭが出力され終わる前に、次のＡＤ変換動作を開始するようにしてもよい。つまり、ＡＤ変換動作と、メモリ部からデータ保持値ＭＥＭを出力する水平走査との少なくとも一部を並行して行ってもよい。

続いて、デジタルコード生成部１００の回路構成について図を用いて説明する。図３は、デジタルコード生成部１００においてパルス信号発生回路として機能する微分回路１０３の回路図の例である。微分回路１０３に入力される比較結果信号ＣＭＰＯは、遅延回路３００とＮＯＲゲート３０２の入力に接続される。ＮＯＲゲート３０２のもう一方の入力には、遅延回路３００の出力が接続される。本実施例では、遅延回路３００を３つのＮＯＴゲート３０１で構成しており、比較結果信号ＣＭＰＯの立ち下がりエッジを検出している。パルス信号ＣＭＰＤの論理レベルは、比較結果信号ＣＭＰＯの立ち下がりと同時にＨｉｇｈになり、遅延回路３００で発生する遅延時間分だけ遅れてＬｏｗレベルに戻る。従って、パルス信号ＣＭＰＤのパルス幅を調整するためには、遅延回路３００で発生する遅延時間を調整すればよい。遅延時間を調整するためには、例えば、遅延回路３００を構成するＮＯＴゲートの段数を変更したり、各ＮＯＴゲートの遅延量を変更すればよい。パルス信号ＣＭＰＤは、ラッチ部１０４に出力される。

図４は、デジタルコード生成部１００を構成するラッチ部１０４の回路の一例である。まず、最上位の下位拡張コード（ＬＥＸＴ［３］）を出力するラッチに着目して説明する。ラッチ部１０４に入力される微分回路１０３からのパルス信号ＣＭＰＤは、ＡＮＤゲート４００の入力に与えられる。ＡＮＤゲート４００のもう一方の入力は反転入力であり、Ｄフリップフロップ４０２のＱ出力が接続される。ＡＮＤゲート４００の出力は、ＯＲゲート４０１の入力に接続される。ＯＲゲート４０１のもう一方の入力には、Ｄフリップフロップ４０２のＱ出力が接続される。ＯＲゲート４０１の出力は、Ｄフリップフロップ４０２のＤ入力に接続される。Ｄフリップフロップ４０２のリセット入力には、ラッチ部１０４に入力されるリセット信号ＲＳＴが与えられる。Ｄフリップフロップ４０２のクロック入力には、ラッチ部１０４に入力されるクロック信号ＣＬＫ０が与えられる。

Ｄフリップフロップ４０２のＱ出力の論理レベルは、リセット信号ＲＳＴの論理レベルがＨｉｇｈであるときにＬｏｗに初期化される。また、Ｑ出力の論理レベルがＬｏｗであるときは、ＡＮＤゲート４００に接続されている一方の入力がＨｉｇｈであるため、パルス信号ＣＭＰＤの値をクロックＣＬＫ０の立ち上がりエッジで読み込んでラッチすることができる。それに対して、Ｑ出力の論理レベルがＨｉｇｈであるときは、ＯＲゲート４０１に接続されている一方の入力がＨｉｇｈであるためパルス信号ＣＭＰＤの論理レベルに関わらずＱ出力の論理レベルはＨｉｇｈを保持する。つまり、ラッチ部１０４は、一度、パルス信号ＣＭＰＤの論理レベルがＨｉｇｈである状態を読み込んでラッチすると、リセット信号ＲＳＴによって初期化されない限りＬＥＸＴ［３］の論理レベルはＨｉｇｈを保持する。下位拡張コードＬＥＸＴ［０］〜ＬＥＸＴ［２］については、読み込むクロックの位相がクロック相互で異なっている。下位拡張コードＬＥＸＴ［０］はパルス信号ＣＭＰＤの値をクロックＣＬＫ１の反転クロックであるクロックＣＬＫ１＿Ｂの立ち上がりエッジのタイミングでラッチしたものである。下位拡張コードＬＥＸＴ［１］はパルス信号ＣＭＰＤの値をクロックＣＬＫ０の反転クロックであるクロックＣＬＫ０＿Ｂの立ち上がりエッジのタイミングでラッチしたものである。下位拡張コードＬＥＸＴ［２］はパルス信号ＣＭＰＤの値をクロックＣＬＫ１の立ち上がりエッジのタイミングでラッチしたものである。このように、４本の位相の異なるクロック（ＣＬＫ０、ＣＬＫ１、ＣＬＫ０＿Ｂ、ＣＬＫ１＿Ｂ）がパルス信号ＣＭＰＤの値の読み取りに使用される。ラッチ部１０４はパルス信号ＣＭＰＤの論理レベルを、４本の位相の異なるクロックの立ち上がりエッジのタイミングでそれぞれ読み込んでラッチする。ラッチ部１０４は、その論理状態をリセット信号ＲＳＴにより初期化されない限り保持する機能を持っている。

図５は、デジタルコード生成部１００を構成するクロックゲート回路１０５の回路の一例である。クロックゲート回路１０５に入力される比較器１０１からの比較結果信号ＣＭＰＯは、ラッチ回路として機能するＤラッチ５００のＤ入力に接続される。Ｄラッチ５００のゲート入力は反転入力になっており、クロックＣＬＫ０が入力される。Ｄラッチ５００のＱ出力は、ＡＮＤゲート５０１に接続される。ＡＮＤゲート５０１のもう一方の入力には、クロックＣＬＫ０が接続される。

Ｄラッチ５００のＱ出力であるラッチ出力信号ＣＭＰＯ＿Ｓは、クロックＣＬＫ０の論理レベルがＬｏｗであるときは比較結果信号ＣＭＰＯを通過させ、Ｈｉｇｈであるときには比較結果信号ＣＭＰＯをゲート（直前の値を保持）した信号になる。従って、ＡＮＤゲート５０１は、ラッチ出力信号ＣＭＰＯ＿Ｓの論理レベルがＨｉｇｈでのときに比較結果信号ＣＬＫ０を通過させ、ラッチ出力信号ＣＭＰＯ＿ＳがＬｏｗのときは比較結果信号ＣＬＫ０の出力を禁止する。Ｄラッチ５００の働きによりゲーテッドクロックＧＣＬＫの論理レベルがＨｉｇｈとなる期間は、比較結果信号ＣＭＰＯの反転タイミングに依らずクロックＣＬＫ０がＨｉｇｈとなる一定の期間だけ保持される。つまり、ゲーテッドクロックＧＣＬＫには、後段のカウント部１０６を誤動作させるような短パルスは含まれない。

図６は、デジタルコード生成部１００を構成するカウント部１０６の回路の一例である。カウント部１０６に入力されるゲーテッドクロックＧＣＬＫは、Ｄフリップフリップ６０１＿０のクロック入力に接続される。Ｄフリップフロップ６０１＿０のＱＢ出力はＤフリップフロップ６０１＿０自身のＤ入力に接続されるため、ＱＢ出力はＧＣＬＫを２分周した信号になる。Ｄフリップフロップ６０１＿０のＱＢ出力は次段のＤフリップフロップ６０１＿１のクロック入力に接続する。この構成を計数に必要なビット幅分だけ繰り返すことによりバイナリカウンタが構成される。図６では、Ｄフリップフロップを１１段接続した１１ビットのバイナリカウンタを示している。バイナリカウンタの出力である上位カウント値ＵＣ［１０：０］は、リセット信号ＲＳＴが入力されると０に初期化される。バイナリカウンタは、ＧＣＬＫが入力されると計数を開始し、カウントアップ動作を行うように構成されている。

続いて、デジタルコード生成部１００の動作についてタイミングチャートを用いて詳細に説明する。図７（ａ）〜（ｃ）は、図２に示した時刻ｔ２付近（比較器１０１の出力が反転するタイミング）を拡大した詳細なタイミングチャートである。図７は、クロック信号ＣＬＫ０の位相に対して、比較器からの比較結果信号ＣＭＰＯの反転タイミングが変化した場合のカウント部１０６の出力である上位カウント値ＵＣとラッチ部１０４の出力である下位拡張コードＬＥＸＴの関係を示している。

図７（ａ）は、クロック信号ＣＬＫ０の立ち上がりエッジからわずかに遅れた時刻ｔ２ａで比較結果信号ＣＭＰＯが反転した場合のタイミングチャートである。時刻ｔ２ａでは、クロックＣＬＫ０の論理レベルはＨｉｇｈであるためラッチ出力信号ＣＭＰＯ＿Ｓは直前の論理レベルを時刻ｔ１６まで保持する。ゲーテッドクロックＧＣＬＫはラッチ出力信号ＣＭＰＯ＿ＳとクロックＣＬＫ０のＡＮＤであるため、ゲーテッドクロックＧＣＬＫは、時刻ｔ１６まではクロックＣＬＫ０と等しくなる。従って、カウント部１０６のカウントアップ動作は時刻ｔ１４まで行われる。上位カウント値ＵＣは、時刻ｔ１０でＮ−１、時刻ｔ１４でＮにカウントアップされ、それ以降はＮを保持する。パルス信号ＣＭＰＤは比較結果信号ＣＭＰＯの立ち下がりを微分した信号であり、本実施例では、そのパルス幅Ｔｃは、クロックＣＬＫ０とクロックＣＬＫ１の位相差π／２より大きく、πより小さく調整されている。このパルス幅の調整は、図３に示した遅延回路３００の遅延時間を調整することで行う。

下位拡張コードＬＥＸＴは、パルス信号ＣＭＰＤの値をクロックＣＬＫ０、ＣＬＫ１、ＣＬＫ０＿Ｂ、ＣＬＫ１＿Ｂの立ち上がりのタイミングでラッチしたときの値である。図４に示したように、下位拡張コードＬＥＸＴ［３］はクロックＣＬＫ０の立ち上がりでパルス信号ＣＭＰＤをラッチした値になる。下位拡張コードＬＥＸＴ［２］、ＬＥＸＴ［１］、ＬＥＸＴ［０］はそれぞれクロックＣＬＫ１、ＣＬＫ０＿Ｂ、ＣＬＫ１＿Ｂの立ち上がりのタイミングでパルス信号ＣＭＰＤをラッチした値にそれぞれ対応している。図７（ａ）に示したタイミングでは、パルス信号ＣＭＰＤのＨｉｇｈレベルをラッチできるのは、時刻ｔ１５のクロックＣＬＫ１の立ち上がりのタイミングだけである。このとき、下位拡張コードＬＥＸＴ［３：０］として０１００が保持される。

図７（ｂ）は、クロック信号ＣＬＫ０の立ち上がりエッジからわずかに先立った時刻ｔ２ｂで比較結果信号ＣＭＰＯが反転した場合のタイミングチャートである。時刻ｔ２ｂでは、クロックＣＬＫ０の論理レベルはＬｏｗであるためラッチ出力ＣＭＰＯ＿Ｓは比較結果信号ＣＭＰＯとなる。ゲーテッドクロックＧＣＬＫはラッチ出力信号ＣＭＰＯ＿ＳとクロックＣＬＫ０のＡＮＤであるため、時刻ｔ２ｂまではクロックＣＬＫ０と等しくなる。従って、カウント部１０６のカウントアップ動作は時刻ｔ１０まで行われる。上位カウント値ＵＣは、時刻ｔ１０でＮ−１にカウントアップされ、それ以降はＮ−１を保持する。図７（ｂ）に示した例では、時刻ｔ１４でパルス信号ＣＭＰＤをラッチするＣＬＫ０と、時刻ｔ１５でパルス信号ＣＭＰＤをラッチするＣＬＫ１が、パルス信号ＣＭＰＤのＨｉｇｈレベルを読み込んでラッチする。この結果、下位拡張コードＬＥＸＴ［３：０］として１１００が保持される。

図７（ｃ）は、クロック信号ＣＬＫ０の立ち上がりエッジから遅れた時刻ｔ２ｃで比較結果信号ＣＭＰＯが反転した場合のタイミングチャートである。時刻ｔ２ｃは、図７（ａ）に示した時刻ｔ２ａより少し遅れた時刻になっている。時刻ｔ２ｃでは、比較結果信号ＣＬＫ０の論理レベルはＨｉｇｈであるためラッチ出力信号ＣＭＰＯ＿Ｓは直前の論理レベルを時刻ｔ１６まで保持する。ゲーテッドクロックＧＣＬＫはラッチ出力信号ＣＭＰＯ＿ＳとクロックＣＬＫ０のＡＮＤであるため、時刻ｔ１６まではクロックＣＬＫ０に等しくなる。従って、カウント部１０６のカウントアップ動作は時刻ｔ１４まで行われる。上位カウント値ＵＣは、時刻ｔ１０でＮ−１、時刻ｔ１４でＮにカウントアップされ、それ以降はＮを保持する。

図７（ｃ）に示した例では、パルス信号ＣＭＰＤのＨｉｇｈレベルをラッチできるのは、時刻ｔ１５に立ち上がりエッジがあるクロックＣＬＫ１と、時刻ｔ１６に立ち上がりエッジがるクロックＣＬＫ０＿Ｂである。すなわち、下位拡張コードＬＥＸＴ［３：０］として０１１０が保持される。

図７（ａ）〜（ｃ）に示した下位拡張コードＬＥＸＴの値は、上位カウント値ＵＣとは異なる法則で決まるので、下位拡張コードＬＥＸＴの値を、そのまま上位カウント値ＵＣの下位に連接することはできない。図８に４ビットの下位拡張コードＬＥＸＴ［３：０］を３ビットの下位カウント値ＬＣ［２：０］に変換するデコード表を示す。本実施例では、下位拡張コードＬＥＸＴは、１ビットだけ１が立っているコードと、２ビットだけ１が立っている相互に異なるコードが交互に並んでいる。また、全て０（１が立っていない）のコードはない。このコードの配列は、パルス信号ＣＭＰＤのパルス幅Ｔｃをクロック相互の位相差の最小値であるπ／２より大きく、πより小さく調整することで実現される。例えば、パルス信号ＣＭＰＤのパルス幅ＴｃがＣＬＫ０とＣＬＫ１の位相差より小さい場合、下位拡張コードには、どのクロックでもＨｉｇｈレベルがラッチされないタイミングが発生してしまう。この場合は、比較結果信号ＣＭＰＯが反転するタイミングによっては、１が１ビットも立っていないコードが複数発生するため位置が確定できず、デコードすることができない。また、パルス信号ＣＭＰＤのパルス幅がπ以上の場合は１が３ビット立つ。さらに、パルス信号ＣＭＰＤのパルス幅がクロック相互の最小値の３倍である３π／２以上の場合は、４つのクロックの立ち上がりを含むタイミングが複数発生する。この場合も、全ビットが１になる場合が複数発生するので下位桁の位置を確定できない。本実施例では所定のパルス幅のパルス信号ＣＭＰＤを４つのπ／２位相がずれたクロックでラッチすることにより、１クロックの内の１／８周期のどの位置で反転したか検出している。したがって、本実施例のようにπ／２の位相差を持つ４つのクロックを用いた場合では、パルス信号ＣＭＰＤはクロックの周期に対して３π／４相当のパルス幅のときにクロックに対する比較結果信号の位相位置を精度よく検出することができる。

続いて、上位カウント値ＵＣのカウントアップタイミングであるクロックＣＬＫ０の立ち上がりエッジ近傍で比較結果信号ＣＭＰＯが反転した場合の、上位カウント値ＵＣと下位拡張コードＬＥＸＴの関係について詳細に説明する。図９は、クロックＣＬＫ０の立ち上がりエッジのわずか後で比較結果信号ＣＭＰＯが反転した場合のタイミングチャートである。図９（ａ）に示した期間のうち、時刻ｔ１３〜時刻ｔ１６を拡大したタイミングチャートを図９（ｂ）に示す。時刻ｔ１４で、Ｄラッチ５００による比較結果信号ＣＭＰＯのラッチとカウント部１０６による上位カウント値ＵＣのカウントアップとの２つの動作が、クロックＣＬＫ０の立ち上がりに同期して行われる。クロックＣＬＫ０の立ち上がりエッジからわずか後に比較結果信号ＣＭＰＯが反転しているので、ラッチ出力信号ＣＭＰＯ＿Ｓの論理レベルはクロックＣＬＫ０に同期して、Ｈｉｇｈのまま時刻ｔ１６まで保持される。従って、ゲーテッドクロックＧＣＬＫはｔ１６まで出力されるので、上位カウント値ＵＣはｔ１４でＮにカウントアップされる。一方、パルス信号ＣＭＰＤの論理レベルは時刻ｔ１４でＬｏｗであるので、クロックＣＬＫ０の立ち上がる時刻ｔ１４では、下位拡張コードＬＥＸＴ［３］はＬｏｗを保持する。続く、クロックＣＬＫ１の立ち上がる時刻ｔ１５では、パルス信号ＣＭＰＤの論理レベルはＨｉｇｈであるので、下位拡張コードＬＥＸＴ［２］はＨｉｇｈを保持する。その結果上位カウント値ＵＣはＮ、下位拡張コードＬＥＸＴは０１００（図８のデコード表で下位カウント値に変換すると０００）になる。

ここで、仮にクロックＣＬＫ０によりパルス信号ＣＭＰＤがラッチされると、下位拡張コードが１１００（図８のデコード表で下位カウント値に変換すると１１１）になる。このときに上位カウント値がＮとなっているので、上位カウント値ＵＣと下位拡張コードＬＥＸＴのデータはエラーになる。このような誤動作は、上位カウント値ＵＣのカウントアップタイミングと、下位拡張コードＬＥＸＴのラッチタイミングが非同期であるときに発生する。しかしながら、本発明によると比較結果信号ＣＭＰＯの読み取りとカウント部１０６による上位カウント値ＵＣのカウントアップとの２つの動作がクロックＣＬＫ０の立ち上がりに同期して行われるため、誤動作は発生しない。

次に、クロックＣＬＫ０の立ち上がりエッジのわずか前で比較結果信号ＣＭＰＯが反転した場合のタイミングチャートである、図１０により動作について説明する。図１０（ａ）に示した期間のうち、時刻ｔ１３〜時刻ｔ１６を拡大したタイミングチャートを図１０（ｂ）に示す。時刻ｔ１４では、比較結果信号ＣＭＰＯのラッチと上位カウント値ＵＣのカウントアップ、２つの動作がクロックＣＬＫ０の立ち上がりに同期して行われる。クロックＣＬＫ０の立ち上がりエッジからわずか前に比較結果信号ＣＭＰＯが反転しているので、ラッチ出力信号ＣＭＰＯ＿Ｓの論理レベルは、時刻ｔ１４のわずか前にラッチ出力信号ＣＭＰＯと同じく反転する。従って、ゲーテッドクロックＧＣＬＫはｔ１２までしか出力されないので、上位カウント値ＵＣはｔ１４でＮにカウントアップされず、Ｎ−１を保持する。一方、パルス信号ＣＭＰＤの論理レベルは時刻ｔ１４でＨｉｇｈであるので、時刻ｔ１４で下位拡張コードＬＥＸＴ［３］はＨｉｇｈを保持する。続く時刻ｔ１５では、パルス信号ＣＭＰＤの論理レベルはＨｉｇｈであるので、下位拡張コードＬＥＸＴ［２］はＨｉｇｈを保持する。その結果上位カウント値ＵＣはＮ−１、下位拡張コードＬＥＸＴは１１００（図８のデコード表で下位カウント値に変換すると７）になる。ここで、もしクロックＣＬＫ０によりパルス信号ＣＭＰＤがラッチされないで下位拡張コードが０１００（図８のデコード表で下位カウント値に変換すると０）であると、上位カウント値ＵＣと下位拡張コードＬＥＸＴはエラーになる。この誤動作は、上位カウント値ＵＣのカウントアップタイミングと、下位拡張コードＬＥＸＴのラッチタイミングが非同期であるときに発生する。しかしながら、本発明によると比較結果信号ＣＭＰＯのラッチと上位カウント値ＵＣのカウントアップとの２つの動作がクロックＣＬＫ０の立ち上がりに同期して行われるため、誤動作は発生しない。

図１１は、上述したＡＤ変換器を用いた固体撮像素子のブロック図である。画素部１１００には、固体撮像装置に入射した光を電気信号に変換する光電変換部を備えた画素（図示せず）が行方向及び列方向に２次元配置されている。ＡＤ変換器は、画素が行列状に配置された画素部１１００の列毎に配置されている。垂直走査部１１０１は、垂直選択信号１１０６を出力して画素部を順次走査することによって、画素部１１００の行を選択して、光電変換部からの電気信号を行単位で読み出す。このとき読み出される信号を画素信号ＶＬと呼ぶ。行単位で読み出された電気信号は、列毎に設けられたＡＤ変換器の比較器１０１に入力される。ランプ電圧生成部１１０２で生成されたランプ信号ＶＲＡＭＰは、画素信号ＶＬと比較するための参照電圧である。ランプ信号ＶＲＡＭＰは比較器１０１に入力される。比較器１０１は、ランプ信号ＶＲＡＭＰと画素信号ＶＬを比較し、その結果に応じた論理レベルの信号ＣＭＰＯをデジタルコード生成部１００に比較結果信号として出力する。デジタルコード生成部１００には、クロック生成部１１０３から、位相がπ／２異なる２つのクロックＣＬＫ０、ＣＬＫ１が入力されている。更に、デジタルコード生成部１００には、タイミング生成部１１０４から、リセット信号ＲＳＴが入力される。デジタルコード生成部１００の内部の動作については、既に説明したので省略する。デジタルコード生成部１００は、画素信号ＶＬに対応したデジタルコードである上位カウント値ＵＣと下位拡張コードＬＥＸＴをメモリ部１０２に出力する。メモリ部１０２は、タイミング生成部１１０４から出力されるメモリ転送信号ＭＴＸによって、上位カウント値ＵＣ、下位拡張コードＬＥＸＴを保持する。水平走査部１１０５は、水平選択信号ＭＳＬを順次走査することによってメモリ部１０２に保持された上位カウント値ＵＣと下位拡張コードＬＥＸＴとをデータバスＤＢＵＳに読み出す。図１１では、データバスＤＢＵＳに接続されている信号処理回路（図示せず）で、下位拡張コードＬＥＸＴをデコードして下位カウント値ＬＣを生成し、上位カウント値ＵＣと下位カウント値ＬＣの連接を行う。

以上説明したように、本実施例によれば、上位カウント値ＵＣと下位カウント値ＬＣの関係に不整合を生じない。更に、位相の異なる３ビットの下位カウントを得るために必要な位相の異なるクロックの本数が２本で済むため、クロック線の数とバッファの数を減らし、消費電力を低減できる。更に、位相の異なるクロックの位相差をπ／２と大きくすることができるため、位相差を保ちつつクロックの周波数を上げることが容易になる。その結果、ＡＤ変換器を容易に高分解能化することができる。さらに、本実施例のＡＤ変換器をＡＰＳＣサイズの撮像素子に適用する場合を例に説明する。ＡＰＳＣサイズの撮像素子の幅はおよそ２３ｍｍある。クロック周波数を５００ＭＨｚとした場合を例とする。４５°の位相差のクロックを用いる場合は、４５°の位相差を時間に換算した２５０ｐｓを保ってクロックを２３ｍｍに渡り伝搬させる必要がある。しかし、本実施例では、９０°の位相差を時間に換算した、５００ｐｓを保てばよい。

［実施例２］
本発明の第２の実施例に関して、実施例１と異なる点を中心に説明を行う。図１２に本発明に関するＡＤ変換器の構成例を示す。本実施例は、実施例１に対してラッチ部１０４の出力にデコード部１２０１が接続されている点が異なる。ラッチ部１０４の出力である下位拡張コードＬＥＸＴ［３：０］を生成するまでは、実施例１と同じため、説明を省略する。デコード部１２０１は、４ビットの下位拡張コードＬＥＸＴ［３：０］から３ビットの下位カウント値ＬＣ［２：０］を生成する機能を持つ。下位拡張コードから下位カウント値ＬＣへのデコードは、図８に示したデコード表の通りに行う。本実施例により、実施例１と比較してメモリ部１０２のメモリ量を１ビット削減することができる。また、データバスＤＢＵＳは１１ビットの上位カウント値ＵＣ［１０：０］と３ビットの下位カウント値ＬＣ［２：０］が連接されたデジタルコードになっているため、画像処理を行う信号処理回路を簡易化する効果がある。

［実施例３］
図１３は、撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１００及び映像信号処理回路部８３０を有する。撮像素子１００は、実施例１で説明した固体撮像素子が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１００の、複数の画素が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。撮像素子１００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、信号処理を行い画像データとして出力する。映像信号処理回路部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、撮像素子から信号を読み出す行や画素等をリセットする行の変更、電子ズームに伴う画角の変更や、電子防振による画角のずらし等である。タイミング制御回路部８５０は、システムコントロール回路部８６０による制御に基づいて撮像素子１００及び映像信号処理回路部８３０の駆動タイミングを制御する。

上記の各実施例において、比較器には、信号レベルが時間に対して線形に変化するランプ信号が入る場合を説明した。しかし、線形に限らず、信号レベルが階段状に変化してもよい。つまり、信号レベルが時間に対して単調に変化する参照信号が比較器に入力されればよい。

また、上記の各実施例において、クロックＣＬＫ０をクロックゲート回路１０５に入力し、クロックゲート回路１０５を介してゲーテッドクロックＧＣＬＫがカウント部１０６に入力される例を説明した。しかし、ラッチ部１０４に入力されるクロックＣＬＫ０と、カウント部１０６に入力されるクロックＧＣＬＫとは、同じ位相のクロックであればよい。

Claims (10)

1. 時間に対して単調に変化する参照信号と入力電圧とを比較し、比較結果を示す比較結果信号を出力する比較器と、
   前記比較結果信号に応答してパルス信号を発生するパルス信号発生回路と、
   第１のクロックを受けて、前記比較器による前記比較の開始から前記比較結果信号が出力されるまでの前記第１のクロックに応じて計数するカウント部と、
   前記第１のクロックと同位相の第２のクロック及び前記第２のクロックと位相が異なる第３のクロックを含む複数のクロックにより規定されるタイミングで、前記パルス信号をラッチするラッチ部と、を備えること
   を特徴とするＡＤ変換器。
2. 前記カウント部の出力信号を上位桁のデータとし、前記ラッチ部の出力信号を下位桁のデータとするデジタルデータを出力することを特徴とする請求項１に記載のＡＤ変換器。
3. 前記パルス信号のパルス幅は、前記クロック及び前記クロックと位相が異なる複数のクロック相互の位相差の最小値より大きく、前記位相差の最小値の３倍より小さいことを特徴とする請求項１又は２に記載のＡＤ変換器。
4. 前記比較結果信号に応じて、前記カウント部へのクロックの入力が禁止されることを特徴とする請求項１乃至３のいずれか１項に記載のＡＤ変換器。
5. 前記クロック及び前記クロックと位相が異なる複数のクロック相互の位相差の最小値がπ／２であることを特徴とする請求項１乃至４のいずれか１項に記載のＡＤ変換器。
6. 前記カウント部の出力信号と前記ラッチ部の出力信号とを保持するメモリ部を有することを特徴とする請求項１乃至５のいずれか１項に記載のＡＤ変換器。
7. 前記ラッチ部の出力信号をデコードするデコード部を有することを特徴とする請求項１乃至５のいずれか１項に記載のＡＤ変換器。
8. 前記デコード部の出力信号を保持するメモリ部を有することを特徴とする請求項７に記載のＡＤ変換器。
9. 行方向及び列方向に複数の画素が配置され、前記複数の画素の列毎に、画素の信号をデジタルデータに変換する請求項１乃至８のいずれか１項に記載のＡＤ変換器を備える固体撮像素子。
10. 請求項９に記載の固体撮像素子と、前記固体撮像素子へ光を結像する光学部と、前記固体撮像素子からの出力信号を処理する信号処理回路とを備えることを特徴とする撮像システム。