JP2009038726A - 物理量検知装置およびその駆動方法 - Google Patents
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Abstract
【解決手段】デジタルカメラ等の撮像装置に搭載される固体撮像装置において、1または複数の画素列ごとに、画素信号をA/D変換するランプ型A/D変換回路106を設ける。各ランプ型A/D変換回路106内に設けられたカラムカウンタ208に上位ビットを保持させ、1または複数個のラッチ308にクロック信号121を供給し、下位ビットを保持させることで、クロック周波数の増加を抑えながら高速・高精度のA/D変換を実現する。
【選択図】図1
Description
15frame/sec×2000行/frame=30Kline/sec
となる。つまり、1行の読み出しレートは30KHzとなる。
ここで、「1フレームの行数」とは、実際に有効な画素を読み出す期間だけでなく、OB画素からの信号を読み出す期間やブランキング期間も含むものとする。
階調数 = 2(変換ビット幅)
ここでυは、A/D変換としての比較動作ができない期間である。υをゼロと近似すると、単に
比較周波数 = (階調数)×(変換レート)
となる。つまり、ランプ型A/D変換回路には、変換ビット幅が1ビット増えるだけで、変換のための比較周波数が2倍に増えるという特徴があることがわかる。
(1) チップ内であっても、特にGHzオーダーのクロックは、その発生が極めて困難である。
(2) 仮にクロックを発生することができても、1行の画素数分の回路が配線負荷となり、かつ配線が長く寄生RCが大きいため、デジタルメモリの全領域で正しく駆動するのは困難である。
(3)クロックドライバの能力強化、デジタルメモリの両側からの駆動、リピーターの挿入などの対策も考えられるが、何とか動作可能な駆動波形を得ることができたとしても、消費電力が大幅に増大するため、解決手段として適切でない。また複数列毎に1個のリピーターを入れる方法だと、その周期でのノイズが画像に発生することが懸念される。また全列にリピーターを入れるのは、消費電力のさらなる増大とチップ面積の増大に加えて、リピーターによるクロックの遅延が大きくなり、ランプ型A/D変換回路の本来の動作ができなくなる懸念もある。
図1は、本発明の第1の実施形態に係る固体撮像装置(MOSセンサ)の構成を示す図である。
図5は、本発明の第2の実施形態に係るMOSセンサの構成を示す図である。同図において、図1に示す第1の実施形態のMOSセンサと同じ機能、構成を有する回路・部材については説明を省略あるいは簡略化する。
1:0001
2:0011
3:0111
4:1111
5:1110
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7:1000
8:0000
図6は、第2の実施形態に係るMOSセンサにおいて、A/D変換値の下位4ビット分を位相シフトコードに置き換えた場合の波形図である。同図から分かるように、π/2m−1位相シフトコード生成回路112は、クロック信号121と同一の周波数を持ち、π/2m−1ずつ位相がずれた信号を2m−1ビット・ラッチ408にそれぞれ供給する。図6では、下位4ビットをシフトコードで表現する例を示している。この場合、2m−1ビット・ラッチ408は少なくとも24−1=8個のラッチで構成されていることになる。
図7は、本発明の第3の実施形態に係るMOSセンサの構成を示す図である。
(Uモードでのアップカウント数)−(Dモードでのダウンカウント数)
となっている。
以下に、図5および図8に示すMOSセンサにおいて、π/2m−1位相シフトコード生成回路112の具体構成について説明する。
図11(a)、図12(a)は、ジョンソンカウンタを用いた第1の構成例に係る位相シフトコード生成回路を示す回路図であり、図11(b)、図12(b)は、それぞれ第1の構成例に係る位相シフトコード生成回路における信号波形を示す図である。図11(a)はビット数2m−1が2の場合であり、図12(a)は、ビット数2m−1が4の場合である。ここで、mはバイナリを用いた場合のビット数を意味する。
周波数が非常に高くなってきた場合、クロック信号を分配する際の波形なまりの問題以前に、素子性能の限界などから高速クロックの生成が困難になってくる。これに対して、遅延ロックループ回路(以下、DLL)を用いることで、入力クロック信号の周波数を位相シフトコード生成回路を生成する位相シフトコードと同じ周波数レベルに入力クロック周波数を抑えることができる。
102 画素アレー
103 読み出し信号線
104 バイナリカウンタ
105 DAC
106 カラムA/D変換回路
107 比較器
108 デジタルメモリ
109 出力バッファ
112 π/2m−1位相シフトコード生成回路
113 位相シフトコード/バイナリ変換器
117 減算器
119 インバータ
120 クロック生成回路
121 クロック信号
122 アナログランプ電圧
123 比較器出力信号
125 位相シフトコード
126、127、128、228、327、348 出力信号バス
130 カウントモード切替信号
131 Up用ラッチ選択信号
132 Down用ラッチ選択信号
141 反転クロック信号
208 カラムカウンタ
218 U/Dカウンタ
308 ラッチ
318 U用ラッチ
328 D用ラッチ
338 シーケンサ
358 U用2m−1ビット・ラッチ
368 D用2m−1ビット・ラッチ
408 2m−1ビット・ラッチ
801 遅延部
802 位相比較器
803 電荷ポンプ回路
804 インバータ
805 MOSスイッチ
806 容量
807 クロックバッファ
901a、901b、901c、901d D型フリップフロップ
902a、902b、902c、902d インバータ
905、905a、905b 排他的論理和回路
Claims (16)
- 物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、
前記感応素子の1列、または複数列ごとに設けられ、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムA/D変換回路と、
各列の前記カラムA/D変換回路から出力されるデジタル信号を伝送する出力信号バスと、
前記カラムA/D変換回路にカウンタ用クロック信号とラッチ用クロック信号とを供給するクロック生成回路と、
三角波を出力するD/Aコンバータとを備えた物理量検知装置であって、
前記各カラムA/D変換回路は、
所定の期間に前記感応素子から出力される前記信号と前記三角波の電位とを比較する比較器と、
前記カウンタ用クロック信号のパルスをカウントするとともに、前記比較器の出力が変化する時点での計数値を保持するカラムカウンタと、
前記ラッチ用クロック信号を受け、前記比較器からの出力が変化する時点での前記ラッチ用クロック信号の値を保持する1個または複数個のラッチを有し、前記カラムカウンタの計数値と前記ラッチが保持する値とを組み合わせて表現されるA/D変換値に応じた大きさの前記デジタル信号を前記出力信号バスに出力する物理量検知装置。 - 前記感応素子は受光部を有する画素であり、
前記感応素子アレーは画素アレーであり、
前記物理量検知装置は固体撮像装置であることを特徴とする請求項1に記載の物理量検知装置。 - 前記ラッチ用クロック信号は周波数が異なるs個の信号または周波数が同じで位相が異なるs個の信号を含んでおり、
前記ラッチは複数個設けられ、且つ前記s個のクロック信号をそれぞれ保持しており、
前記ラッチに保持された値は前記A/D変換値の下位mビット(mは正の整数)を表現し、s=2(m−1) であることを特徴とする請求項1または2に記載の物理量検知装置。 - 前記カウンタ用クロック信号の周波数は前記ラッチ用クロック信号と同じ周波数であることを特徴とする請求項3に記載の物理量検知装置。
- 前記各カラムA/D変換回路は、
前記カラムカウンタに保持された計数値と前記ラッチに保持された値とをコピーするための出力用メモリをさらに有しており、
前記物理量検知装置は、各列の前記出力用メモリに保持された前記A/D変換値を順次選択して前記出力信号バスに出力させる列選択手段をさらに備えていることを特徴とする請求項1〜4のうちいずれか1つに記載の物理量検知装置。 - 前記クロック生成回路から出力された周波数fのクロック信号から、周波数がfで位相がπ/sずつずれたs個の信号を生成して前記ラッチに供給する位相シフトコード生成回路をさらに備えていることを特徴とする請求項3に記載の物理量検知装置。
- 位相シフトコードで表現された前記ラッチの出力をバイナリコード表現に変換する位相シフトコード/バイナリ変換器をさらに備えていることを特徴とする請求項6に記載の物理量検知装置。
- 前記クロック生成回路から出力された周波数fのクロック信号から、周波数がf/(2s)で位相がπ/sずつずれたs個の信号を生成して前記ラッチに供給する位相シフトコード生成回路をさらに備えていることを特徴とする請求項3に記載の物理量検知装置。
- 前記位相シフトコード生成回路には前記クロック信号が入力され、
前記位相シフトコード生成回路は複数の遅延段を含み、周波数が互いに同一で位相がπ/sずつずれたs個の信号を出力するDLL回路を有することを特徴とする請求項6または7に記載の物理量検知装置。 - 前記クロック生成回路から出力されたクロック信号を受け、前記D/Aコンバータにバイナリ値を出力するバイナリカウンタをさらに備え、
前記D/Aコンバータは、前記バイナリ値の入力に応じて前記三角波を出力することを特徴とする請求項1〜9のうちいずれか1つに記載の物理量検知装置。 - 前記カラムカウンタでの計数値は、前記カウンタ用クロック信号の立ち上がりエッジまたは立ち下がりエッジで変化することを特徴とする請求項1〜10のうちいずれか1つに記載の物理量検知装置。
- 前記カラムカウンタでの計数値は前記カウンタ用クロック信号の立ち上がりエッジで変化し、
前記物理量検知装置は、前記クロック生成回路と各列の前記ラッチとの間に介設された第1のインバータ、または各列の前記ラッチからの出力信号を反転させる第2のインバータを備えていることを特徴とする請求項1〜11のうちいずれか1つに記載の物理量検知装置。 - 前記ラッチに保持された値はバイナリコードにより前記A/D変換値の最下位側の1ビットまたは複数ビットを表現していることを特徴とする請求項1または2に記載の物理量検知装置。
- 前記カラムカウンタは前記感応素子から出力された信号の上位ビットをアップカウントするとともに、リセット時に前記感応素子から出力された信号の上位ビットをダウンカウントするアップダウンカウンタであり、
前記ラッチは、前記感応素子から出力された信号の下位ビットを保持するアップ用ラッチと、リセット時の前記感応素子から出力される信号の下位ビットを保持するダウン用ラッチとで構成されており、
前記出力信号バスには、前記アップ用ラッチの出力、前記ダウン用ラッチの出力、および前記カラムカウンタにおけるアップカウント時の計数値とダウンカウント時の計数値の差分が列ごとに出力されることを特徴とする請求項1〜13のうちいずれか1つに記載の物理量検知装置。 - 物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、前記感応素子の1列、または複数列ごとに設けられ、各々が比較器と、カラムカウンタと、1個または複数個のラッチとを有し、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムA/D変換回路と、各列の前記カラムA/D変換回路から出力されるデジタル信号を伝送する出力信号バスと、前記カラムA/D変換回路にカウンタ用クロック信号とs個のラッチ用クロック信号とを供給するクロック生成回路と、三角波を出力するD/Aコンバータとを備えた物理量検知装置の駆動方法であって、
前記比較器が、前記感応素子から読み出された信号の電位と前記三角波の電位とを所定の期間に比較するステップ(a)と、
前記比較器による比較開始時から、前記カラムカウンタが前記カウンタ用クロック信号のパルスをカウントするステップ(b)と、
前記ステップ(b)の後、前記比較器からの出力が変化する時点で前記カラムカウンタに入力される前記カウンタ用クロック信号がマスクされ、前記カウンタ部の計数値を保持するステップ(c)と、
前記ステップ(b)の後、前記比較器からの出力が変化する時点でのs個の前記ラッチ用クロック信号のそれぞれの電位を前記ラッチが保持するステップ(d)と、
前記ステップ(d)で前記ラッチが保持する値を下位mビットとし、前記ステップ(c)で保持された前記カラムカウンタの計数値と組み合わせて表現される値をもとにして、所定の電圧のデジタル信号を前記カラムA/D変換回路が前記出力信号バスに出力するステップ(e)とを備えている物理量検知装置の駆動方法。 - 前記物理量検知装置は、前記各カラムA/D変換回路内に設けられ、前記カラムカウンタの出力部および前記ラッチの出力部に接続された出力用メモリと、列選択手段とをさらに備えており、
前記ステップ(e)では、全列分の前記感応素子から読み出された信号について前記ステップ(c)、(d)が終了した後、前記カラムカウンタと前記ラッチで保持されている全列分のデジタル信号を前記出力用メモリにコピーした後、前記感応素子アレーの次の選択行に対する、前記ステップ(a)の動作と並行して、前記列選択手段により前記出力用メモリから各列の前記デジタル信号を順次前記出力信号バスに読み出すことを特徴とする請求項15に記載の物理量検知装置の駆動方法。
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