JP2016226062A - 撮像装置および撮像システム - Google Patents

Abstract

【課題】 従来から知られていた撮像装置では、各信号処理回路に対してバッファ素子を設けているため、信号処理回路の数に比例してバッファ素子の数が増大する。また、複数の信号処理回路を１つのグループとして、各グループ内で駆動信号が遅延して供給されるので、動作タイミングのマージンを長く設定する必要が生じる。つまり、動作の高速化が図りにくい。【解決手段】 互いに直列に接続された第１のバッファ回路と、第１のバッファ回路に対して並列に接続される第２のバッファ回路を設け、１個の第２のバッファ回路で複数の前記信号処理部に前記駆動信号を供給する。【選択図】 図１

Description

本発明は撮像装置に関し、特に、画素アレイの列に対応して信号処理回路を備える撮像装置に関する。

画素が行列状に配列された画素アレイの各列、あるいは複数列につき信号処理回路を設けて、並列に信号処理を行う撮像装置が一般に知られている。信号処理回路は、画素から出力された信号に対して相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ；ＣＤＳ）やオフセット調整、増幅、アナログ／デジタル変換（Ａ／Ｄ変換）といった処理を行う。

複数の信号処理回路を駆動する駆動信号を供給する手法の例として、特許文献１に記載された技術がある。特許文献１では、複数の信号処理回路を１つのグループとした各グループ内で、駆動信号を伝達するバッファ素子を直列に接続することにより、ピーク電流の低減およびバッファ素子の数の低減を図っている。

特開２００７−０６００３６号公報

しかしながら、特許文献１に記載された構成では、各信号処理回路に対してバッファ素子を設けているため、信号処理回路の数に比例してバッファ素子の数が増大する。さらに、半導体基板に形成するに際してチップ面積が増大する。

また、信号処理回路の各グループ内で駆動信号が遅延して供給されるので、動作タイミングのマージンを長く設定する必要が生じる。つまり、動作の高速化が図りにくい。

本発明はバッファ素子数の増大を抑制しつつ、動作の高速化を実現する撮像装置を提供することを目的とする。

上記課題を解決する本発明は、画素アレイと、各々が前記画素アレイの列に対応して設けられた複数の信号処理部と、前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、前記駆動信号伝送部は、複数の第１のバッファ回路と複数の第２のバッファ回路とを含み、前記第１のバッファ回路の出力端子は、別の前記第１のバッファ回路及び第２のバッファ回路の入力端子と接続され、前記第２のバッファ回路は複数の前記信号処理部に前記駆動信号を供給することを特徴とする撮像装置である。

また、上記課題を解決する本発明は、画素アレイと、それぞれがＳ個（Ｓ＞２の自然数）の信号処理部を含む複数の信号処理部群と、前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、前記駆動信号伝送部は、複数の第１のバッファ回路と複数の第２のバッファ回路とを含み、前記第１のバッファ回路の出力端子は、別の前記第１のバッファ回路及び第２のバッファ回路の入力端子と接続され、前記第２のバッファ回路の各々は、互いに異なる前記信号処理部群に前記駆動信号を供給することを特徴とする撮像装置でもある。

本発明によれば、バッファ素子数の増大を抑制しつつ、動作の高速化が可能となる。

第１の実施形態に係る撮像装置の構成例を示す図 第１の実施形態に係る信号処理部および駆動信号伝送部の構成例を示す図 第１の実施形態に係る信号の位相関係を示す図 画素の構成例を示す等価回路図 信号処理回路に含まれる増幅器と転送部の構成例を示す図 第２の実施形態に係る撮像装置の構成例を示す図 第２の実施形態に係る信号の位相関係を示す図 第２の実施形態に係る撮像装置の別の構成例を示す図 第３の実施形態に係る信号処理回路と駆動信号伝送部の構成例を示す図 第４の実施形態に係る撮像システムの構成例を示す図

（第１の実施形態）
図１は、本発明の第１の実施形態に係る撮像装置の構成例を示す図である。ここではＭ行Ｎ列の画素１０１が配列された画素アレイ１００と、画素アレイ１００の各列に信号処理回路１０２を備える構成を例にとって説明する。

画素１０１は光電変換部を含み、光電変換によって得られた電荷量に応じた信号を信号線ＶＬに出力する。行選択回路１０３は画素１０１の動作を行単位で制御するもので、画素１０１のリセットや信号を読み出す動作を制御する。信号処理部群である信号処理回路群１０４の各々は複数の信号処理回路１０２を含み、信号線ＶＬを介して伝達された信号を処理する回路である。信号処理回路１０２が備える機能の例としては、ＣＤＳによるノイズ低減、信号の増幅、Ａ／Ｄ変換がある。Ａ／Ｄ変換機能を有する構成では、Ａ／Ｄ変換によって得られたデジタル信号を一時的に保持するためにＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのデジタルメモリを備えても良い。

信号処理回路１０２は駆動信号の供給を受けて動作する。駆動信号生成部１０５で生成された駆動信号は、駆動信号伝送部１０６、１０９を介して各信号処理回路１０２に伝達される。ここでは、信号処理部である信号処理回路１０２がＡ／Ｄ変換器とデジタルメモリを含み、それぞれを異なる駆動信号で駆動する例を示している。図示の通り、同一の信号処理回路群１０４に含まれる複数の信号処理回路１０２は共通の駆動信号が与えられるように構成される。

信号処理回路１０２から出力された信号は、転送部１１１を介して出力部１１２へと伝達され、出力端子１１３から後段の回路に伝達される。転送部１１１は、画素アレイ１００の列に対応したシフトレジスタやデコーダを含み、出力部１１２へ信号を伝送する信号処理回路１０２を選択する機能を有する。転送部１１１は、駆動信号伝送部１１０を介して供給される、駆動信号生成部１０５で生成された駆動信号を受けて動作する。

次に、駆動信号伝送部１０６、１０９、１１０について詳細な説明を行う。駆動信号伝送部１０６は、複数のバッファブロック１０７を有する。各バッファブロック１０６は、各信号処理回路群１０４に対して１個設けられている。各バッファブロック１０６は、第１のバッファ回路１０８−１と第２のバッファ回路１０８−２とを含んでなる。第１のバッファ回路の出力は他のバッファブロック１０７に含まれる第１及び第２のバッファ回路の入力に与えられるように接続される。また、第２バッファ回路１０８−２の出力は対応する信号処理回路群１０４の複数の信号処理回路に並列に与えられる。言い換えると、駆動信号伝送部１０６は、複数の第１のバッファ回路１０８−１が直列に接続され、第２のバッファ回路１０８−２は第１のバッファ回路１０８−１に対して並列に設けられた構成である。また、第１のバッファ回路１０８−１は別の第１のバッファ回路１０８−１及び第２のバッファ回路１０８−２に駆動信号を供給するとも表現できる。

駆動信号伝送部１０９も駆動信号伝送部１０６と同様に、第１及び第２のバッファ回路が設けられており、各第２のバッファ回路は、複数の信号処理回路１０２に対して駆動信号を供給する。

図２は、ある信号処理回路群１０４と、これに対応付けられた駆動信号伝送部１０６および１０９のバッファブロックの接続関係を示したブロック図である。ここでは、信号処理回路群１０４に３個の信号処理回路１０２が含まれる場合を例示した。各信号処理回路１０２はＡ／Ｄ変換器２０１とデジタルメモリ２０２とを含む。駆動信号伝送部１０９の第２のバッファ回路は、３個のデジタルメモリ２０２に駆動信号を供給し、駆動信号伝送部１０６の第２のバッファ回路は、３個のＡ／Ｄ変換器２０１に駆動信号を供給する。

第３の駆動信号伝送部である駆動信号伝送部１１０は駆動信号伝送部１０６と同様に、第１及び第２のバッファ回路が設けられているが、第２のバッファ回路は転送ブロックに対して駆動信号を供給する。転送ブロックの各々は例えば複数段のシフトレジスタを含み、それらに共通の駆動信号を供給する。

本実施例の構成によれば、第２のバッファ回路から複数の信号処理回路や転送ブロックに駆動信号を供給するので、動作タイミングのマージンを短縮できるとともに、バッファ回路の数が増大することを抑制できる。また、同一の第２のバッファ回路から駆動信号を供給される信号処理回路あるいは転送ブロックは同時に動作するが、異なる第２のバッファ回路から駆動信号を供給される信号処理回路間では動作するタイミングが異なるので、ピーク電流を抑制することができる。

複数の信号処理回路１０２に対して共通の第２のバッファ回路から駆動信号を供給することは、信号処理回路１０２がＡ／Ｄ変換器とデジタルメモリとを含む場合に特に有用である。これは、Ａ／Ｄ変換器は比較器とデジタルメモリとが同期して動作しなければならないため、駆動信号の位相関係を維持する必要があるからである。本実施例に示すように、駆動信号伝送部１０６および１０９のバッファブロックは、同じ信号処理回路群１０４に駆動信号を供給するので、信号処理回路群１０４の中では駆動信号の位相関係が保たれる。つまり、信号の位相管理が容易になるという利点がある。なお、本実施例では、第１の駆動信号伝送部である駆動信号伝送部１０６と、第２の駆動信号伝送部である駆動信号伝送部１０９とは、同数の第１のバッファ回路を含んで構成される例を示しているので、両者で生じる遅延時間は等しくすることができる。ここで、遅延時間が等しいとは、伝送される駆動信号がＦ［Ｈｚ］である場合には、２つの駆動信号伝送部が伝送する信号の間で、位相差が１周期以内であることを意味する。

次に、信号処理回路１０２がＡ／Ｄ変換器を含む場合の信号処理回路群１０４の数Ｓについて説明する。Ａ／Ｄ変換器の構成として、変換対象となるアナログ信号と、時間に対してスロープ状に変化する参照信号とを比較器に入力し、参照信号が変化を開始してからアナログ信号と参照信号との大小関係が逆転するまでにカウンタに入力されるクロック数をカウントするものが知られている。このような構成のＡ／Ｄ変換器が複数設けられているときに、各Ａ／Ｄ変換器に与えられるクロック信号が１周期以上遅延すると、同じレベルのアナログ信号に対してことなるデジタル信号が生成されてしまう。撮像装置においては、行に沿った方向にシェーディングとして画像に現れる。

図３は、駆動信号伝送部と、Ａ〜Ｄで示した各ノードにおける信号の波形を示した図である。例えば、駆動信号伝送部で伝送する信号がＡ／Ｄ変換器におけるカウント動作を制御するためのクロック信号であるとする。クロック信号の周波数をＦ［Ｈｚ］として、全信号処理回路１０２の間で１周期、すなわち１／Ｆ［ｓｅｃ］以上の位相差が生じると、Ａ／Ｄ変換結果が信号処理回路どうしで異なってしまう。このような制約の下、第１のバッファ回路で生じる遅延時間をｔ１［ｓｅｃ］、第２のバッファ回路で生じる遅延時間をｔ２［ｓｅｃ］とし、信号処理回路１０２がＮ個存在する場合を考える。

ノードＡが、駆動信号生成部１０５から出力された駆動信号が与えられるとする。第１のバッファ回路を１段経たノードをＢ、さらにノードＢから第２のバッファ回路を経たノードをＣとし、最終段の第２のバッファ回路を経たノードをＤとすると、上述の制約から、ノードＡとノードＤとの間で１／Ｆ［ｓｅｃ］よりも少ない遅延時間でなければならない。これを数式で表現すると、式（１）のように表せる。
（Ｎ／Ｓ−１）×ｔ１＋ｔ２ ＜ １／Ｆ ・・・（１）

したがって、信号処理回路群１０４の数Ｓを、式（１）を満たすような自然数であるように設計することで、シェーディングが生じることを抑制することができる。なお、ここではＡ／Ｄ変換器を例に取っているためにクロック信号として示したが、Ａ／Ｄ変換器以外においても上記条件を満足することが好ましい。

図４は、画素１０１の構成例を示す等価回路図である。画素１０１は光電変換部ＰＤ、転送トランジスタＴＸ、リセットトランジスタＲＥＳ、増幅トランジスタＳＦ、選択トランジスタＳＥＬと、を有する。転送スイッチＴＸは、転送パルスＰＴＸによって駆動され、導通すると光電変換部ＰＤで生成された電荷が増幅トランジスタＳＦの制御電極のノードＦＤに転送される。リセットスイッチＲＥＳは、リセットパルスＰＲＥＳによって駆動され、導通するとノードＦＤが電源電圧ＶＤＤにリセットされる。行選択スイッチＳＥＬは、行選択パルスＰＳＥＬによって駆動され、導通すると増幅トランジスタは不図示の定電流源とソースフォロワ回路を構成して、ノードＦＤの電位に応じた信号を信号線ＶＬに出力する。

図５は、信号処理回路に含まれる増幅器と、転送部の構成例を示すである。増幅器１３０は、差動増幅器ＤＩＦと入力容量Ｃ０、帰還容量１２１ａ〜１２１ｃ、短絡スイッチ１０９を含む。差動増幅器ＤＩＦの反転入力端子と出力端子とを接続する帰還容量は、信号ｘ１、ｘ２、ｘ４によって選択することができるようになっており、入力容量Ｃ０の容量との容量値の比によって増幅器１３０のゲインが決められる。また、短絡スイッチ１０９が導通すると差動増幅器ＤＩＦはボルテージフォロワとして動作し、このときに出力と入力容量とを使って、画素から出力される信号をクランプすることができる。これにより、画素で生じたノイズを低減することが可能となる。

転送部は、保持容量１１２ｓおよび１１２ｎと、を含む。このうち一方に増幅器１３０のオフセットを保持させ、他方には増幅器１３０で増幅された信号を保持させる。そして、例えば出力部が持つ差動増幅器で両者の差分をとることで、増幅器１３０のオフセットを低減することができる。また、信号処理回路がＡ／Ｄ変換器を含む場合には、保持容量を廃して、デジタル信号として同様の処理を行っても良い。

以上で説明したとおり、本実施例によれば、バッファ素子の数が増大することを抑制しつつ、動作の高速化を図ることができる。

（第２の実施形態）
図６は、本発明の第２の実施形態に係る撮像装置の構成例を示す図である。図１に示した構成との違いは、駆動信号伝送部１０９に換えて駆動信号伝送部４０１が設けられた点である。ここでは、第１の実施形態との相違点を説明する。

第１の実施形態では、駆動信号伝送部１０９の１個のバッファブロックが３列の信号処理回路１０２に対して設けられていたのに対して、本実施形態では、駆動信号伝送部４０１の１個のバッファブロックがＮ／２列の信号処理回路１０２に対して設けられる。第１の実施形態では、駆動信号伝送部１０９を通して伝送される駆動信号が、駆動信号伝送部１０６を通して伝送される高周波数の駆動信号との間で位相関係が保たれる必要があった。このため、駆動信号伝送部１０９は駆動信号伝送部１０６と同数の信号処理回路１０２に対して１個のバッファブロックを設けていた。

一方、駆動信号伝送部４０１を通して伝送される信号が低周波数であれば、高周波数の駆動信号を伝送する駆動信号伝送部１０６よりも少ない数のバッファブロックで駆動信号伝送部４０１を構成できる。また、異なる駆動信号伝送部で伝送される駆動信号どうしで位相を揃える必要がない場合も同様である。図７は、第１の実施形態と比較するために、駆動信号伝送部１０６、１０９、および４０１を通して伝送される駆動信号の波形を示した図である。駆動信号伝送部１０６と１０９とで伝送される駆動信号との間では位相関係を保たれるのに対して、駆動信号伝送部１０６と４０１とで伝送される駆動信号の間では位相関係を保たないことを示している。駆動信号伝送部４０１を通して伝送する駆動信号の例としては、信号処理回路１０２がＣＤＳ回路を含んでいる場合にはＣＤＳ回路の動作に必要な信号、ＡＤＣを含んでいる場合には比較器をリセットするための信号や、デジタルメモリをリセットしたりカウント値をラッチしたりするための信号が該当する。

さらに、信号処理回路１０２の構成によっては、図８に示すように、一個のバッファ回路６０１や６０２によって全列の信号処理回路１０２に信号を供給しても良い。このような信号は、信号処理回路１０２が備える増幅器のゲインを設定する信号や、動作モードを指定する信号、シフトレジスタのスタートパルスなどが例として挙げられる。

つまり、信号処理回路１０２に供給する全ての信号を同じ数のバッファブロックで伝送するのではなく、伝送する駆動信号の種類に応じて駆動信号伝送部が備えるバッファ回路の数を設定することで、バッファ回路が占める面積や消費電力を適正化できる。

（第３の実施形態）
図９を参照しながら、本発明の第３の実施形態について説明を行う。

図９は、信号処理回路群１０４の構成例を示す図である。駆動信号伝送部１０６から供給される駆動信号に対して逓倍あるいは分周した信号との間での位相管理が必要となる場合がある。そこで、本実施形態においては周波数変換部７０１を設ける。

各駆動信号部が備えるバッファ回路間にはばらつきや寄生負荷の違いが存在するため、駆動信号が高周波数である場合には特に、駆動信号間で位相関係を保つことが困難になる。これに対して、本実施形態では周波数変換部７０１を用いることで、位相関係を保つことを容易にすることができる。周波数変換部には、例えばＰＬＬ回路や分周回路を用いることができる。

以上で説明した各実施形態に示した撮像装置は、例えば半導体基板上に形成することができる。全ての要素を同一の基板に設ける必要はなく、駆動信号生成部を、画素アレイや信号処理部、駆動信号伝送部とは別の半導体基板に設ける構成も考えられる。

（第４の実施形態）
次に、本実施形態に係る撮像システムの概略を、図１０を用いて説明する。

撮像システム１０００は、例えば、光学部１０１０、撮像装置１００１、映像信号処理回路部１０３０、記録・通信部１０４０、タイミング制御回路部１０５０、システムコントロール回路部１０６０、および再生・表示部１０７０を含む。撮像装置１００１は、先述の各実施例で説明した撮像装置が用いられる。

レンズなどの光学系である光学部は１０１０、被写体からの光を撮像装置１００１の、複数の画素が２次元状に配列された画素アレイに結像させ、被写体の像を形成する。撮像装置１００１は、タイミング制御回路部１０５０からの信号に基づくタイミングで、画素部に結像された光に応じた信号を出力する。

撮像装置１００１から出力された信号は、映像信号処理部である映像信号処理回路部１０３０に入力され、映像信号処理回路部１０３０が、プログラムなどによって定められた方法に従って、入力された電気信号に対してＡＤ変換などの処理を行う。映像信号処理回路部での処理によって得られた信号は画像データとして記録・通信部１０４０に送られる。記録・通信部１０４０は、画像を形成するための信号を再生・表示部１０７０に送り、再生・表示部１０７０に動画や静止画像が再生・表示させる。記録通信部は、また、映像信号処理回路部１０３０からの信号を受けて、システムコントロール回路部１０６０とも通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部１０６０は、撮像システムの動作を統括的に制御するものであり、光学部１０１０、タイミング制御回路部１０５０、記録・通信部１０４０、および再生・表示部１０７０の駆動を制御する。また、システムコントロール回路部１０６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラムなどが記録される。また、システムコントロール回路部１０６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内で供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらしなどである。

タイミング制御回路部１０５０は、制御部であるシステムコントロール回路部１０６０による制御に基づいて撮像装置１００１および映像信号処理回路部１０３０の駆動タイミングを制御する。

映像信号処理回路部１０３０は、先述の各実施例で説明した補正係数を保持し、撮像装置１００１から出力された信号に対して補正処理を行う。

１００ 画素アレイ
１０１ 画素
１０２ 信号処理回路
１０３ 行選択回路
１０４ 信号処理回路群
１０５ 駆動信号生成部
１０６ 駆動信号伝送部
１０７ バッファブロック
１０８ 第２のバッファ段
１０９ 駆動信号伝送部
１１０ 駆動信号伝送部
４０１ 駆動信号伝送部
６０１ バッファ回路
６０２ バッファ回路
７０１ 周波数変換部
ＶＬ 信号線

上記課題を解決する本発明は、画素が複数行および複数列に渡って配された画素アレイと、前記画素アレイの列に対応して設けられた複数の信号処理部と、前記複数の信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、前記複数の信号処理部の各々は、Ａ／Ｄ変換部と、前記Ａ／Ｄ変換部によって得られたデジタル信号を保持するメモリ部とを有し、前記駆動信号伝送部は、前記複数の信号処理部の各々の前記Ａ／Ｄ変換部に駆動信号を伝送する第１の駆動信号伝送部と、前記複数の信号処理部の各々の前記メモリ部に駆動信号を伝送する第２の駆動信号伝送部とを備え、前記第１の駆動信号伝送部は、各々が第１のバッファ回路と第２のバッファ回路とを有する複数の第１の組を備え、前記第２の駆動信号伝送部は、各々が第３のバッファ回路と第４のバッファ回路とを有する複数の第２の組を備え、前記複数の第１の組の各々の前記第１のバッファ回路の出力端子は、対応する組の前記第２のバッファ回路の入力端子および別の前記第１の組の前記第１のバッファ回路の入力端子に接続され、前記複数の第１の組の各々の前記第２のバッファ回路の出力端子は、前記複数の信号処理部のうちの一部の複数の信号処理部の各々の前記Ａ／Ｄ変換部に接続され、前記複数の第２の組の各々の前記第３のバッファ回路の出力端子は、対応する組の前記第４のバッファ回路の入力端子および別の前記第２の組の前記第３のバッファ回路の入力端子に接続され、前記複数の第２の組の各々の前記第４のバッファ回路の出力端子は、前記複数の信号処理部のうちの一部の複数の信号処理部の各々の前記メモリ部に接続されることを特徴とする撮像装置である。

Claims (15)

1. 画素アレイと、
   各々が前記画素アレイの列に対応して設けられた複数の信号処理部と、
   前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、
   前記駆動信号伝送部は、複数の第１のバッファ回路と複数の第２のバッファ回路とを含み、
   前記第１のバッファ回路の出力端子は、別の前記第１のバッファ回路及び第２のバッファ回路の入力端子と接続され、
   前記第２のバッファ回路は複数の前記信号処理部に前記駆動信号を供給すること
   を特徴とする撮像装置。
2. 画素アレイと、
   それぞれがＳ個（Ｓ＞２の自然数）の信号処理部を含む複数の信号処理部群と、
   前記信号処理部を駆動する駆動信号を伝送する駆動信号伝送部と、を有する撮像装置であって、
   前記駆動信号伝送部は、複数の第１のバッファ回路と複数の第２のバッファ回路とを含み、
   前記第１のバッファ回路の出力端子は、別の前記第１のバッファ回路及び第２のバッファ回路の入力端子と接続され、
   前記第２のバッファ回路の各々は、互いに異なる前記信号処理部群に前記駆動信号を供給すること
   を特徴とする撮像装置。
3. 前記信号処理部の数をＮ、
   前記第１のバッファ回路による信号の遅延時間をｔ１、
   前記第２のバッファ回路による信号の遅延時間をｔ２として、
   前記Ｓが（Ｎ／Ｓ−１）×ｔ１＋ｔ２ ＜ １／Ｆの関係を満たすこと
   を特徴とする請求項２に記載の撮像装置。
4. 前記駆動信号伝送部は、第１の駆動信号伝送部と第２の駆動信号伝送部とを含み、
   前記第１の駆動信号伝送部と前記第２の駆動信号伝送部とは、
   同じ数の前記第２のバッファ回路を有することを特徴とする請求項１ないし３のいずれかに記載の撮像装置。
5. 前記駆動信号伝送部は、第１の駆動信号伝送部と第２の駆動信号伝送部とを含み、
   前記第２の駆動信号伝送部は前記第１の駆動信号伝送部よりも少ない数の前記第２のバッファ回路を有し、
   前記第２の駆動信号伝送部は、前記第１の駆動信号伝送部よりも低い周波数の駆動信号を伝送すること
   を特徴とする請求項１ないし４のいずれかに記載の撮像装置。
6. 前記複数の信号処理回路に前記駆動信号を供給する第３の駆動信号伝送部をさらに備え、
   前記第３の駆動信号伝送部は、前記第２の駆動信号伝送部よりも低い周波数の駆動信号を伝送すること
   を特徴とする請求項５に記載の撮像装置。
7. 駆動信号伝送部は、第１の駆動信号伝送部と第２の駆動信号伝送部とを含み、
   前記第１の駆動信号伝送部と前記第２の駆動信号伝送部とは、遅延時間が等しいこと
   を特徴とする請求項１ないし６のいずれかに記載の撮像装置。
8. 前記第２のバッファ回路から供給された前記駆動信号の周波数を変換する周波数変換部をさらに有することを特徴とする請求項１ないし７のいずれかに記載の撮像装置。
9. 前記周波数変換部は分周回路またはＰＬＬ回路を含むことを特徴とする請求項８に記載の撮像装置。
10. 前記信号処理部は、前記画素から出力された信号に対してノイズ低減、増幅、およびＡ／Ｄ変換のうち、少なくとも１つの機能を有することを特徴とする、請求項１ないし９のいずれかに記載の撮像装置。
11. 前記撮像装置は
    出力部と
    前記信号処理部から出力された信号を前記出力部に転送する転送部をさらに有し、
    前記転送部は、シフトレジスタまたはデコーダによって前記出力部に信号を転送する前記信号処理部を選択すること
    を特徴とする請求項１ないし１０のいずれかに記載の撮像装置。
12. 前記駆動信号伝送部は、さらに前記駆動信号を前記転送部に供給すること
    を特徴とする請求項１１に記載の撮像装置。
13. 前記駆動信号を生成し、さらに前記駆動信号伝送部に供給する駆動信号生成部を有することを特徴とする請求項１ないし１２のいずれかに記載の撮像装置。
14. 半導体基板上に形成されたことを特徴とする請求項１ないし１３のいずれかに記載の撮像装置。
15. 請求項１ないし１４のいずれかに記載の撮像装置と、
    前記画素に像を形成する光学系と、
    前記撮像装置から出力された信号を処理して画像データを生成する映像信号処理部と、をさらに備えたこと
    を特徴とする撮像システム。

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