WO2004088849A1

WO2004088849A1 - ２段階ａ/ｄ変換器及びそれを用いたイメージセンサ

Info

Publication number: WO2004088849A1
Application number: PCT/JP2004/004169
Authority: WO
Inventors: Shoji Kawahito
Original assignee: Shoji Kawahito
Priority date: 2003-03-31
Filing date: 2004-03-25
Publication date: 2004-10-14
Also published as: JP4069203B2; US20060176205A1; JP2004304413A; US7227490B2

Abstract

従来のCMOSイメージセンサにおいて、これまでA/D変換を高速に行うものは、A/D変換器要素をカラムに並べて並列に動作させるもので、分解能としては、9 bit程度であり分解能が低かった。この発明は、イメージセンサ用A/D変換器として、A/D変換の機能の一部を、カラムのノイズキャンセル回路を用いて行い、かつ同時に増幅を行うことで、高シグナルノイズ比(SNR)化を図りながら、その後のA/D変換部とあわせて高分解能のA/D変換を実現する。

Description

明細書

2段階 A/D変換器及びそれを用いたイメージセンサ技術分野

この発明は、 A/D変換器の改良及びそれを用いたイメージセンサに関する。背景技術

C MO Sィメージセンサでは、ィメージセンサ上に様々な機能回路を集積化できることが大きな特徴の 1つであり、その 1つに A/D変換回路の集積化がある。これによつてディジタル出力のイメージセンサが実現でき、システムのコンパクト化が図れるとともに、センサチップの出力に混入するノイズの影響を排除することができる。

イメージセンサに集積化する A/D変換器として開示されているものとして以下の文献がある。

Llj A. iimoni, A. Sartori, M. Gottaidi, A. Zorat, A digital vision se nsor, Sensors and Actuators, A46 - 47 pp. 439-443 1995.

[2] B. Mansoorian, H. Y. Yee, S. Huang, E. Fossura, " A 250mW 60frames/s 1 280x 720 pixel 9b CMOS digital image sensor, Dig. Tech. Papers, Int. S olid-State Circuits Conf . , " pp. 312 - 313 1999.

[3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. I e, M. Hoshino, Y. Tomizawa, T. Arakawa, A 60raW 10b CMOS image sensor with c olumn- to - column FPN reduction, " Dig. Tech. Papers, Int. Solid - State Cir cuits Conf. , " pp. 108 - 109, 2000.

[4] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini, " A 256 x 256 CMOS imaging array with wide dynamic range pixels and column-parallel digita 1 output, " IEEE J. Solid-State Circuits, vol. 33, no. 12， Dec. 1998.

[5] 特開 2002- 232291号公報

上記 [1]は、ランプ信号発生器、比較器、レジスタを用いた 8 bitの積分型 A/ D変換器要素をカラムに集積化するものである。同種の技術は、特許第 2 5 3 2 3 7 4号明細書にも記載されている。

また [3]は、同様に積分型 A/D変換器要素をカラムに集積化するものであるが、精度向上した比較器を用いて 1 0 bitを実現している。これら積分型 A/D変換器は、変換時間が長く、特に分解能をあげようとすると指数関数的に変換時間が長くなるので、そのままではこれ以上の分解能の実現は困難である。しかし、線形性に優れる利点がある。

また [2]は、キャパシタを用いた逐次比較型 A/D変換器をカラムに並べて動作させるもので、高速な A/D変換が可能であるため、高フレームレート、多画素数のイメージセンサに適している。しかし、これも実際の精度としては、 8 bit 程度にとどまつている。

また [4]は、サイクリック A/D変換器要素を力ラムに並べて動作させるもので、これも高速 A/D変換に適している。しかし分解能としては、 9 bit程度である。また [5]は、力ラムにおいてノィズキャンセルされた信号に対して、 2段階で積分型の A/D変換を行うものであるが、増幅の機能を有していないので、 2段階化によつて信号対雑音比（SNR)の改善を図るものではない。

なお、これら以外に、画素内に A/D変換要素をもつイメージセンサが幾つか報告されているが、本発明と直接関係しないため割愛する。発明の開示

これまでのイメージセンサ用 A/D変換器は、カラムに並べて並列に動作させることの利点のみを利用するものである。本発明は、イメージセンサ用 A/D変換器として、 A/D変換の機能の一部を、うことで、高

とあわせて高分解能の A/D変換を実現しようとするものであり、高感度で広ダイナミックレンジのディジタルイメージセンサが実現できる。

本発明は、イメージセンサにおいて、カラムでのノイズキャンセル動作とともに N- bitの A/D変換を行い、その残差アナログ値に対し、カラムあるいは、水平走査後に M_bitの A/D変換を行うことで、高分解能で高い S N Rを保持した A/D変換を行うことを目的とする。

また、ノィズキヤンセルを行うアンプを用いて A/D変換の一部を行わせ、回路の簡素化を図るものである。

用途として、イメージセンサを例にあげるが、この用途に限定するものではなレ、。図面の簡単な説明

第 1図は、アナログ残差を水平走査後 A/D変換を行う 2段階 A/D変換器のブ口ック図である。

第 2図は、アナログ残差に対する A/D変換をカラムで行う 2段階 A/D変換器のブロック図である。

第 3図は、カラム増幅と N- bit A/D変換を行う単位回路（先に A/D変換）を示す図である。

第 4図は、カラム増幅と N - bit A/D変換を行う単位回路（引き戻し法）を示す図である。

第 5図は、 4倍の増幅と 2ビット A/D変換の回路例を示す図である。

第 6図は、 4 トランジスタ画素回路を示す図である。第 7図は、 2ビットカラム A/D変換の動作タイミング図である。

第 8図は、 2 bit A/D変換における Dの値に対する ψ Α， B , φ C , φ D の変化を示す図である。

第 9図は、引き戻し型 N - bit A/D変換とアナログ残差を発生するカラム読み出し回路を示す図である。

第 1 0図は、 8倍増幅を行いながらノイズキャンセルと引き戻しを行う回路の例を示す図である。

第 1 1図は、引き戻し A/D変換の動作を示す図である。

第 1 2図は、アンプの入出力の関係を示す図である。

第 1 3図は、ノイズキャンセルと 2倍増幅、及び 1ビット A/D変換を行う回路を示す図である。

第 1 4図は、第 1 3図の回路の伝達特性を示す図である。

第 1 5図は、アンプリセットレベルとアナログ残差出力を別々に出力する第 9 図の回路の変形を示す図である。発明を実施するための最良の形態

図 1は、第 1の実施例のブロック図を示している。イメージセンサのカラムにおいてアレイ状に並べた、ノイズキャンセル、信号増幅ととともに N_bitの A/ D変換を行う要素回路（1)を並列に動作させる。そのアナ口グ残差を水平走査し、その出力に対して M- b i tの A / D変換（2)を行うことで、 N + M b itの A/ D変換を行うものである。

垂直シフトレジスタからの制御線 S , T X , Rは図 6の制御線に各々対応する。図 2は、第 2の実施例のブロック図を示している。これは、イメージセンサのカラムにおいてアレイ状に並べたノイズキャンセル、信号増幅ととともに N - bit の A/D変換を行う要素回路（1)により並列に A/D変換を行い、アナログ残差出力に対して、 M- bitの A/ D変換要素をアレイ状に並べて動作させるものである。カラムにおいて、ノイズキャンセルと増幅及び、 N - bi tの A/D変換を行う単位回路（1)の構成を図 3及び図 4に示す。いずれの場合も、イメージセンサの力ラムにおいて、 G倍のゲインで増幅を行いながら、 N- b i tの A/ D変換を行い、その結果に応じて、ある一定値を差し引くことで、アンプの出力が飽和するのをさけることがポイントである。図 3は、画素出力に対してまず N- bitの A/ D変換を行い、画素出力信号から、アンプの出力が線形範囲で動作する範囲に入るように一定値を差し引く。

図 4の場合には、まず画素出力に対して G倍の増幅を行い、その増幅された出力に対して A/ D変換を行い、その結果を D /A変換して、アンプの入力から一定量を差し引き、アンプが線形範囲に入るまで繰り返すものである。これを引き戻し法と呼ぶことにする。

等価的に、これらと同じ動作をする構成はいろいろと考えられ、このブロック図に忠実な構成に限定するものではない。また、図 3、図 4には、画素部で発生するノイズをキャンセルする機能は明示的に書いていないが、 G倍のアンプにおける增幅動作においてノィズキャンセルの機能を持たせることができる。実例は、めとで;^ベる。

図 3の構成に相当する 2 bitの場合の回路例を図 5に示す。また、画素部の構成例を図 6に示す。これは、埋め込みフオトダイオードを用いた 4 トランジスタ + 1フォトダイオードの画素回路である。 3 トランジスタ画素回路など、他の画素回路を利用することもできる。

埋め込みフォトダイォード（P D )により変換された光電荷がトランジスタ（M I N , M X )により取り出され、信号線（S i gnal l ine)を経由して画素（PIXEL)群の出力端 (Output)に出力される。この信号は、画素出力として A/D変換器 (2-bi t ADC)に印加されるとともにキャパシタ 4 C (キャパシタ Cの 4倍の容量を有す）を経由してゲイン Gを有するアンプ（3)の入力に接続される。 A/D変換器（4)からは入力信号のレベルに対応したスィッチ用制御信号 Φ Α, φ Β, φ C, 4> Dが出力される。

A/D変換器による A/D変換値を、制御信号 ψ Α, φ Β, φ C, <i) Dで制御されるスィッチと、キャパシター 2 C (注： 2 Cは Cの 2倍の容量を有す）による D/A変換器（5)により D/A変換し、これを入力から引く。すなわち、入力 Xに対して、出力 Yは、次式のように求める。

Y = G X X— R X D (al) ここで、 Rは、入力のフルスケール（F S)値である。 Gとしては、 2ビットの場合には一般には G= 4とするが、これよりも大きな値にしてより大きな増幅機能を持たせることも可能である。

また、 Dは、 2ビットで A/D変換された結果であり、以下のように定める。

0 {X<FS! )

1 (FS/4<X<FS/2)

D =

2 (FS/2<X≤3FS/4) [ 3 ( FS 14く X≤ FS、

(a2) この Dを、上位の 2ビット A/D変換値として出力する。一方、 Yは、アナ口グ残差出力値である。

図 5と図 6の画素回路を組み合わせて、上記の動作を行う際のタイミング図を図 7に示す。画素出力（センサ出力）からは、リセットレベル V_Kと信号レベル V_s が図 7のように出力されるものとする。

φΐ, 2, φ3， φ4は、アンプ周辺のスィッチ回路を開閉する制御信号である c まず、アンプの φ 1= 1としてアンプの入出力をショートしておき、キャパシタ 4 Cに V_Rのレベルをサンプルする。このとき、 φ2= 1としておく。ついで、 1= 0, φ2= 0とし、 φ3= 1とすることで、 V_sのレベルを 4 Cに与える。その結果、アンプの出力には、 V« — Vsが 4倍に増幅された信号が現れる。また、 X = Vi,— Vsを 2bit A/D変換器に与え、その結果によって、 φ A, φ Β, φ C, が変化する。その結果、 R = V_li2— V_K1として、式（al), (a2)にしたがって出力電圧（アナログ残差出力）が決定される。 2bit A/D変換器の中の比較器がサンプル中は、 φ Α= φ C= ί , (|) 8 = () 0=0とする。その比較結果を出力するタイミングにおいて、図 8のように φ Α， φ Β, φ C, Dを変化させる。次に、カラムにおいて引き戻し A/D変換とアナログ残差を計算する回路を図 9に、その入力部の具体的な回路例を図 1 0に示す。その動作タイミング図を図 1 1に示す。画素回路としては、図 6に示す画素内で電荷転送を行う 4 トランジスタ型であるとする。なお、 3 トランジスタの画素回路など、他の画素回路もタイミングを変更することで、同様に利用可能である。まず、最初にリセットレべルがあらわれ、次いで信号レベル V_sが出力されるものとする。

図 1 1は 8倍の増幅を行う場合を示している。まず、アンプの φ 1 = 1， φ 2 = 1， φ 3 = 0としてアンプの入出力をショートし、帰還容量 Cの一端を Vref に接続しておき、容量 Cの 8倍の容量を有すキャパシタ 8 Cに V«のレベルをサンプルする。ついで、 φ 1 = 0, φ 2 = 0とし、 ψ 3 = 1とした後で、信号レべルを 8 Cに与える。その結果、アンプの出力には、 V₁₍— V_sが 8倍に増幅された信号が現れる。しかし V₁₍— V_sが大きい場合には、増幅された信号がアンプの線形範囲を越え、飽和することになる。しかし、このときアンプの入力部の電荷 Q。が変化しなければ、入力部でキャパシタを使って線形範囲に引き戻すことができる。 V_Rをサンプルしているとき、アンプの入力部での電荷 Q。は次式で与えられる。

β()二 ^- +C( - -劉)

(1) ここで、 V。*は V_Rサンプル時のアンプ入力部の電圧であり、 Ciはアンプ入力部と接地点の間の寄生容量である。また Vsw。は階段波の初期電圧である。

入力を Vsに切り替え、また帰還容量 Cをアンプ出力に接続した後、 Q。に変化がないとすると次式となる„

8C(iく) +c( )₊4 i〈_w)₊Qく)

(2) ここで、 V_s» 'は階段波の電圧である。また V。は、 v_sサンプル時のアンプ入力部の電圧である。このとき、 VK— が大きいとアンプが飽和し、 v₍₎が v。*から大きく変化する。しカゝし、 V«を操作し、アンプが高いゲインで動作する領域に引き戻したとき、次式が成り立つ。

V_OUT =A(V_Q^-V₀)^

(3) ここで Aはアンプの開ループゲインである。 Aが十分大きければ、この回路は負帰還回路として動作しているので、 Voutが線形領域で動作するような電圧をとるためには、 V 一 V。がほぼゼロにならなければならない。これは、開ループゲインが大きい演算増幅器を用いて負帰還回路を構成した場合には、プラス入力とマイナス入力の差電圧がほぼゼロで動作するのと同様に考えれば容易に理解でさる。

いま V — V。= 0として、（1) , (2)を連立させれば、次式が得られる。

V_o 二 V _F + W_R - V_s) ~ sw - V_SWQ ) (4) これは、出力電圧が、 V,を基準として、 V«— V _Sが 8倍に増幅されるとともに、 V _S«'_ V_S™の差電圧を 4倍したものをひいた電圧になることを意味する。つまり、 Q。が変化しないように動作させ、アンプが高いゲインで動作する点に引き戻すことによって、式 (4)で決まる線形な動作が行える。

このことを利用し、階段波発生器と、比較器を用いて A/D変換を行い、残差アナログ値を生成する回路が図 9のように構成できる。図 1 1のタイミング図に示すように、最初、階段波発生器の出力を V のままにしておき、増幅するとァンプの出力で飽和し、クリップされる。次いで、階段波を与えると、あるところから、アンプの出力が高いゲインで動作する領域に入り、式（4)が満たされるようになり、階段波のレベルにしたがって、アンプの出力が下がってくる。そこで、比較器でアンプの出力としきい値 VTを階段波のステップが上がるごとに、比較動作（サンプル (S) &判定 (D) ) を行うと、アンプの出力が V_T以下になった時点で、比較器の出力が Highから Lowに変化する。これにより、アンプの出力に接続されたサンプル &ホールド回路（S/H)にその時点の信号をサンプルし記憶する。これがアナログ残差になる。また、このときにアンプの出力が V_T以下になるステツプ数を A/D変換値とする。図 1 1の場合は、 5ステップ目になっている。

いま階段波の 1ステップを A Vsとすると、ステップ数を Dとして、式（4)は以下のように書ける。 V_0UT - V_REF = S(V_R - V_S ) - 4DAV_S

(5) この関係を V_T= 4 Δ V_sとして図示すると、図 1 2のようになる。 A/D変換値に相当する Dの値を記憶するために、階段波にステップ数に相当するコード（例えば Grayコードを用いる。バイナリコードでも可能。）をデータラッチに与えておいて、比較器の出力でそのコードをデータラッチに記憶するようにしておく。図 1 2では、 3ビットの A/D変換が行え、アンプ出力のアナログ残差が、その入力が 0から V_Tまでの範囲を取るときには、出力も 0から V_Tの間に収まることを示している。

ィメージセンサのカラムの初段でこのような処理を行うことは多くの利点がある。まず、式（5)からわかるように、このような機能を持ちながら、画素部のリセットレベルと信号レベルの差分を増幅することになるので、画素部で発生する固定パターンノイズや、リセットノイズをキャンセルする機能をもち、また画素部で発生する 1 / f ノィズの低減効果もある。

また、アンプの出力が飽和するのを避けながら高いゲインで増幅することができる。これによつて、その後の回路により加わるノイズの影響を大幅に軽減でき、ノイズレベルの低いイメージセンサが実現できる。また、この回路で部分的な A /D変換が行えることによって、その後に接続する A/D変換回路を簡単化でき、またその A/D変換回路の負担を軽減することができる。

最後の利点は、例えば、上記の回路の後ろに積分型 A/D変換を用いる場合には、特に有利となる。積分型 A/D変換器は、線形性に優れるため、高精度 A/D 変換方式として広く用いられているが、変換時間が長いという問題がある。積分型 A/D変換器は、ランプ信号と入力信号を比較器に与え、カウンタを用いて、ランプ信号が入力信号を超えるまでのクロックのカウント数を A/D変換値とするものであり、例えば 1 0ビットの A/D変換を積 ·分型で行う場合、一般には、 1 0 2 4回までのカウントをする必要がある。イメージセンサ上で、積分型を利用し、 1 0ビット A/D変換を行うものも報告されているが、これを高速のィメ —ジセンサに応用するのは困難である。

本発明のように、あらかじめ 3ビットの A/D変換を行い、そのアナログ残差分に対し積分型 A/D変換を行うようにすれば、カウント数は 1 / 8の 1 2 8カウントでよく、高速のイメージセンサにも積分型が利用できる。また、非常に高分解能な A/D変換を行いたい場合で、積分型 A/D変換として 1 O bitで 1 0 2 4 カウントが実現可能な場合には、その前に 3ビットの A/D変換を行うことによつて、 1 3ビット相当の A/D変換が行えることになり、高分解能なディジタル出力のィメージセンサが実現できる。

なお、図 1 2のアナログ残差は、理想的には、 0から V_Tの範囲の値をとるが、比較器の判定に誤差が生じると、この範囲を越える。そこで、アナログ残差に対する次の段の A/D変換のアナログ入力範囲をこれよりも広げた範囲にしておくこと。これにより、比較器に多少の誤差が生じても、最終的な A/D変換されたディジタル値には影響しないため、比較器の精度要求が緩和されるという利点がある。

なお、図 1 2は、 3ビットの場合で、 8倍の増幅を行うものであるが、このように Nビット A/D変換を行う場合に、ゲインを 2 ^Nに選ぶことで、アナログ残差出力の電圧範囲を大きくすることができる。しかし、 A/D変換の分解能を高くする場合には、ゲインが非常に大きくなり、実現が困難になる場合もある。この場合には、ゲインを^よりも低く設定してもよい。この場合、アナログ残差出力が小さくなるが、図 9の中に示したように、 S /H回路のゲインを 1ではなく大きくとって増幅してもよレ、。（図 9の場合、 G₂)としている。図 1 3は、第 3の実施例である、カラムでノイズキャンセルと 2倍増幅を行いながら 1ビットの A/D変換を行う場合の構成を示している。この回路は、先に信号レベルが出力され、あとでリセットレベルが出力される画素回路に適用できる。

アンプ出力を V 画素部の出力の信号レベルを Vs 、リセットレべノレを V_Rとし、その差電圧を Δ V_in=V_R -Vs として、次式が成り立つ。 =-2AV^V_Rl-D(V_R1-V_R2)

(6) で、 Dは A/D変換値であり次式のように定める _c

> K

D二

1(、V_S S<F₇ Γ)

(7) つまり、この回路は A/D変換の結果によって、アンプ出力の基準バイアス電圧を変化させる。具体例をあげる。信号レベル Vsが、 2 Vから 1 Vまで変化し、 V_Kが 2Vの場合、

1. 5 Vとする。このとき、 Δ V、は 0 1 Vまで変化する。このとき式（6)の V_B1= 2 V、 V_K2= 3Vとすると、 Δ V,„に対して、 V _outは図 14のように変化する。

入力信号の変化範囲 1 Vに対して、出力も 2 Vから 1 Vまでの 1 Vの範囲に収めることができる。また入力信号に対する出力の利得は 2倍である。このように入力信号を 2倍して高感度化しているにも関わらず、出力の振幅範囲が 1 Vに収めら; る。図 1 5は、カラムアンプのオフセット電圧の除去のために、アンプのリセットレベルを記憶するサンプルホールド回路を設けたものである。画素回路としては、図 6の示す画素内で電荷転送を行う 4 トランジスタ型であるとする。なお、 3 トランジスタの画素回路など、他の画素回路もタイミングを変更することで、同様に利用可能である。まず、最初にリセットレベル V_Rがあらわれ、次いで信号レベル V_sが出力されるものとする。

まず、アンプの Φ 1 = 1， φ 2 = 1としてアンプの入出力をショートし、 8 C に V_Rのレベルをサンプルする。ついで、 φ 1 = 0 , φ 2 = 0とし、アンプの出力を 1つのサンプル &ホールド回路に記憶する。その後で、画素内の Τ Χを開くことで信号レベル V_sを 8 Cに与える。その結果、アンプの出力には、 V K— Vsが 8倍に増幅された信号が現れる。この場合、 V_Kをサンプルしているとき、アンプの入力部での電荷 Q。は次式で与えられる.

¾ =8 - +4 ^-^))

(bl) 入力を V_sに切り替え、また帰還容量 Cをアンプ出力に接続した後、 Q。に変化がないとすると次式となる。

a

- ,) +φく 0)

(b2) ここで、 Vswは階段波の電圧である。このとき、 V«— Vsが大きいとアンプが飽和し、 V。が V。*から大きく変化する. し力、し、 Vswを操作し、アンプが高いゲインで動作する領域に引き戻したとき、負帰還により、 V (；— V。がゼロに近づく。いま V。*_ V。= 0として、（bl)，（b2)を連立させれば、次式が得られる。

' OUT 二 ' 0 ~^~ ^( ^r S / ~ '(KsW ― ' ,Wo )

(b3) これは、出力電圧が、 V_u*を基準として、 V_R— V_sが 8倍に増幅されるとともに、 V_sw— Vs»'。の差電圧を 4倍したものをひいた電圧になることを意味する。ァンプショート時の出力 V。*をサンプルホールドしておき、（b3)式の結果を記憶する別のサンプル &ホールド回路の出力との差を求めるようにすれば、アンプのォフセット電圧がキャンセルされる。

この点を除けば、その他の動作は図 9と同様である。なお、図 1 5の φ 3は、図 9のサンプルホールド回路と同様に、比較器の出力によって制御される。産業上の利用可能性

以上述べた構成により、最初の N_bitの A/D変換したアナログ残差を増幅したものに対して、第 2の M - bitの A/D変換を行うので、 M- bi t A/ D変換として 1 O bit 程度の高分解能で A/D変換が行えるため、第 1段の N- bit A/D変換として 3bitあるいは 4bitとすれば、 1 3 bit〜l 4 bitといった極めて高い分解能の A/D変換も可能であり、広いダイナミックレンジのディジタル出力ィメージセンサが実現可能である。

また、イメージセンサ用 A/D変換器として、 A/D変換の機能の一部を、カラムのノイズキャンセル回路を用いて行い、かつ同時に増幅を行うことで、高シグナルノイズ比（S N R )ィヒを図りながら、その後の A/D変換部とあわせて高分解能の A/D変換を実現できる。

Claims

請求の範囲

1 . アレイ状に配置された N- bitの A/D変換手段（4)と、入力信号と N - bitの A/D変換結果との差であるアナ口グ残差を増幅するァンプ（3)とからなる要素回路（1)と、前記アナログ残差に対し A/D変換を行う M - bitの A/D変換手段（2)とを備え、入力信号に対して N- bitの A/D変換手段により第 1段階の A/D変換を行い、増幅されたアナログ残差に対して、 M - bitの A/D変換手段により第 2段階の A/D変換を行うことで、 N + M bitの A/D変換を行うことを特徴とする 2 段階 A/D変換器。

2 . 前記アンプはキャパシタの容量比を用いて G倍の増幅を行うものであり、前記ァンプの入力に一端が接続されたキャパシタの他端の接続電位を切換えることにより A/D変換結果をアナログ信号に変換し、該アナログ信号を入力信号から減ずることによって、 G倍の増幅を行ってもアンプの出力を飽和させず線形領域に制御することを特徴とする請求の範囲第 1項記載の 2段階 A/D変換器。

3 . 前記アンプは、キャパシタの容量比を用いて G倍の増幅を行うものであり、前記 N- bitの A/D変換はー且画素信号に対して G倍の増幅の動作をさせた後、比較器で前記アンプの出力と参照電圧を逐次比較しながら、前記アンプの出力が前記参照電圧を越えたときに別のキャパシタを用いて入力信号から一定値を引き去ることで、一旦前記アンプの出力が飽和した場合でも、線形領域に引き戻し、一定電圧の刻みとして何段階分の電圧で引き戻したかを N- bitのディジタル値とし、引き戻したあとの前記アンプの出力をアナログ残差として出力することを特徵とする請求の範囲第 1項記載の 2段階 A/D変換器。

4 . イメージセンサにおいて、アレイ状に配置された N - bitの A/D変換手段 (4)と、画素出力と N - bitの A/D変換結果との差であるアナ口グ残差を増幅するアンプ（3)とからなる要素回路（1)と、前記アナログ残差に対し A/D変換を行う M_bitの A/D変換手段（2)とを備え、イメージセンサのカラムにおける画素出力に対して N - bitの A/D変換手段により第 1段階の A/D変換を行い、増幅されたアナログ残差に対して、 M - bitの A/D変換手段により第 2段階の A/D変換を行うことで、 N +M bitの A/D変換を行うことを特徴とするイメージセンサ。

5 . 前記アナログ残差に対する M- bitの A/D変換手段は、そのアナログ値を水平走査したのち、 M-bitの A/D変換を行うことを特徴とする請求の範囲第 4 項記載のィメージセンサ。

6 . 前記アナログ残差に対する M- bitの A/D変換手段は、 M bitの A/D変換要素をカラムにアレイ状に並べて動作させることを特徴とする請求の範囲第 4項記載のイメージセンサ。

7 . 前記 N - bitの A/D変換手段は、 1個の比較器と、カラムに共通のランプ信号発生器と、カラムの外部から与えられるグレイコ一ド値を比較器の出力の変化時点で取り込むためのレジスタからなる請求の範囲第 4項記載のィメ一ジセンサ。

8 . 前記画素出力に対して行う N - bitの A/D変換手段は、 1 ビットの比較器を用いて行い、前記アンプはキャパシタの容量比を用いてカラムで G倍の増幅を行うものであり、キヤバシタの一端を前記アンプの入力に接続し、キャパシタの他端をリセット時に参照電圧に接続するとともに、アンプの出力電圧の動作点を決める前記参照電圧を、前記 1ビットの比較器の出力によって、変化させることで、 G倍の増幅を行っても前記アンプの出力を飽和させず線形領域に制御することを特徴とする請求の範囲第 4項記載のィメージセンサ。

9 . 前記アンプはリセットレベルの画素出力と信号レベルの画素出力との差分を得る機能を有し、これによりノイズキャンセルを行うことを特徴とする請求の範囲第 4項記載のィメージセンサ。