KR101148169B1

KR101148169B1 - 에이/디 변환 어레이 및 이미지 센서

Info

Publication number: KR101148169B1
Application number: KR1020067008349A
Authority: KR
Inventors: 쇼지 가와히토
Original assignee: 고쿠리츠 다이가꾸 호우진 시즈오까 다이가꾸
Priority date: 2003-10-29
Filing date: 2004-10-27
Publication date: 2012-05-23
Also published as: US20070080842A1; JP2005136540A; KR20060110285A; EP1679798A4; WO2005041419A1; US7345615B2; JP3962788B2; EP1679798B1; EP1679798A1

Abstract

종래의 순회형보다 증폭기의 수와 커패시터(용량)의 수를 줄이고, 또한 이미지 센서의 화소부에서 발생하는 노이즈를 캔슬하는 기능도 구비함으로써, 면적과 소비 전력을 줄인 이미지 센서용 A/D 변환 어레이이다. 입력 신호 Vin을 C1에 부여하여 홀드한 후, 리셋 레벨을 Vin에 인가하고, 차신호를 반전 증폭기에 접속된 C1과 C2의 비(C1/C2)에 의해 증폭시킨다. 다음에, 반전 증폭기의 출력을 C1에 홀드하는 동시에 반전 증폭기의 출력을 비교기에 의해 A/D 변환하고, 변환 출력에 의해 제어 신호를 작성하며, ΦM1, Φ01, ΦP1로 제어되는 스위치 중 어느 하나를 온으로 한다. 디지털 신호는 아날로그 신호로 변환되고, C1에 홀드되어 있는 신호로부터 아날로그 신호를 감산한다. 이 신호를 증폭시켜 재차 A/D 변환하고, 같은 동작을 순회적으로 반복한다. 이에 의해 노이즈 캔슬과, 멀티 비트의 A/D 변환을 행할 수 있다.

A/D 변환 어레이, 이미지 센서

Description

에이/디 변환 어레이 및 이미지 센서{A/D CONVERSION ARRAY AND IMAGE SENSOR}

본 발명은 이미지 센서 특히 CM0S 이미지 센서의 칼럼에 A/D 변환기를 집적화하여, 디지털 출력으로 함과 동시에, 고속도 신호 판독을 가능하게 하는 기술에 관한 것이다. 이 기술은 이미지 센서로부터의 신호를 집중적으로 단시간에 판독하는 기능을 구비한 이미지 센서나 고속 촬상용 이미지 센서로서 유용하다.

이와 같이 CM0S 이미지 센서의 칼럼에 있어서 A/D 변환을 행하는 종래 기술로서는 이하의 것이 있다.

[1] 특허 제2532374호 명세서

[2] A. Simoni, A. Sartori, M.Gottaidi, A. Zorat, “A digital V ision sensor,“ Sensors and Actuators, A46-47, pp. 439-443, 1995.

[3] T. Sugiki, S. Ohsawa, H. Miura, M. Sasaki, N. Nakamura, I. Inoue, M. Hoshino, Y. Tomizawa, T. Arakawa, "A 60mW 10b CMOS image sensor with column-to-column FPN reduction," Dig. Tech. Papers, Int. Solid-State Circuits Conf.," pp. 108-109, 2000.

[4] B. Mansoorian, H.Y. Yee, S. Huang, E. Fossum," A 250mW 60frames/s 1280x 720 pixel 9b CMOS digital image sensor," Dig. Tech. Papers, Int. Solid-State Circuits Conf.," pp.312-313, 1999.

[5] S. Decker, R. D. McGrath, K. Bremer, C. G. Sodini," A 256x256 CMOS imaging array with wide dynamic range pixels and column-parallel digital out put," IEEE J. Solid-State Circuits, V ol. 33, no. 12, Dec. 1998.

[6] K. Nagara j," Efficient circuit configuration for algorithmic analog to digital converters", IEEE Transactions on Circuits and Syatems II: Analog and digital signal processing, V ol. 40, no. 12, pp. 777-785, Dec. 1993.

상기 [1]은 램프 신호 발생기, 비교기, 레지스터를 이용한 8 비트의 적분형 A/D 변환기 요소를 칼럼에 집적화하는 것이다. 유사한 것이 [2]에도 보고되어 있다. [3]도 마찬가지로 적분형 A/D 변환기 요소를 칼럼에 집적화하는 것이지만, 정밀도가 향상된 비교기를 이용하여 10b를 실현하고 있다. 이들 적분형 A/D 변환기는 변환 시간이 길고, 특히 분해능을 올리고자 하면 지수함수적으로 변환 시간이 길어지기 때문에, 그대로는 이 이상의 분해능의 실현은 곤란하다. 그러나, 선형성이 우수하다는 이점이 있다.

또한, [4]는 커패시터를 이용한 축차비교형 A/D 변환기를 칼럼에 나열하여 동작시키는 것으로, 고속 A/D 변환이 가능하기 때문에, 고프레임 레이트, 다화소 수의 이미지 센서에 적합하다. 그러나, 이것도 실제의 정밀도로서는 8 비트 정도에 그치고 있다. 또한, [5]는 2단 순회형 A/D 변환기 요소를 칼럼에 나열하여 동작시 키는 것으로, 이것도 고속 A/D 변환에 적합하다. 그러나 2 개의 증폭기를 이용하기 때문에, 회로 규모가 커진다. [6]은 본원 발명과 비슷하지만 커패시터의 사용법이 다르고, 비효율적이다.

한편, 이들 이외에 화소 내에 A/D 변환 요소를 갖는 몇 개의 이미지 센서가 보고되어 있지만, 본 발명과 직접적인 관계가 없기 때문에 생략한다.

종래 기술의 [5]는 본 발명에 가장 관련이 있기 때문에 그 회로에 대하여 설명한다. 이것은 도 1과 같이, 1 비트의 A/D 변환을 행하는 회로를 2단 종속 접속하고, 그 출력을 입력에 되돌려 보냄으로써 순회형의 A/D 변환을 행하는 것이다. 이러한 방식에서는 각 단마다 증폭기가 필요하여, 면적이 커지는 동시에 소비 전력이 증대된다. 또한, 이미지 센서의 칼럼에 집적화하는 A/D 변환기로서 이용한 경우, 노이즈 캔슬용 증폭기와 A/D 변환기용 증폭기와 함께 3 개의 증폭기가 각 칼럼마다 필요하다.

발명의 개시

칼럼에 A/D 변환기를 집적화하는 본 발명의 CMOS 이미지 센서의 구성을 도 2에 도시한다. 행 단위로 칼럼 판독 회로에 판독된 신호는 우선 노이즈 캔슬이 이루어지고, 그 신호가 각 화소마다 순회형 A/D 변환 회로에 부여된다. 여기서, 필요한 분해능의 A/D 변환을 행하고, 그 디지털값을 수평 주사에 의해 판독한다. 고속 신호 판독을 위해 전부를 직렬로 수평 주사하는 것이 아니고, 복수의 출력을 마련하여 부분적인 수평 주사를 병렬로 실행하는 방법, 도 3과 같이, ADC(아날로그 디지털 변환기) 출력을 멀티플렉스하여 디지털화된 신호를 복수 선으로 병렬 출력하는 방법이 많이 고려된다. 또한 후술하겠지만, 도 2, 도 3에서 1의 부분, 즉 노이즈 캔슬과 순회형 ADC를 하나의 증폭기를 이용하여 구성하고, 일체화하는 것도 가능하다.

도 1은 2단 순회형 A/D 변환기(종래 기술)를 도시하는 도면이다.

도 2는 순회형 A/D 변환기를 칼럼에 집적한 이미지 센서의 구성을 도시하는 도면이다.

도 3은 순회형 A/D 변환기를 칼럼에 집적한 이미지 센서의 구성(병렬 출력)을 도시하는 도면이다.

도 4는 1회당 1.5 비트의 A/D 변환을 행하는 순회형 A/D 변환기의 회로 구성예를 도시하는 도면이다.

도 5는 1 사이클당 1.5 비트의 A/D 변환을 행하는 순회형 A/D 변환기의 변환 특성을 도시하는 도면이다.

도 6은 1 사이클당 1.5 비트의 A/D 변환을 행하는 순회형 A/D 변환기의 등가 블록도이다.

도 7은 도 4의 A/D 변환기의 동작 타이밍도이다.

도 8은 반 사이클로 1.5 비트의 A/D 변환을 행하는 순회형 A/D 변환기를 도시하는 도면이다.

도 9는 도 8의 회로의 동작 타이밍을 도시하는 도면이다.

도 10은 노이즈 캔슬과 A/D 변환을 일체화한 이미지 센서용 A/D 변환기를 도시한 도면이다.

도 11은 노이즈 캔슬증폭과 A/D 변환을 일체화한 이미지 센서용 A/D 변환기를 도시하는 도면이다.

도 12는 도 11의 회로의 동작 타이밍도이다.

도 13은 3 트랜지스터 화소 회로를 도시하는 도면이다.

도 14는 도 11의 회로를 전차동(全差動) 회로 구성으로 한 회로예를 도시하는 도면이다.

도 15는 반 사이클로 A/D 변환을 행하는 회로와 노이즈 캔슬증폭 기능을 일체화한 구성을 도시한 도면이다.

도 16은 도 15의 회로의 동작 타이밍도이다.

도 17은 S/H 증폭기를 설치한 이미지 센서용 A/D 변환기를 도시하는 도면이다.

도 18은 도 17의 회로의 동작 타이밍도이다.

도 19는 이미지 센서의 칼럼으로 ADC의 오차 보정을 행하는 경우의 구성을 도시하는 도면이다.

이하에서 설명하는 바와 같이, 순회형 A/D 변환으로서 1 사이클당, 예컨대 2진으로 -1, 0, 1의 3치를 취하는 장황 표현을 이용하지만, 최종적으로는 데이터 출력선 수를 줄이기 위해 비장황 표현으로 변환한 후에 그 디지털 데이터를 수평 주 사(또는 병렬 출력일 때는 부분적 수평 주사)를 행하여 출력한다. 한편, 출력의 데이터 레이트가 낮은 경우에는 수평 주사 후, 장황 표현에서 비장황 표현으로 변환하여도 좋다. 이 변환은 N 비트의 경우에는 N+1 자릿수의 가산을 행하는 가산기를 이용하여 행할 수 있다.

[실시예 1]

본 발명은 순회형 A/D 변환을 행하기 위한 증폭기의 수와 커패시터의 수를 줄인 것을 특징으로 한다. 도 4에 1 사이클당 1 비트 또는 1 비트 반의 A/D 변환을 행하는 본 발명의 순회형 A/D 변환기의 회로예를 도시한다. 이것은 기능으로서는 도 6과 등가이다.

도 5에 도 4의 순회형 A/D 변환기의 변환 특성을 도시한다. 도 4에 있어서, V_RM, V_RP는 도 5의 Vref, -Vref에 대응한다. 도 4의 디지털 출력 D0, D1과 도 5의 D, 및 비교기(3)에 입력되는 입력 신호 Vin의 관계는 다음 식과 같이 된다.

[수식 1]

즉, 입력에 (1) -Vref부터 -Vref/4, (2) -Vref/4부터 Vref/4, (3) Vref/4부터 Vref의 3 영역으로 분할하고, 이들 영역에 대하여 3치의 A/D 변환을 행하여 -1, 0, 1의 디지털 코드를 할당한다. 최초의 코드는 최상위 자릿수가 된다. 도 4의 특 성에 따라서 연산하고, 출력을 생성한다. 그 연산은 다음 식으로 나타낸다.

[수식 2]

즉 이것은, 상위 자릿수부터 순서대로 A/D 변환하고, 입력을 2 배로 하여 그 A/D 변환값에 의해 일정값을 뺌으로써, 그 출력이 반드시 ± Vref의 범위가 되도록 하며, 이를 다시 입력에 부여하여 동일한 처리를 반복함으로써, 멀티 비트의 A/D 변환을 행한다는 것이다. 이 때에 1 회당(1 자릿수), 3치로 A/D 변환을 행하기 때문에, 디지털값에는 장황성이 생긴다. 이 장황성에 의해 비교기의 정밀도 요구가 크게 완화되고, 고정밀도 A/D 변환이 가능해진다.

2 진수에서는 각 자릿수마다 0과 1의 2치를 취하지만, 각 자릿수마다 -1, 0, 1의 3치를 취하기 때문에, 1 단당 1.5 비트의 A/D 변환을 행한다고 생각할 수 있다. 실제 동작으로서는, 도 6에 도시하는 바와 같이, 최초에는 제어 신호 ΦA(이하, ΦA라고 한다)에 의한 스위치를 온으로 하고, 입력 신호를 부여하여 1 단당 1.5 비트의 연산을 행한다. 그 결과에 의해 식 (2)에 따라서 연산을 행한다. 그 출력을 S/H(샘플 홀드) 회로에 기억한다. 이로서 최초의 1 사이클이 완료한다. 이어서, 제어 신호 ΦB(이하, ΦB라고 한다)에 의한 스위치를 온으로 하고, ΦA에 의한 스위치를 오프로 하여 S/H 회로의 출력을 1.5 비트의 A/D 변환기에 부여하고, 동일한 처리를 반복한다. 이것을 N 회 반복한 경우, N+1 비트의 A/D 변환을 행할 수 있다.

도 4는 도 6과 동일한 기능을 실현하면서, 필요한 증폭기와 용량의 수를 줄인 것이다. 그 동작 타이밍도를 도 7에 도시한다. 도 7에서는 3번째 사이클까지를 도시하고 있다.

도 4에서는 우선 최초 C1과 C2에 모두 Vin을 샘플하고, 그 후 C2는 반전 증폭기(2)의 입출력 사이에 접속하여, 2 개의 비교기(Comparator)에 의해 식 (1)에 의한 1.5 비트의 A/D 변환을 행한다. C1은 D/A 변환기에 접속한다. 이에 의해, 다음 식의 연산이 실행된다.

[수식 3]

C1=C2이면, 이것은 식 (2)와 등가이다. 여기서, Vout(0)은 최초 사이클의 출력, D(0)는 최초 A/D 변환값, 즉 최상위 자릿수의 값이다. 그 출력을 샘플하고, 홀드하기 위해 도 6에서는 S/H 회로를 설치하고 있지만, 도 4에서는 S/H 회로와 등가 처리가 되도록 용량과 스위치를 제어한다. 우선, C2에는 원래 Vout(0)이 기억되어 있다. 그래서, C1을 이용하여 Vout(0)과 접지점 사이의 전압을 기억하고, 이어서 A/D 변환의 결과에 따라서, 이것을 DAC(디지털아날로그 변환기)와 반전 증폭기(2)의 가상 접지점 사이에 재접속시키면, 그 차에 비례한 전하

[수식 4]

가 C2에 전송되고, 그 결과 다음 식의 연산이 실행된다.

[수식 5]

이것을 필요한 사이클 수만큼 반복한다.

도 4의 구성을 취함으로써, 하나의 반전 증폭기(2)와 2 개의 용량을 이용하여 A/D 변환기가 구성된다. 이것은 회로 구성이 간단하기 때문에, 이것을 복수 나열하고, 병렬로 입력 신호를 부여하여 동작시킴으로써, 전체적으로 고속 A/D 변환을 행할 수 있다.

여기서, 회로의 기본 동작을 설명한다. 먼저 커패시터 C1과 C2를 모두 입력(Vin)에 접속하고, 각각 전압 Vin으로 충전한다. 각각의 전하를 Q1, Q2로 하면, Q1=C1Vin, Q2=C2Vin이 된다. 그 후, 커패시터 C2의 일단을 반전 증폭기(2)의 출력단에 접속한다. 즉, 커패시터 C2에는 처음부터 Q2의 전하가 충전되어 있다. 또한, 커패시터 C1의 일단은 DAC(디지털아날로그 변환기)로 접속을 바꾼다. DAC의 출력 전압을 Vdac로 하면 커패시터 C1의 단자 전압은 Vin에서 Vdac로 변화되기 때문에, 커패시터 C1에 충전되어 있는 전하의 변화는 AQ1=C1(Vin-Vdac)이 되고, 이 변화한 것이 커패시터 C2에 전송된다. 그 결과, 최종적인 출력은 Vout=(Q2+Δ Q1)/C2=[(C1+C2)Vin-C1Vdac)/C2가 된다. 만약에 C1=C2로 선택하면 Vout=2 Vin-Vdac가 되기 때문에, 입력을 2 배로 하여 DAC의 출력을 이끌어낸다고 하는 순회형 A/D 변환의 기본 연산을 할 수 있다. 종래의 순회형은 증폭기의 출력에 S/H 회로가 있고, S/H 회로의 출력을 샘플하여 순회하기 때문에, 그야말로 전술한 기본 동작이 반복된다.

발명자가 제안하는 회로에서는 이 동작을 1 개의 증폭기로 행하기 위해, 순회시에 전술한 Vin이라는 전압은 증폭기의 출력 전압 Vout이 되기 때문에, 상기 “C2를 Vin으로 충전한다”에서의 Vin은 순회시에는 Vout에 상당한다. 즉 C2는 처음부터 Vin(=Vout)으로 충전되어 있기 때문에, C1만을 먼저 Vout(=Vin)에 접속하고 그 후에 DAC로 접속을 전환하는 것만으로, Vout=2 Vin-Vdac의 연산을 할 수 있다. 이 경우도 C1=C2로 선정한다. 이에 의해, 종래형보다 커패시터를 줄일 수 있다.

나중에 설명하는 노이즈 캔슬 동작과 순회형 A/D 변환 동작을 양립시키는 경우에는 입력 Vin과 반전 증폭기의 입력 사이에 C1을 접속하고, C2는 반전 증폭기의 입출력 사이에 접속한다. C2의 전하는 초기화(Q2=0)해 두고, C1의 일단을 Vs(신호 전압)에서 VR(리셋 전압)로 변화시킴으로써, 노이즈 캔슬을 행한다. 그 결과, C1=C2로 선정되어 있으면 Vout=ΔQ1/C2=C1(Vs-VR/C2=Vs-VR이 되고, 이득은 1이지만, Vs에서 VR을 뺌으로써 노이즈 캔슬 동작으로 된다. 그 후, 순회형 A/D 변환 동작에 들어간다.

[실시예 2]

도 8은 용량을 추가하고, 번갈아 이용함으로써 반 클록으로 1.5 비트의 A/D 변환을 행할 수 있도록 한 회로의 예를 도시하고 있다. 그 동작 타이밍도를 도 9에 도시한다. 도 8에서는 2번째 사이클까지를 도시하고 있지만, 이와 같이 2 사이클로 4 자릿수에 해당하는 1.5 비트 A/D 변환이 실행되고 있다.

여기서는 A/D 변환을 위해 비교기(3)를 2 세트 이용하고 있지만, 1 세트의 비교기의 입력과 출력에 스위칭 수단을 설치하고, 시분할을 이용함으로써, 1 세트뿐인 비교기로 구성할 수도 있다.

[실시예 3]

이러한 순회형 A/D 변환기를 어레이형으로 배치한 것은 이미지 센서의 칼럼에 이용하여, 병렬로 신호를 부여함으로써 A/D 변환을 행하는 데 유용하다. 이 경우, 도 2, 도 3에 도시한 바와 같이, 칼럼에서 화소부가 발생시키는 노이즈를 저감하는 노이즈 캔슬 회로를 칼럼에 나열하고, 그 출력에 대하여 전술한 A/D 변환기 어레이를 모두 동작시키는 것도 가능하지만, 보다 효율적인 회로 구성으로서, 노이즈 캔슬의 회로, 또는 노이즈 캔슬을 하면서 일정한 이득으로 증폭을 하는 회로와, 순회형 A/D 변환을 일체화하여, 하나의 증폭기를 이용하여 노이즈 캔슬증폭 및 A/D 변환을 행하는 회로를 구성할 수 있다.

도 10에 도시하는 회로에서는 광 신호에 의한 신호 전압(이것을 VS로 한다)이 Vin에 인가된다. 이 전압을 C1에 샘플한다. 이 때, C1의 다른 쪽은 ΦA, Φ2가 온으로 된 반전 증폭기(2)의 입력에 접속되어 있고, 거의 접지 전위로 되어 있다. 계속해서, ΦA를 오프로 한 후 포토다이오드부를 리셋하여 그 리셋 전압 VR을 Vin에 부여한다. 이에 의해, VR-VS의 전압 차와 C1의 곱에 따른 전하가 C2에 전송되 어, 증폭기 출력의 전압이 변화된다. 그 출력 전압을 Vout(O)로 하면, 이것은 다음 식으로 나타낸다.

[수식 6]

즉, 화소부의 신호 레벨과 리셋 레벨의 차가 C1/C2의 용량비로 증폭되고, 화소부의 고정 패턴 노이즈의 캔슬을 행할 수 있다. 증폭기의 출력에 대하여 2 개의 비교기(3)로 1.5 비트 A/D 변환을 행하고, 그 결과를 이용하여 다음 자릿수의 A/D 변환을 행하기 위한 연산을 행한다. 이후의 동작은 도 4의 경우와 동일하다.

도 10의 회로에서는 증폭도는 C1/C2의 용량비로 결정된다. C1을 노이즈 캔슬과 A/D 변환의 양쪽 모두에 사용하는 경우에는 C1=C2로 해야 하고, 그 비는 1이 된다. 그래서, 입력에 제3 커패시터 C3을 추가함으로써, 증폭도를 높이는 회로를 제안한다. 그 회로예를 도 11에 도시한다. 또한, 그 동작 타이밍도를 도 12에 도시한다.

도 11에 있어서, C3은 증폭을 행하는 경우에 이용하는 용량으로서, 증폭을 행하지 않는 경우(즉, 이득 1로 노이즈 캔슬한다.)는 도 11의 파선 A 부분을 삭제한다.

C3=(n-1)C0, C1=C2=C0로 함으로써, 노이즈 캔슬된 신호에 대하여 n 배의 이득에 의해 증폭할 수 있다. 도 11의 Vin에는 도 13에 도시하는 화소 내에 여러 개 의 트랜지스터를 이용한 증폭형 이미지 센서의 화소 출력을 접속한다. 여기서는 3 개의 트랜지스터를 이용한 경우(도 13)를 예로 들어 설명하지만, 이것으로 한정되는 것은 아니고, 화소 내에서 전하 전송을 행하는 4 트랜지스터, 5 트랜지스터를 비롯하여 다른 증폭형 이미지 센서에도 적용 가능하다.

3 트랜지스터형 증폭형 이미지 센서의 경우, 선택된 화소에 대하여 우선 신호가 포토다이오드에 축적된 결과 발생하는 전압 레벨(이것을 Vs로 한다)을 출력하고, 도 11의 C1과 C3에 샘플한다. 이 때, ΦA에 의한 스위치를 온으로 하고, 반전 증폭기(2)의 입출력을 쇼트해 두며, 그 때의 반전 증폭기(2)의 입력에 C1, C3의 다른 쪽은 접속되어 있다. 계속해서, ΦA에 의한 스위치를 개방하고, 포토다이오드부에 축적된 전압을 리셋(R에 의한 스위치를 온)하며, 그 때의 포토다이오드부의 리셋 전압 레벨(이것을 VR로 한다)을 도 11의 Vin에 부여한다. 이에 의해, VR-VS의 전압 차와 C1+C3의 곱에 따른 전하가 C2에 전송되어, 증폭기 출력의 전압이 변화된다. 그 출력 전압을 Vout(0)으로 하면, 이것은 다음 식으로 나타낸다.

[수식 7]

즉, 화소부의 신호 레벨과 리셋 레벨의 차가 n 배로 증폭되어, 화소부의 고정 패턴 노이즈의 캔슬과 신호 증폭을 행할 수 있다. 증폭기의 출력에 대하여 2 개의 비교기(3)로 1.5 비트 A/D 변환을 행하고, 그 결과를 이용하여 다음 자릿수의 A/D 변환을 행하기 위한 연산을 행한다. 이후의 동작은 도 4의 경우와 동일하고, C3에 대해서는 최초의 증폭일 때만 이용하고, 이후의 A/D 변환에 있어서는 이용하지 않는다.

[실시예 4]

또한, 도 11은 일단을 접지한 증폭기에 의한 회로를 예로서 도시하였지만, 이것을 전차동 회로로서 구성할 수도 있다. 도 14에 전차동 회로에 의해 도 11과 같은 처리를 행하는 회로의 예를 도시한다. 도 14에서도 증폭을 행하지 않는 경우는 A 부분을 삭제한다.

도 14는 전차동이기 때문에, 입력 신호는 VIP과 VIM의 차 전압으로서 부여되는 것을 상정하고 있다. 증폭형 이미지 센서가 화소부에 있어서, 2 개의 신호선에 의해 차 전압으로서 출력하는 경우에는 도 14의 2 개의 입력을 화소부로부터의 수직 신호선에 접속하면 좋다. 화소부로부터의 신호가 싱글 엔드 신호이며, 신호선이 하나뿐인 경우는 도 14의 VIP를 화소부로부터의 수직 신호선에 접속하고, 도 14의 VIM에 대해서는 일정 전압을 참조 전압으로서 부여해 둔다.

[실시예 5]

이어서, 반 사이클로 1.5 b의 A/D 변환을 행하는 도 8의 방식을 이미지 센서의 칼럼에 이용하여, 노이즈 캔슬 동작을 행하게 하는 경우의 회로 구성을 도 15에 도시한다. 그 동작 타이밍도를 도 16에 도시한다. 그 동작은 도 11의 경우와 거의 같지만, 2 세트의 비교기(3)를 이용하여 반 사이클마다 번갈아 이용하고, 반 사이클마다 2 개의 용량 C1을 식 (5)에 상당하는 연산과, 출력의 샘플, 홀드 동작에 이 용한다.

여기서는, A/D 변환을 위해 비교기(3)를 2 세트 이용하고 있지만, 1 세트의 비교기의 입력과 출력에 스위칭 수단을 설치하고, 시분할 이용함으로써, 1 세트뿐인 비교기로 구성할 수도 있다.

한편, 도 11의 회로에 대한 전차동 회로의 구성을 도시하였지만, 마찬가지로 도 4나 도 8, 도 15에 관해서도 전차동 회로로 하는 것은 당연히 가능하고, 이들은 도 4, 도 8, 도 11과 도 14로부터 용이하게 유추할 수 있다.

[실시예 6]

이상의 회로에서는 용량이나 증폭기의 수를 줄일 수 있지만, 한편 증폭기가 갖는 오프셋 전압을 캔슬하는 기능은 없기 때문에, 이러한 증폭기의 오프셋 전압이나, 스위치의 주입에 의한 오프셋 전압을 제거해야 한다. 이것은 디지털 영역에서 미리 측정해 둔 오프셋 전압을 칼럼마다 뺌으로써 제거할 수 있다. 다만, 이러한 처리를 용이하게 행할 수 없는 경우도 있으며, 그 경우에는 증폭기의 오프셋 전압의 변동 영향을 잘 받지 않는 회로로 해야 한다. 그 경우에는 증폭기가 하나 더 필요하게 되지만, 이미지 센서의 노이즈 캔슬용 증폭기와 겸용함으로써, 효율화할 수 있다.

그 회로예를 도 17에 도시한다. 그 동작 타이밍도를 도 18에 도시한다. 이미지 센서 출력의 신호 레벨의 샘플을 행할 때, ΦA로 제어되는 스위치에 의해 최초, 참조 전압 V_R에 접속해 두고, 증폭시에 Φ2d로 제어되는 스위치에 의해 증폭기의 입 출력 사이에 접속한다. 이에 의해, 노이즈 캔슬 및 증폭시의 증폭기의 오프셋 전압을 캔슬한다. 또한, 동일한 증폭기를 이용하여 1 사이클당 1.5 비트의 A/D 변환을 행하는 순회형 A/D 변환을 행한다. 그 증폭기의 출력을 샘플 홀드 회로에 의해 기억한다. 샘플 홀드 회로는 증폭기 A2의 입출력 사이를 Φ2A에 의해 제어되는 스위치에 의해 쇼트시킨 전압을 기준으로 하여 용량 C4에 기억하고, 그 후 Φ2와 Φ2A로 제어되는 스위치를 개방하며, C4를 Φ1d로 제어되는 스위치에 의해 증폭기의 입출력 사이에 접속하는 동작을 한다. 이에 의해, 샘플 홀드 회로도 증폭기의 오프셋 전압의 영향을 받지 않는다.

다음 자릿수의 A/D 변환을 위해 샘플 홀드 회로의 출력을 전단의 회로의 C1과 C2에 샘플한다. 이 때 Φ1A로 제어되는 스위치에 의해 증폭기 A1의 입출력 사이를 쇼트시킨 전압을 기준으로 하여 샘플하고, 그 후 Φ2A로 제어되는 스위치에 의해 C2를 증폭기의 입출력 사이에 접속하며, C1의 한 쪽 단자를 DAC의 출력에 접속하도록 함으로써, 식 (3)과 같은 연산이 이루어지지만, 이 동작에 있어서도 증폭기 A1의 오프셋 전압의 영향은 받지 않는다. 이와 같이 노이즈 캔슬, A/D 변환 시간, 모두 증폭기의 오프셋 전압을 받지 않는 동작이 가능해진다.

한편, 이상은 비교기를 2 개 이용하고, 1 사이클당 1.5 비트의 A/D 변환을 반복하는 경우에 대하여 설명하였지만, 비교기를 하나 이용하여 1 비트의 A/D 변환을 반복하는 방법, 비교기를 복수 이용하고, 또한 증폭기에서의 증폭도 4 배, 8 배, 16 배로서 1 사이클당 멀티 비트의 A/D 변환을 순회하는 방법도 고려되고, 이들 방법을 배제하는 것이 아니다.

또한, 도 19에 도시하는 바와 같이 순회형 ADC나 노이즈 캔슬 회로의 특성 변동에 기인한 오차를 보정하는 회로를 칼럼에 집적화할 수도 있다.

또한, 여기서는 반전 증폭기(2)로서 차동 입력을 갖는 반전 증폭기를 이용하여 설명하였지만, 차동 입력을 갖지 않고 싱글 엔드 입력을 갖는 반전 증폭기를 이용하더라도, 동일한 회로를 구성할 수 있는 것은 자명하며, 이들 다른 증폭기의 채용을 배제하는 것이 아니다.

본 발명은 이미지 센서의 칼럼에서, 순회형 A/D 변환기를 어레이형으로 배치함으로써 고속 고분해능 A/D 변환을 행하는 방법과 이를 이용하여 고속도 이미지 센서를 실현하는 방법을 제공한다. 특히, 종래의 순회형보다 증폭기의 수와 커패시터(용량)의 수를 줄인 점을 특징으로 하는 동시에, 이미지 센서의 화소부에서 발생하는 노이즈(리셋 노이즈, 고정 패턴 노이즈)를 캔슬하는 칼럼의 증폭기를 이용하여 순회형의 A/D 변환을 행한다. 이에 의해, 면적과 소비 전력을 적게 할 수 있다.

Claims

사이클당 다수 비트의 A/D변환을 행하기 위해 배치된 제1 회로요소;

상기 제1 회로요소의 디지털 출력을 제1 스위칭 수단과 제1 커패시터에 의해 아날로그 변환 신호로 D/A변환하기 위해 배치된 제2 회로요소;

제1 회로요소에 입력되는 아날로그 입력을 증폭하기 위하여 배치된 증폭수단으로서, 상기 증폭수단은 상기 제1 커패시터와의 커패시턴스 비에 의해 이득을 결정하는 제2 커패시터를 구비하고, 상기 제2 커패시터는 상기 아날로그 입력으로부터 아날로그 변환 신호를 감산하기 위하여 반전 증폭기의 입출력 사이에 접속하여 이루어지는 증폭 수단;

상기 증폭 수단의 출력을 제2 스위칭 수단과 상기 제1 커패시터에 의해 샘플 및 홀드하기 위해 배치된 제3 회로요소; 및

상기 증폭 수단의 출력과 입력 신호 중 한 쪽을 선택하는 동시에 선택된 신호를 상기 제1 커패시터를 통해 상기 증폭 수단의 입력으로서 부여하는 제3 스위칭 수단;을 포함하여 이루어지는 단위 회로를 어레이형으로 배치하는 A/D 변환 어레이에 있어서,

상기 제1 내지 제3 스위칭 수단을 제어하기 위해 배치된 제어 수단은 상기 어레이의 외부에 설치되고, 상기 어레이형 단위 회로들은 최초 단계에서 입력 신호가 상기 증폭 수단의 입력으로서 부여되며, 다음 단계에서 상기 제3 회로요소로부터의 신호가 상기 증폭 수단의 입력에 부여됨으로써, 순회형 멀티 비트의 A/D 변환이 실행될 수 있도록 배치되는 것을 특징으로 하는 A/D 변환 어레이.
제1항에 있어서,

상기 증폭 수단에 있어서의 D/A 변환에 이용하는 제1 커패시터를 2 개 설치하고, 이들 2개의 제1 커패시터를 D/A 변환용과 샘플 홀드용으로 번갈아 이용함으로써 1 사이클당의 변환 속도를 2 배로 한 것을 특징으로 하는 A/D 변환 어레이.
제1항에 있어서,

N 비트의 A/D 변환을 행하는 상기 회로요소는 입력 아날로그 신호를 3개의 전압 영역으로 구분하고, 상기 3 개의 전압 영역에 대하여 1, 0, -1의 값을 할당하는 것을 특징으로 하는 A/D 변환 어레이.
제1항에 있어서,

상기 증폭 수단에 있어서의 증폭기는 차동 입력 및 차동 출력을 갖는 차동 증폭기에 의해 구성되고, 전차동 회로는 상기 차동 증폭기, 커패시터 및 스위칭 수단에 의해 구성되는 것을 특징으로 하는 A/D 변환 어레이.
제1항 내지 제4항 중 어느 한 항에 기재한 A/D 변환 어레이를 이미지 센서 어레이의 칼럼에 배치함으로써, 이미지 센서 어레이의 출력에 대하여 병렬로 A/D 변환을 행하는 것을 특징으로 하는 이미지 센서.
제5항에 있어서,

상기 이미지 센서 어레이의 칼럼에 노이즈 캔슬 회로를 더 설치하고,

상기 노이즈 캔슬 회로는 노이즈 캔슬 반전 증폭기와, 이미지 센서 어레이의 출력과 상기 노이즈 캔슬 반전 증폭기의 입력 사이에 접속되는 제1 노이즈 캔슬 커패시터와, 상기 노이즈 캔슬 반전 증폭기의 입력과 출력 사이에 접속되는 제2 노이즈 캔슬 커패시터와, 이들의 접속을 전환하는 스위칭 수단을 포함하고,

상기 스위칭 수단은, 상기 A/D 변환 어레이에 있어서의 반전 증폭기가 상기 노이즈 캔슬 회로의 노이즈 캔슬 반전 증폭기와 겸용하도록 배치되고, 상기 제1 커패시터가 상기 제1 노이즈 캔슬 커패시터와 겸용하도록 배치되며, 상기 제2 커패시터가 상기 제2 노이즈 캔슬 커패시터와 겸용하도록 배치되는 것을 특징으로 하는 이미지 센서.
제6항에 있어서,

노이즈 캔슬 동작일 때만 이미지 센서 어레이의 출력과 반전 증폭기의 입력 사이에 접속되는 제5 커패시터를 더 설치하고, 상기 제1 커패시터 및 상기 제2 커패시터의 용량 합과 상기 제2 커패시터의 용량 비에 의해 증폭 기능을 얻는 것을 특징으로 하는 이미지 센서.