JP7073727B2 - Ａ／ｄ変換器 - Google Patents

Description

本発明は、ＤＡＣにより減算を繰り返す方式を採用したＡ／Ｄ変換器に関する。

環境問題やエネルギー問題を背景に、自動車や産業機器をより高速かつ高精度に制御して排出ガスを抑制したり、使用するエネルギー量を低減したりすることへの要求が高まっている。自動車や産業機器を制御する制御回路はデジタル化が進んでおり、機器の物理的状態を検出するセンサが出力するアナログ信号をＡ／Ｄ変換器によってデジタル信号に変換した上で、デジタル信号処理した結果を用いて機器を制御するのが一般的になっている。そのため、高速かつ高精度なＡ／Ｄ変換器に対する要求が高まっている。

例えば、特許文献１には、Ｄ／Ａ変換器（ＤＡＣ）によるフィードバック量を可変にした増分デルタ（インクリメンタルΔ）型のＡ／Ｄ変換器が開示されている。このＡ／Ｄ変換器では、異なる大きさのフィードバック量を用いることにより、単一の大きさのフィードバック量を用いる方式と較べてＡ／Ｄ変換に必要な回路動作のサイクル数を低減することができ、Ａ／Ｄ変換の分解能が比較的低い範囲においては高速なＡ／Ｄ変換が実現可能となる。

米国特許第６９９９０１４号明細書

しかしながら、特許文献１に開示されるＡ／Ｄ変換器は、Ａ／Ｄ変換の高分解能化に伴ってＡ／Ｄ変換に必要なサイクル数が指数関数的に増加するという問題がある。

また、ＤＡＣによる大きいフィードバック量を用いるＡ／Ｄ変換の動作から、小さいフィードバック量を用いるＡ／Ｄ変換の動作に移行する過程で、信号の増幅を行わないため、オペアンプの出力を量子化するための量子化器に用いるコンパレータに要求される精度が、高分解能化すなわち高精度化とともに高くなるという問題がある。

また、高精度なＡ／Ｄ変換の実現には大きいフィードバック量と小さいフィードバック量の比が高精度である必要がある。フィードバック量の大きさは一般的に容量素子や抵抗素子の素子値で決定されるが、容量素子や抵抗素子の素子値には誤差が存在するため、異なる大きさの複数のフィードバック量の比を高精度に実現することは難しく、高分解能化によってその比が大きくなる場合にはさらに実現が困難になるという問題がある。

そこで、本発明は上記問題点に鑑み、高分解能のＡ／Ｄ変換に係るサイクル数を低減しつつ、コンパレータに要求される精度およびフィードバック量を決定する素子に要求される精度を低減できる高速かつ高精度なＡ／Ｄ変換器を提供することを目的とする。

ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。

上記目的を達成するために、本発明は、
オペアンプ（１１）と、該オペアンプの第１入力端子と出力端子との間において互いに並列に挿入された第１帰還容量（Ｃｆ１）および第２帰還容量（Ｃｆ２）と、を有する積分器（１０）と、
オペアンプにおける出力端子から出力される出力信号（Ｖｏｕｔ）を量子化した量子化結果（Ｑｏｕｔ）を出力する量子化器（２０）と、
オペアンプにおける第１入力端子に接続されるＤＡＣ容量（Ｃｄ，Ｃｄ１，Ｃｄ２）を有するＤＡＣ（３０，３１）と、を備え、
積分器は、
第１帰還容量とオペアンプにおける出力端子との間に介在する第１フィードバックスイッチ（ＳＦ１１）と、第２帰還容量とオペアンプの出力端子との間に介在する第２フィードバックスイッチ（ＳＦ２１）と、を有し、
入力信号（Ｖｉｎ）は、
第１帰還容量と第１フィードバックスイッチとの間、および、第２帰還容量と第２フィードバックスイッチとの間の少なくとも一方に入力され、
ＤＡＣ容量は、オペアンプにおける第１入力端子と接続された側の端子と反対側の端子がオペアンプの出力端子に接続され、
ＤＡＣが第１帰還容量および第２帰還容量に蓄積された電荷から量子化結果に基づいて電荷を繰り返し減算することにより、入力信号をＡ／Ｄ変換するとともに、該Ａ／Ｄ変換の残差をオペアンプの出力信号として出力する減算動作を実行するとともに、
減算動作の後に、第１帰還容量に蓄積された電荷を第２帰還容量に転送することにより、減算動作におけるＡ／Ｄ変換の残差を増幅する増幅動作を実行し、
増幅動作により増幅された減算動作におけるＡ／Ｄ変換の残差に対して量子化結果に基づいた減算および増幅を順次繰り返すことにより、減算動作におけるＡ／Ｄ変換の残差をＡ／Ｄ変換する巡回動作を実行し、
量子化器は、減算動作におけるＡ／Ｄ変換の結果を得る場合、及び巡回動作におけるＡ／Ｄ変換の結果を得る場合に共用され、それぞれの場合において、オペアンプの出力信号を量子化した量子化結果を出力するものであり、
減算動作におけるＡ／Ｄ変換の結果に巡回動作におけるＡ／Ｄ変換の結果を加えることにより、入力信号のＡ／Ｄ変換を実行する。

これによれば、減算動作によるＡ／Ｄ変換の残差を、巡回動作による巡回型のＡ／Ｄ変換によって、Ａ／Ｄ変換するため、減算動作によるＡ／Ｄ変換のみを多段化してＡ／Ｄ変換を実行する形態に較べて高分解能化におけるサイクル数の増加を抑制できる。

また、減算動作によるＡ／Ｄ変換を実行した後に、巡回動作によるＡ／Ｄ変換を実行するため、高分解能のＡ／Ｄ変換においても、オペアンプの出力を量子化するための量子化器に用いるコンパレータに要求される精度を低く保つことができる。

また、減算動作に用いるＤＡＣを単一のＤＡＣ容量で実現し、かつ、減算動作によるＡ／Ｄ変換の過程においてフィードバック量を切り換えないことから、ＤＡＣによるフィードバック量を決定する素子の素子値の誤差の影響を受けることなく、高精度なＡ／Ｄ変換を実現できる。

第１実施形態に係るＡ／Ｄ変換器の概略構成を示す回路図である。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 サンプル／ホールド動作に係るサンプル期間の動作を示す結線図である。 サンプル／ホールド動作に係るホールド期間および減算動作に係るサンプル期間の動作を示す結線図である。 減算動作に係るホールド期間の動作を示す結線図である。 増幅動作を示す結線図である。 巡回動作に係るサンプル期間の動作を示す結線図である。 巡回動作に係るホールド期間の動作を示す結線図である。 第２実施形態に係るＡ／Ｄ変換器の概略構成を示す回路図である。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 第１増幅動作を示す結線図である。 第２減算動作に係るサンプル期間の動作を示す結線図である。 第２減算動作に係るホールド期間の動作を示す結線図である。 第２増幅動作を示す結線図である。 第３実施形態に係るＡ／Ｄ変換器の概略構成を示す回路図である。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 巡回動作に係るサンプル期間の動作を示す結線図である。 巡回動作に係るホールド期間の動作を示す結線図である。 巡回動作に係るサンプル期間の動作を示す結線図である。 第４実施形態に係るＡ／Ｄ変換器の概略構成を示す回路図である。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 誤差キャンセルの動作を示す結線図である。 巡回動作に係るサンプル期間の動作を示す結線図である。 巡回動作に係るホールド期間の動作を示す結線図である。 第５実施形態に係るＡ／Ｄ変換器の概略構成を示す回路図である。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 誤差キャンセル動作を示す結線図である。 巡回動作に係るサンプル期間の動作を示す結線図である。 巡回動作に係るホールド期間の動作を示す結線図である。 第６実施形態に係るＡ／Ｄ変換器の概略構成を示す回路図である。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 サンプル／ホールド動作に係るサンプル期間の動作を示す結線図である。 サンプル／ホールド動作に係るホールド期間の動作を示す結線図である。 第１減算動作に係るサンプル期間の動作を示す結線図である。 第１減算動作に係るホールド期間の動作を示す結線図である。 第１増幅動作を示す結線図である。 第２減算動作に係るサンプル期間の動作を示す結線図である。 第２減算動作に係るホールド期間の動作を示す結線図である。 第２増幅動作を示す結線図である。 巡回動作に係るサンプル期間の動作を示す結線図である。 巡回動作に係るホールド期間の動作を示す結線図である。 巡回動作に係るサンプル期間の動作を示す結線図である。 その他の実施形態に係るＡ／Ｄ変換器の概略構成を示す回路図である。 Ａ／Ｄ変換器の動作を示すタイミングチャートである。 サンプル／ホールド動作に係るサンプル期間の動作を示す結線図である。 減算動作に係るサンプル期間の動作を示す結線図である。 減算動作に係るホールド期間の動作を示す結線図である。 増幅動作を示す結線図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。

（第１実施形態）
最初に、図１を参照して、本実施形態に係るＡ／Ｄ変換器の概略構成について説明する。

図１に示すように、本実施形態におけるＡ／Ｄ変換器１００は、積分器１０と、量子化器２０と、Ｄ／Ａ変換器３０（以降、ＤＡＣ３０と示す）と、ロジック回路４０と、を備えている。Ａ／Ｄ変換器１００には入力信号（Ｖｉｎ）としてアナログ信号が入力され、Ａ／Ｄ変換器１００からはＡ／Ｄ変換結果（Ｄｏｕｔ）としてデジタル信号が出力される。

積分器１０は、オペアンプ１１と、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２と、第１フィードバックスイッチＳＦ１１および第２フィードバックスイッチＳＦ２１と、を有している。

第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２は、互いに並列にオペアンプ１１の反転入力端子と出力端子との間に接続されている。第１フィードバックスイッチＳＦ１１は第１帰還容量Ｃｆ１とオペアンプ１１の出力端子との間に挿入されている。また、第１帰還容量Ｃｆ１とオペアンプ１１の反転入力端子の間にはスイッチＳＦ１３が挿入されている。つまり、スイッチＳＦ１３と第１帰還容量Ｃｆ１と第１フィードバックスイッチＳＦ１１は互いに直列接続されて、オペアンプ１１の反転入力端子と出力端子との間に配置されている。第２フィードバックスイッチＳＦ２１は第２帰還容量Ｃｆ２とオペアンプ１１の出力端子との間に挿入されている。つまり、第２帰還容量Ｃｆ２と第２フィードバックスイッチＳＦ２１は互いに直列接続されて、オペアンプ１１の反転入力端子と出力端子との間に配置されている。

オペアンプ１１の非反転入力端子はアナロググランド（ＡＧＮＤ）に接続されている。ＡＧＮＤはＡ／Ｄ変換器１００全体の基準電位であり、必ずしも０Ｖとは限らない。なお、特許請求の範囲に記載の第１入力端子は、本実施形態における反転入力端子に相当する。

入力信号Ｖｉｎは、サンプリング用のスイッチＳＳ１１を介して第１帰還容量Ｃｆ１と第１フィードバックスイッチＳＦ１１との間に接続されている。また、入力信号Ｖｉｎは、サンプリング用のスイッチＳＳ２１を介して第２帰還容量Ｃｆ２と第２フィードバックスイッチＳＦ２１との間に接続されている。

また、第１帰還容量Ｃｆ１と第１フィードバックスイッチＳＦ１１との中間点は、スイッチＳＦ１４を介してＡＧＮＤに接続され、第１帰還容量Ｃｆ１とスイッチＳＦ１３との中間点はスイッチＳＦ１２を介してＡＧＮＤに接続されている。

このように構成すれば、第１フィードバックスイッチＳＦ１１、第２フィードバックスイッチＳＦ２１、およびスイッチＳＦ１４をオフするとともに、スイッチＳＳ１１，ＳＳ２１，ＳＦ１２，ＳＦ１３をオンすることにより、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２に入力信号Ｖｉｎに基づいた電荷が蓄積される。すなわち、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２に入力信号Ｖｉｎがサンプリングされる。

以降、オペアンプ１１の出力端子の電位を出力電圧Ｖｏｕｔもしくは単にＶｏｕｔと称する。また、第１フィードバックスイッチＳＦ１１を単にスイッチＳＦ１１と称し、第２フィードバックスイッチＳＦ２１を単にスイッチＳＦ２１と称することがある。

量子化器２０は、積分器１０の出力、すなわちオペアンプ１１の出力電圧Ｖｏｕｔを量子化して量子化結果Ｑｏｕｔを出力する。すなわち、量子化器２０は、アナログ値であるＶｏｕｔを量子化し、デジタル値である量子化結果Ｑｏｕｔに変換する。量子化器２０は、２個のコンパレータ２１，２２を有する１．５ビット量子化器である。

コンパレータ２１の非反転入力端子には、オペアンプ１１の出力電圧Ｖｏｕｔが接続される。また、コンパレータ２１の反転入力端子には、スイッチＳＱＤを介してＶｔｄ＋が接続されるとともに、スイッチＳＱＣを介してＶｔｃ＋が接続されている。これにより、コンパレータ２１によってオペアンプ１１の出力電圧Ｖｏｕｔと比較する閾値がＶｔｄ＋もしくはＶｔｃ＋に選択可能となっている。コンパレータ２１の出力Ｑｏｕｔ＜１＞は、後述するロジック回路４０に接続されている。

コンパレータ２２の非反転入力端子には、オペアンプ１１の出力電圧Ｖｏｕｔが接続される。また、コンパレータ２２の反転入力端子には、スイッチＳＱＤを介してＶｔｄ－が接続されるとともに、スイッチＳＱＣを介してＶｔｃ－が接続されている。これにより、コンパレータ２２によってオペアンプ１１の出力電圧Ｖｏｕｔと比較する閾値がＶｔｄ－もしくはＶｔｃ－に選択可能となっている。コンパレータ２２の出力Ｑｏｕｔ＜０＞は、後述するロジック回路４０に接続されている。

以降、コンパレータ２１の出力Ｑｏｕｔ＜１＞およびコンパレータ２２の出力Ｑｏｕｔ＜０＞をまとめて量子化結果Ｑｏｕｔもしくは単にＱｏｕｔと称することがある。また、特許請求の範囲に記載の量子化結果はＱｏｕｔに相当する。

なお、コンパレータ２１とコンパレータ２２の閾値を切り替えるスイッチＳＱＤおよびスイッチＳＱＣは、コンパレータ２１とコンパレータ２２でそれぞれ有しているが、スイッチＳＱＤおよびスイッチＳＱＣの動作は、コンパレータ２１とコンパレータ２２とでそれぞれ同期しており、便宜的に同一の呼称を使用する。 コンパレータ２１とコンパレータ２２は、スイッチＳＱＣがオンしている時にはＶｏｕｔとＶｔｃ＋およびＶｔｃ－をそれぞれ比較し、スイッチＳＱＤがオンしている時にはＶｏｕｔとＶｔｄ＋およびＶｔｄ－をそれぞれ比較する。

ロジック回路４０は、量子化器２０が出力する量子化結果Ｑｏｕｔに基づいてＤＡＣ３０を制御する。また、ロジック回路４０はＡ／Ｄ変換器１００によるＡ／Ｄ変換の過程で量子化器２０によって量子化が実行される度に、量子化結果Ｑｏｕｔを順次積分もしくは重み付け加算してＡ／Ｄ変換結果Ｄｏｕｔを生成する。

ＤＡＣ３０はＤ／Ａ変換器であり、量子化結果Ｑｏｕｔに基づいてロジック回路４０によって制御されることにより、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２に蓄積された電荷から量子化結果Ｑｏｕｔに対応する電荷を減算する。ＤＡＣ３０は、参照電圧として、例えばＡＧＮＤに設定されたＶｍと、ＡＧＮＤよりも高い電位に設定されたＶｒｅｆｐと、ＡＧＮＤよりも低い電位に設定されたＶｒｅｆｍとを有する３レベルＤ／Ａ変換器である。なお、ＶｒｅｆｐとＶｒｅｆｍは、ＡＧＮＤが０Ｖの場合には、ＡＧＮＤを基準として互いに絶対値が同一で正負が逆の関係にあり、Ｖｒｅｆｐ＝－Ｖｒｅｆｍを満たすように設定される。

また、ＤＡＣ３０はＤＡＣ容量Ｃｄを有している。ＤＡＣ容量Ｃｄの一端にはスイッチＳＤＴ，ＳＤＭ，ＳＤＢを介して上記の参照電圧を発生する電圧源が接続されている。具体的には、ＤＡＣ容量Ｃｄの一端には、スイッチＳＤＴを介してＶｒｅｆｐが接続され、スイッチＳＤＭを介してＶｍが接続され、スイッチＳＤＢを介してＶｒｅｆｍが接続されている。ＤＡＣ容量Ｃｄの参照電圧側の一端は、スイッチＳＤＴ，ＳＤＭ，ＳＤＢを排他的にオンすることによりＶｒｅｆｐ、ＶｒｅｆｍもしくはＶｍのうちいずれかに接続することができる。以降、スイッチＳＤＴ，ＳＤＭ，ＳＤＢのいずれかをオンすることにより決定されるＤＡＣ容量Ｃｄの参照電圧側の一端の電位をＤＡＣ電圧と呼ぶことがある。

加えて、ＤＡＣ容量Ｃｄの参照電圧側の一端は、スイッチＳＤ１を介してオペアンプ１１の出力端子に接続されている。また、ＤＡＣ容量Ｃｄのオペアンプ１１の反転入力端子側の一端は、スイッチＳＤ２を介してＡＧＮＤに接続されている。さらに、ＤＡＣ容量Ｃｄはオペアンプ１１の反転入力端子とスイッチＳＤ３を介して接続されている。

次に、図２に示すタイミングチャートおよび図３～図８に示す結線図を参照して、本実施形態に係るＡ／Ｄ変換器１００の具体的な動作について説明する。

図２に示すように、Ａ／Ｄ変換器１００は、入力信号ＶｉｎのＡ／Ｄ変換に係り、サンプル／ホールド動作（図２ではS/Hと記載）と、減算動作（図２ではSubtractionと記載）と、増幅動作（図２ではAmp.と記載）と、巡回動作（図２ではCyclicと記載）とを実行する。なお、本実施形態では、ＡＧＮＤ＝０Ｖとし、Ｖｒｅｆｐ＝－Ｖｒｅｆｍ＝Ｖｒｅｆとする。また、Ｖｔｄ＋＝Ｖｒｅｆ／８、Ｖｔｄ－＝－Ｖｒｅｆ／８、Ｖｔｃ＋＝Ｖｒｅｆ／４、Ｖｔｃ－＝－Ｖｒｅｆ／４、とする。

以下、各動作をそれぞれ説明する。

＜サンプル／ホールド動作（S/H）：サンプル期間（sample）＞
図２に示す時刻ｔ１００～時刻ｔ１０１が、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２を用いて入力信号Ｖｉｎをサンプリングするサンプル／ホールド動作に係るサンプル期間である。図３に示すように、サンプル／ホールド動作に係るサンプル期間においては、スイッチＳＳ１１，ＳＳ２１がオンするとともに、スイッチＳＦ１２，ＳＦ１３がオンする。これにより、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２のオペアンプ１１の反転入力端子側の一端がそれぞれＡＧＮＤに接続され、他端がそれぞれ入力信号Ｖｉｎに接続される。すなわち、入力信号Ｖｉｎに対応する電荷が第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２に蓄積される。このとき、スイッチＳＦ１１，ＳＦ２１はオフしており、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２とオペアンプ１１の出力端子との接続は切断されている。なお、時刻ｔ１００～時刻ｔ１０１においては、オペアンプ１１には第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２による帰還がかかっていないが、図２に示す例では説明の簡略化のためにオペアンプ１１が理想的でありオフセットを持たないことを前提として、オペアンプ１１の出力電圧をＶｏｕｔ＝０として記載している。

また、スイッチＳＤＭ，ＳＤ２がオンすることにより、ＤＡＣ容量Ｃｄの両端がＡＧＮＤに接続される。これにより、ＤＡＣ容量Ｃｄは電荷が蓄積されていない状態となり、すなわちリセットされた状態となる。また、スイッチＳＤ１，ＳＤ３はオフしており、ＤＡＣ３０と積分器１０は電気的に切断されている。

時刻ｔ１００～時刻ｔ１１０のサンプル／ホールド動作および減算動作においては、量子化器２０においてスイッチＳＱＤがオンするとともに、スイッチＳＱＣがオフする。これにより、コンパレータ２１，２２の閾値としてそれぞれＶｔｄ＋，Ｖｔｄ－が選択される。

＜サンプル／ホールド動作（S/H）：ホールド期間（hold）＞
図２に示す時刻ｔ１０１～時刻ｔ１０２が、サンプル期間において第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２にサンプリングした入力信号Ｖｉｎを積分器１０に保持するサンプル／ホールド動作に係るホールド期間である。図４に示すように、スイッチＳＳ１１，ＳＳ２１，ＳＦ１２がオフすることにより、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２と入力信号ＶｉｎおよびＡＧＮＤとの接続が切断される。また、スイッチＳＦ１１，ＳＦ２１がオンすることにより、サンプル期間において入力信号Ｖｉｎに対応する電荷を蓄積した第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２がオペアンプ１１の出力端子に接続される。これにより、オペアンプ１１の出力端子から入力信号Ｖｉｎに対応する出力電圧Ｖｏｕｔが出力され、その状態が保持される。

＜減算動作（Subtraction）：サンプル期間（sample）＞
図２に示す時刻ｔ１０２～時刻ｔ１０３が、減算動作に係る最初のサンプル期間である。図４に示すように、減算動作に係るサンプル期間においてはスイッチＳＤ３がオフするため、ＤＡＣ３０とオペアンプ１１の反転入力端子とが電気的に切断される。また、スイッチＳＤＭ，ＳＤ２はオン、スイッチＳＤ１，ＳＤＴ，ＳＤＢはオフであり、ＤＡＣ容量Ｃｄの両端がＡＧＮＤに接続される。これにより、ＤＡＣ容量Ｃｄは両端の電位が等しくなり、ＤＡＣ容量Ｃｄに蓄積された電荷がリセットされる。オペアンプ１１は、このサンプル期間の直前の期間から引き続き、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２によって帰還がかかった状態で維持されるため、出力電圧Ｖｏｕｔの値は直前の期間の値のまま保持される。なお、時刻ｔ１０２～時刻ｔ１０３の減算動作に係る最初のサンプル期間においては、時刻ｔ１０１～時刻ｔ１０２のサンプル／ホールド動作に係るホールド期間と各スイッチの接続の状態が同一であるため、時刻ｔ１０２においては各スイッチの接続の状態は変化しない。

また、減算動作においては、量子化器２０のコンパレータ２１，２２においてオペアンプ１１の出力電圧Ｖｏｕｔと、閾値として選択されたＶｔｄ＋，Ｖｔｄ－がそれぞれ比較される。コンパレータ２１，２２は、その比較の結果としてＱｏｕｔ＜１＞およびＱｏｕｔ＜０＞をそれぞれ出力する。

なお、図２においては記載の都合上、便宜的にＱｏｕｔ＜１＞およびＱｏｕｔ＜０＞をまとめてＱｏｕｔと記載してある。本実施形態では、Ｖｏｕｔ＞Ｖｔｄ＋（あるいはＶｏｕｔ＞Ｖｔｃ＋）の場合にＱｏｕｔは１となり、Ｖｔｄ－≦Ｖｏｕｔ≦Ｖｔｄ＋（あるいはＶｔｃ－≦Ｖｏｕｔ≦Ｖｔｃ＋）の場合にＱｏｕｔは０となり、また、Ｖｏｕｔ＜Ｖｔｄ－（あるいはＶｏｕｔ＜Ｖｔｃ－）の場合にＱｏｕｔは－１となる。Ｑｏｕｔ＜１＞およびＱｏｕｔ＜０＞はそれぞれ１ビットのデジタル信号であるが、量子化器２０において上記の記載と同様にＱｏｕｔとしてエンコードした上でロジック回路４０に入力してもよいし、Ｑｏｕｔ＜１＞およびＱｏｕｔ＜０＞を１ビットのデジタル信号のままそれぞれロジック回路４０に入力してもよい。

図２に示す時刻ｔ１０２～時刻ｔ１０３において、Ｖｏｕｔ＞Ｖｔｄ＋を満たすことからＱｏｕｔ＝１となる。減算動作により得られるＡ／Ｄ変換結果は、Ａ／Ｄ変換器１００全体のＡ／Ｄ変換結果Ｄｏｕｔの上位ビットに相当することから、図２に示す例では、Ｑｏｕｔに４ビット分の上位へのビットシフトに相当する１６倍の重み付けを施した結果を順次Ａ／Ｄ変換結果Ｄｏｕｔに積算する。そのため、時刻ｔ１０２～時刻ｔ１０４においては最初の量子化結果であるＱｏｕｔ＝１を１６倍したＡ／Ｄ変換結果Ｄｏｕｔ＝１６が出力される。なお、減算動作により得られるＡ／Ｄ変換結果に対する重み付けの大きさは、一般的な多段型のＡ／Ｄ変換器と同様に決定すればよいため、詳細な説明は省略する。

＜減算動作（Subtraction）：ホールド期間（hold）＞
図２に示す時刻ｔ１０３～時刻ｔ１０４が、減算動作に係る最初のホールド期間である。減算動作に係るホールド期間においては、ＤＡＣ３０を用いて量子化結果Ｑｏｕｔに基づいて減算を実行する。図２に示す時刻ｔ１０３～時刻ｔ１０４においては、直前の減算動作に係るサンプル期間における量子化結果Ｑｏｕｔが１であることから、図５に示すようにＤＡＣ３０ではスイッチＳＤＭがオフするとともにスイッチＳＤＴがオンする。さらに、スイッチＳＤ２がオフするとともにスイッチＳＤ３がオンすることにより、ＤＡＣ３０と積分器１０とが電気的に接続される。ＤＡＣ３０においてスイッチＳＤＴがオンすることによりＤＡＣ電圧としてＶｒｅｆｐが選択されて、ＤＡＣ容量Ｃｄから第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２にＤＡＣ電圧に対応する電荷が転送される。すなわち、ＤＡＣ３０を用いて第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２に蓄積された電荷から量子化結果Ｑｏｕｔに基づく電荷が減算される。この減算の結果、時刻ｔ１０３においてはＶｏｕｔが減少する。

上記した減算動作に係るサンプル期間とホールド期間とを１期間ずつまとめて減算動作の１サイクルとすると、このサイクルを所定のサイクル数だけ繰り返すことにより減算動作によるＡ／Ｄ変換が実行される。本実施形態では、時刻ｔ１０２～時刻ｔ１０４が減算動作の最初の１サイクルであり、時刻ｔ１０２～時刻ｔ１１０の間に減算動作のサイクルが４サイクル繰り返される。時刻ｔ１０４～時刻ｔ１０５における量子化では、Ｖｏｕｔ＞Ｖｔｄ＋を満たすためＱｏｕｔ＝１であり、時刻ｔ１０４の直前のＡ／Ｄ変換結果Ｄｏｕｔ＝１６に対し、Ｑｏｕｔに１６倍の重み付けをして加算し、Ａ／Ｄ変換結果Ｄｏｕｔ＝３２となる。同様に、時刻ｔ１０６～時刻ｔ１０７における量子化では、Ｖｏｕｔ＞Ｖｔｄ＋を満たすため量子化結果はＱｏｕｔ＝１であり、Ｄｏｕｔ＝４８となる。また、時刻ｔ１０８～時刻ｔ１０９における量子化では、Ｖｔｄ－≦Ｖｏｕｔ≦Ｖｔｄ＋を満たすため、量子化結果はＱｏｕｔ＝０となる。時刻ｔ１０８～時刻ｔ１０９における量子化結果がＱｏｕｔ＝０であるため、Ａ／Ｄ変換結果はＤｏｕｔ＝４８で変化しない。時刻ｔ１０９～時刻ｔ１１０における減算動作に係るホールド期間においては、Ｑｏｕｔ＝０であるから、スイッチＳＤＭがオンのまま維持される。なお、時刻ｔ１０９の前後でＤＡＣ電圧がＶｍのまま変化しないため、実質的には減算が行われず、時刻ｔ１０９においてＶｏｕｔは変化しない。

＜増幅動作（Amp.）＞
減算動作が終了すると、図２に示す時刻ｔ１１０～時刻ｔ１１１において増幅動作が実行される。図６に示すように、スイッチＳＤ３がオフすることにより、ＤＡＣ３０とオペアンプ１１の反転入力端子の接続が切断される。また、ＤＡＣ３０では、スイッチＳＤＴ，ＳＤＭ，ＳＤＢがすべてオフすることにより、参照電圧とＤＡＣ容量Ｃｄとが切断される。一方、スイッチＳＦ１１がオフ、かつスイッチＳＦ１４がオンすることにより、第１帰還容量Ｃｆ１に蓄積された電荷が第２帰還容量Ｃｆ２に転送される。これにより、オペアンプ１１の出力電圧Ｖｏｕｔが増幅され、すなわち、減算動作によるＡ／Ｄ変換の残差の増幅が実行される。例えば、増幅前の出力電圧Ｖｏｕｔが負であれば、増幅後の出力電圧Ｖｏｕｔは第１帰還容量Ｃｆ１と第２帰還容量Ｃｆ２の比に応じた増幅率で負の側に大きくなる。また、スイッチＳＤ１，ＳＤ２がオンするため、ＤＡＣ容量Ｃｄには減算動作によるＡ／Ｄ変換の残差に対応する電荷が蓄積される。

なお、本実施形態では、増幅動作においてスイッチＳＱＤがオフするとともに、スイッチＳＱＣがオンすることにより、量子化器２０におけるコンパレータ２１，２２の閾値がそれぞれＶｔｄ＋、Ｖｔｄ－からＶｔｃ＋、Ｖｔｃ－に変更される。後述する時刻ｔ１１１以降の巡回動作の間は、スイッチＳＱＣがオンの状態で維持されることにより、コンパレータ２１，２２の閾値としてＶｔｃ＋、Ｖｔｃ－がそれぞれ選択された状態で維持される。

＜巡回動作（Cyclic）：サンプル期間（sample）＞
増幅動作が終了した後の図２に示す時刻ｔ１１１～時刻１１２が、巡回動作に係る最初のサンプル期間である。巡回動作に係る最初のサンプル期間では、図７に示すように、スイッチＳＦ１２がオンするとともにスイッチＳＦ１３がオフすることにより、第１帰還容量Ｃｆ１がオペアンプ１１から切断されて、その両端がＡＧＮＤに接続される。これにより、第１帰還容量Ｃｆ１はリセットされた状態となる。また、オペアンプ１１は増幅動作から引き続き第２帰還容量Ｃｆ２によって帰還がかかっており、減算動作によるＡ／Ｄ変換の残差に対応する電荷が第２帰還容量Ｃｆ２に保持され続けている。オペアンプ１１の出力端子は、増幅動作から引き続きスイッチＳＤ１を介してＤＡＣ容量Ｃｄと接続されており、減算動作によるＡ／Ｄ変換の残差に対応する電荷がＤＡＣ容量Ｃｄに蓄積されている。

時刻ｔ１１１～時刻ｔ１１２において、オペアンプ１１の出力電圧Ｖｏｕｔとコンパレータ２１，２２の閾値との関係はＶｏｕｔ＜Ｖｔｃ－であるから、量子化器２０からはＱｏｕｔ＝－１が出力される。

時刻ｔ１１３以降における巡回動作に係る２回目以降のサンプル期間においては、スイッチＳＦ１２はオン、スイッチＳＦ１３はオフのまま保持される。また、巡回動作に係る最初のサンプル期間と同様に、スイッチＳＤ３がオフすることにより、ＤＡＣ３０はオペアンプ１１の反転入力端子から切断される。また、スイッチＳＤＴ，ＳＤＭ，ＳＤＢがすべてオフするとともに、スイッチＳＤ１およびスイッチＳＤ２がオンすることにより、巡回動作によるＡ／Ｄ変換の残差に対応する電荷がＤＡＣ容量Ｃｄに蓄積される。

＜巡回動作（Cyclic）：ホールド期間（hold）＞
図２に示す時刻ｔ１１２～時刻ｔ１１３が、巡回動作に係る最初のホールド期間である。巡回動作に係る最初のホールド期間においては、減算動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が実行される。時刻ｔ１１１～時刻ｔ１１２における量子化結果Ｑｏｕｔが－１であることから、図８に示すように、ＤＡＣ３０ではスイッチＳＤＢがオンする。さらに、スイッチＳＤ１およびスイッチＳＤ２がオフするとともにスイッチＳＤ３がオンすることにより、ＤＡＣ３０とオペアンプ１１の反転入力端子とが接続される。時刻ｔ１１１～時刻ｔ１１２の巡回動作に係る最初のサンプル期間において、ＤＡＣ容量Ｃｄには減算動作によるＡ／Ｄ変換の残差に対応する電荷が蓄積されており、時刻ｔ１１２～時刻ｔ１１３までの巡回動作に係る最初のホールド期間において、スイッチＳＤＢがオンすることによりＤＡＣ電圧として選択されるＶｒｅｆｍとＡ／Ｄ変換の残差との差分に対応する電荷が、ＤＡＣ容量Ｃｄから第２帰還容量Ｃｆ２に転送される。すなわち、巡回動作に係る最初のホールド期間においては、減算動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が同時に実行される。

なお、時刻ｔ１１３以降における巡回動作に係る２回目以降のサンプル期間においては、ＤＡＣ容量Ｃｄには、巡回動作によるＡ／Ｄ変換の残差に対応する電荷が蓄積される。そのため、時刻ｔ１１４以降における巡回動作に係る２回目以降のホールド期間においては、ＤＡＣ容量ＣｄからＤＡＣ電圧と巡回動作によるＡ／Ｄ変換の残差との差分に対応する電荷が第２帰還容量Ｃｆ２に転送されることにより、巡回動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が同時に実行される。

上記した巡回動作に係るサンプル期間とホールド期間とを１期間ずつまとめて巡回動作の１サイクルとすると、このサイクルを所定のサイクル数だけ繰り返すことにより、いわゆる巡回型のＡ／Ｄ変換が実行される。本実施形態では、時刻ｔ１１１～時刻ｔ１１３が巡回動作の最初の１サイクルであり、時刻ｔ１１１～時刻ｔ１１８の間に巡回動作のサイクルが４サイクル繰り返される。なお、図２の例では、巡回動作の最後の１サイクルは、次のサイクルが存在しないことから、増幅と減算が不要であるため、ホールド期間を省略してある。

巡回動作によるＡ／Ｄ変換では、減算動作によるＡ／Ｄ変換の残差に対するＡ／Ｄ変換が実行される。すなわち、Ａ／Ｄ変換器１００全体のＡ／Ｄ変換結果Ｄｏｕｔの下位ビットに相当するＡ／Ｄ変換結果が得られる。また、巡回動作によるＡ／Ｄ変換では、Ａ／Ｄ変換結果Ｄｏｕｔの下位ビットに相当するＡ／Ｄ変換結果のうちの上位ビット側からサイクル毎に順次Ａ／Ｄ変換を実行し、最後のサイクルにおいて最下位ビットに相当するＡ／Ｄ変換結果を得る。すなわち、巡回動作の各サイクルにおける量子化結果Ｑｏｕｔを、そのサイクルが対応するＡ／Ｄ変換結果Ｄｏｕｔのビット位置に応じて重み付けをした上でＤｏｕｔに加算することによりＡ／Ｄ変換結果Ｄｏｕｔが得られる。

例えば、時刻ｔ１１１～時刻ｔ１１２においては、Ｖｏｕｔ＜Ｖｔｃ－を満たすためＱｏｕｔ＝－１であり、８倍の重み付けをした上で時刻ｔ１１１の直前のＤｏｕｔに加算することにより、Ｄｏｕｔは４０となる。同様に、時刻ｔ１１３～時刻ｔ１１４においては、Ｖｔｃ－＜Ｖｏｕｔ＜Ｖｔｃ＋を満たすためＱｏｕｔ＝０であり、４倍の重み付けをして、Ｄｏｕｔ＝４０となる。時刻ｔ１１５～時刻ｔ１１６においては、Ｖｏｕｔ＞Ｖｔｃ＋を満たすためＱｏｕｔ＝１であり、２倍の重み付けをして、Ｄｏｕｔ＝４２となる。時刻ｔ１１７～時刻ｔ１１８においては、Ｖｔｃ－≦Ｖｏｕｔ≦Ｖｔｃ＋を満たすためＱｏｕｔ＝０となり、１倍の重み付けをしてＤｏｕｔ＝４２となる。巡回動作を４サイクル繰り返した後に得られるＤｏｕｔ＝４２がＡ／Ｄ変換器１００全体の最終的なＡ／Ｄ変換結果となる。

なお、巡回動作によるＡ／Ｄ変換における重み付けの大きさは一般的な巡回型のＡ／Ｄ変換器と同様であり、詳細な説明は省略する。

以上が本実施形態に係るＡ／Ｄ変換器１００の具体的な動作である。これによれば、入力信号ＶｉｎのＡ／Ｄ変換が、減算動作によるＡ／Ｄ変換と巡回動作によるＡ／Ｄ変換との組み合わせによって実行されるため、減算動作によるＡ／Ｄ変換、あるいは増分デルタ型のＡ／Ｄ変換を繰り返してＡ／Ｄ変換を実現する形態に較べて、１回のＡ／Ｄ変換に必要なサイクル数を低減できる。また、Ａ／Ｄ変換の残差を増幅しながら量子化器２０による量子化を行うため、量子化器を構成するコンパレータの精度に対する要求を緩和することができる。

（第２実施形態）
第１実施形態においては、減算動作と巡回動作との間に増幅動作を１回のみ実行する構成を例示したが、減算動作と巡回動作との間に複数回に分けて増幅動作を実行しても良い。本実施形態では増幅動作を２回に分けて実行する例を示す。

まず、本実施形態におけるＡ／Ｄ変換器１１０について、第１実施形態におけるＡ／Ｄ変換器１００との構成の差異を、図９を参照しながら説明する。

図９に示すように、本実施形態におけるＡ／Ｄ変換器１１０は、第１実施形態において説明したＡ／Ｄ変換器１００と較べて、積分器１０の構成が異なるとともに、量子化器２０のコンパレータ２１，２２の閾値がそれぞれ３段階に選択可能となっている。

Ａ／Ｄ変換器１１０における積分器１０は、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２に加えて、第３帰還容量Ｃｆ３を有している。第３帰還容量Ｃｆ３は、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２と並列に、オペアンプ１１の出力端子と反転入力端子との間に接続されている。

第３帰還容量Ｃｆ３とオペアンプ１１の出力端子との間には第３フィードバックスイッチＳＦ３１が挿入されている。また、第３帰還容量Ｃｆ３とオペアンプ１１の反転入力端子との間にはスイッチＳＦ３３が挿入されている。つまり、スイッチＳＦ３３と第３帰還容量Ｃｆ３とスイッチＳＦ３１は互いに直列接続されて、オペアンプ１１の反転入力端子と出力端子との間に配置されている。また、第３帰還容量Ｃｆ３とスイッチＳＦ３１との中間点はスイッチＳＦ３４を介してＡＧＮＤに接続され、第３帰還容量Ｃｆ３とスイッチＳＦ３３との中間点はスイッチＳＦ３２を介してＡＧＮＤに接続されている。

入力信号Ｖｉｎは、第３帰還容量Ｃｆ３と第３フィードバックスイッチＳＦ３１との中間点に、スイッチＳＳ３１を介して接続されている。つまり、入力信号Ｖｉｎのサンプリングに際しては、スイッチＳＦ３１がオフするとともにスイッチＳＳ３１がオンすることにより、入力信号Ｖｉｎに対応する電荷が第３帰還容量Ｃｆ３にも蓄積される。

なお、Ａ／Ｄ変換器１１０においては、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２は、第１実施形態の第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２と同様にオペアンプ１１に接続されており、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２の詳細な説明は省略する。

Ａ／Ｄ変換器１１０におけるコンパレータ２１は、スイッチＳＱＤ１を介してＶｔｄ１＋と接続されており、スイッチＳＱＤ２を介してＶｔｄ２＋と接続されており、スイッチＳＱＣを介してＶｔｃ＋と接続されている。同様に、コンパレータ２２は、スイッチＳＱＤ１を介してＶｔｄ１－と接続されており、スイッチＳＱＤ２を介してＶｔｄ２－と接続されており、スイッチＳＱＣを介してＶｔｃ－と接続されている。

次に、図１０に示すタイミングチャートおよび図１１～図１４に示す結線図を参照して、Ａ／Ｄ変換器１１０の具体的な動作について説明する。

図１０に示すように、Ａ／Ｄ変換器１１０は、入力信号ＶｉｎのＡ／Ｄ変換に係り、サンプル／ホールド動作（図１０ではS/Hと記載）と、第１減算動作（図１０では1st Subtractionと記載）と、第１増幅動作（図１０では1st Amp.と記載）と、第２減算動作と、第２増幅動作（図１０では2nd Sub.と記載）と、巡回動作（図１０ではCyclicと記載）とを実行する。なお、図１０の例では、Ｖｔｄ１＋＝Ｖｒｅｆ／８、Ｖｔｄ１－＝－Ｖｒｅｆ／８、Ｖｔｄ２＋＝Ｖｔｃ＋＝Ｖｒｅｆ／４、Ｖｔｄ２－＝Ｖｔｃ－＝－Ｖｒｅｆ／４、である。

以下、各動作をそれぞれ説明する。

＜サンプル／ホールド動作（S/H）：サンプル期間（sample）＞
図１０に示す時刻ｔ２００～時刻ｔ２０１が、サンプル／ホールド動作に係るサンプル期間である。フィードバックスイッチＳＦ１１，ＳＦ２１，ＳＦ３１がオフした状態でスイッチＳＳ１１，ＳＳ２１，ＳＳ３１，ＳＦ１２，ＳＦ１３およびＳＦ２３がオンすることにより、第１帰還容量Ｃｆ１、第２帰還容量Ｃｆ２および第３帰還容量Ｃｆ３に入力信号Ｖｉｎに対応する電荷がサンプリングされる。また、第１実施形態と同様に、ＤＡＣ３０におけるＤＡＣ容量Ｃｄがリセットされる。

＜サンプル／ホールド動作（S/H）：ホールド期間（hold）＞
図１０に示す時刻ｔ２０１～時刻ｔ２０２が、サンプル／ホールド動作に係るホールド期間である。第１実施形態のホールド期間と同様に、スイッチＳＳ１１，ＳＳ２１，ＳＳ３１およびスイッチＳＦ１２がオフすることにより、第１帰還容量Ｃｆ１、第２帰還容量Ｃｆ２および第３帰還容量Ｃｆ３と入力信号ＶｉｎおよびＡＧＮＤとの接続が切断される。また、スイッチＳＦ１１，ＳＦ２１，ＳＦ３１がオンして、オペアンプ１１の出力端子から入力信号Ｖｉｎに対応する出力電圧Ｖｏｕｔが出力され、その状態が保持される。

＜第１減算動作（1st Subtraction）＞
図１０に示す時刻ｔ２０２～時刻ｔ２０８における第１減算動作は、第１実施形態における減算動作と同様のサンプル期間およびホールド期間の動作により実現される。第１減算動作においては、スイッチＳＱＤ１がオンすることにより、コンパレータ２１およびコンパレータ２２の閾値としてＶｔｄ１＋およびＶｔｄ１－がそれぞれ選択される。時刻ｔ２０２～時刻ｔ２０３における量子化の結果は、Ｑｏｕｔ＝１である。ＤＡＣ３０では、量子化結果Ｑｏｕｔに基づいて参照電圧が選択されて減算が実行される。時刻ｔ２０３における減算では、スイッチＳＤＴおよびスイッチＳＤ３がオンすることにより、オペアンプ１１の出力電圧Ｖｏｕｔが減少する。

第１減算動作に係るサンプル期間とホールド期間とを１期間ずつまとめて第１減算動作の１サイクルとすると、このサイクルが所定のサイクル数だけ繰り返される。本実施形態では、最初の１サイクルである時刻ｔ２０２～時刻ｔ２０４を含めて３サイクルが繰り返される。その結果、時刻ｔ２０８における第１減算動作の終了までに、第１減算動作によるＡ／Ｄ変換の結果としてＤｏｕｔ＝４８が出力される。

＜第１増幅動作（1st Amp.）＞
第１減算動作の後に、図１０に示す時刻ｔ２０８～時刻ｔ２０９において、第１増幅動作が実行される。第１増幅動作では、図１１に示すようにスイッチＳＤ３がオフすることにより、積分器１０とＤＡＣ３０が電気的に切断される。また、スイッチＳＤ２およびＳＤＭがオンすることにより、ＤＡＣ容量Ｃｄがリセットされる。量子化器２０では、スイッチＳＱＤ２がオンすることにより、コンパレータ２１，２２の閾値としてＶｔｄ２＋、Ｖｔｄ２－がそれぞれ選択される。

積分器１０においては、スイッチＳＦ１１がオフするとともにスイッチＳＦ１４がオンする。これにより、第１帰還容量Ｃｆ１に蓄積された電荷が、第２帰還容量Ｃｆ２および第３帰還容量Ｃｆ３に転送され、オペアンプ１１の出力電圧Ｖｏｕｔが増幅される。

＜第２減算動作（2nd Sub.）＞
第１増幅動作の後に、図１０に示す時刻ｔ２０９～時刻ｔ２１１の間において、第２減算動作が実行される。時刻ｔ２０９～時刻ｔ２１０の第２減算動作に係るサンプル期間においては、図１２に示すように積分器１０においてスイッチＳＦ１３がオフするとともにスイッチＳＦ１２がオンすることにより、第１帰還容量Ｃｆ１は積分器１０と電気的に切断され、その両端がＡＧＮＤに接続される。

図１０の例では、時刻ｔ２０９～時刻ｔ２１０における出力電圧ＶｏｕｔはＶｔｄ２－＜Ｖｏｕｔ＜Ｖｔｄ２＋であり、Ｑｏｕｔ＝０となる。Ｑｏｕｔ＝０であることから、時刻ｔ２１０～時刻ｔ２１１の第２減算動作に係るホールド期間においては、図１３に示すように、スイッチＳＤＭがオンのまま維持されるとともに、スイッチＳＤ２がオフして、スイッチＳＤ３がオンすることにより、量子化結果に基づいた減算が実行される。時刻ｔ２１０の前後でＤＡＣ電圧がＶｍのまま変化しないため、実質的には減算が行われず、時刻ｔ２１０においてＶｏｕｔは変化しない。また、量子化結果がＱｏｕｔ＝０であることから、Ａ／Ｄ変換結果はＤｏｕｔ＝４８で変化しない。第１減算動作の３サイクルと、この第２減算動作によって、合計４サイクルの減算動作が実行される。

＜第２増幅動作（2nd Amp.）＞
図１０に示す時刻ｔ２１１～時刻ｔ２１２において、第２増幅動作が実行される。図１４に示すように、第２増幅動作は第１実施形態の増幅動作（図６参照）と同様の動作により実現される。スイッチＳＤ３，ＳＤＴ，ＳＤＭ，ＳＤＢがオフすることにより、オペアンプ１１の反転入力端子および参照電圧とＤＡＣ容量Ｃｄとが切断される。積分器１０では、スイッチＳＦ３１がオフするとともにスイッチＳＦ３４がオンすることにより、第３帰還容量Ｃｆ３に蓄積された電荷が第２帰還容量Ｃｆ２に転送されて、オペアンプ１１の出力電圧Ｖｏｕｔが増幅される。また、スイッチＳＤ１，ＳＤ２がオンすることにより、第１減算動作および第２減算動作によるＡ／Ｄ変換の残差に対応する電荷がＤＡＣ容量Ｃｄに蓄積される。

なお、本実施形態では、第２増幅動作において、スイッチＳＱＤ２がオフするとともにスイッチＳＱＣがオンすることにより、コンパレータ２１，２２の閾値がそれぞれＶｔｄ２＋／Ｖｔｄ２－からＶｔｃ＋／Ｖｔｃ－に変更される。第２増幅動作以降の巡回動作においてもスイッチＳＱＣはオンの状態を維持することから、コンパレータ２１，２２の閾値としてＶｔｃ＋／Ｖｔｃ－が選択された状態で維持される。

＜巡回動作（Cyclic）＞
時刻ｔ２１２以降の巡回動作は、第１実施形態における時刻ｔ１１１以降の巡回動作と同様であり、説明は省略する。

以上が本実施形態に係るＡ／Ｄ変換器１１０の具体的な動作である。これによれば、第１増幅動作の後に第２減算動作、すなわち最後の減算動作を実行することから、コンパレータ２１，２２の閾値としてＶｔｄ１＋／Ｖｔｄ１－より絶対値が大きいＶｔｄ２＋／Ｖｔｄ２－が選択された状態で量子化器２０により量子化を実行するため、コンパレータ２１，２２のオフセットの影響を低減することができる。また、増幅動作を複数回に分けて実行する形態では、増幅動作を１回の動作で実行する形態に較べて、オペアンプ１１の増幅に係る性能を緩和することができる。

本実施形態では、３サイクルの第１減算動作と第２減算動作との間に第１増幅動作を実行する例について説明したが、４サイクルの第１減算動作の後に第１増幅動作を実行し、その後、さらに第２減算動作を実行しても良い。

また、本実施形態では第１増幅動作と第２増幅動作の２回に分けて増幅を実行する例を示したが、増幅動作を３回以上に分けて増幅を実行する構成としても良い。

（第３実施形態）
本実施形態では、第１実施形態におけるＡ／Ｄ変換器１００と較べて巡回動作を２倍の速度で実行する構成について説明する。

まず、本実施形態におけるＡ／Ｄ変換器１２０について、第１実施形態におけるＡ／Ｄ変換器１００との構成の差異を、図１５を参照しながら説明する。

図１５に示すように、本実施形態におけるＡ／Ｄ変換器１２０は、第１実施形態におけるＡ／Ｄ変換器１００と較べてＤＡＣを１個多く備えている。具体的には、Ａ／Ｄ変換器１２０は、ＤＡＣ３０に加えてＤＡＣ３１を備えている。

なお、ＤＡＣ３０は、第１実施形態におけるＤＡＣ３０と同一の構成であるが、図１５においては、ＤＡＣ容量をＣｄ１と表記し、参照電圧を選択するスイッチをそれぞれＳＤ１Ｔ、ＳＤ１Ｍ、ＳＤ１Ｂと表記し、オペアンプ１１の反転入力端子とＤＡＣ容量Ｃｄ１とを接続するスイッチをＳＤ１３と表記し、ＤＡＣ容量Ｃｄ１をＡＧＮＤに接続するスイッチをＳＤ１２と表記し、ＤＡＣ３０とオペアンプ１１の出力端子とを接続するスイッチをＳＤ１１と表記する。

ＤＡＣ３１は、スイッチＳＤ２３を介してオペアンプ１１の反転入力端子にＤＡＣ３０と並列に接続されている。ＤＡＣ３１の構成はＤＡＣ３０と同様であり、ＤＡＣ容量Ｃｄ２には参照電圧Ｖｒｅｆｐ、Ｖｍ、ＶｒｅｆｍがそれぞれスイッチＳＤ２Ｔ、ＳＤ２Ｍ、ＳＤ２Ｂを介して接続されている。また、ＤＡＣ容量Ｃｄ２は、スイッチＳＤ２１を介してオペアンプ１１の出力端子に接続されている。さらに、ＤＡＣ容量Ｃｄ２は、スイッチＳＤ２２を介してＡＧＮＤに接続されている。

なお、Ａ／Ｄ変換器１２０からＤＡＣ３１およびスイッチＳＤ２１、ＳＤ２３、ＳＤ２２を取り除くと、第１実施形態のＡ／Ｄ変換器１００と同様の回路構成となる。

次に、図１６に示すタイミングチャートおよび図１７～図１９に示す結線図を参照して、Ａ／Ｄ変換器１２０の具体的な動作について説明する。

図１６に示すように、Ａ／Ｄ変換器１２０は、入力信号ＶｉｎのＡ／Ｄ変換に係り、サンプル／ホールド動作（図１６ではS/Hと記載）と、減算動作（図１６ではSubtractionと記載）と、増幅動作（図１６ではAmp.と記載）と、巡回動作（図１６ではCyclicと記載）とを実行する。

以下、各動作をそれぞれ説明する。

＜サンプル／ホールド動作（S/H）：サンプル期間（sample）＞
図１６に示す時刻ｔ３００～時刻ｔ３０１において、入力信号Ｖｉｎのサンプリングが実行される。本実施形態のサンプル／ホールド動作および減算動作においては、減算にＤＡＣ３０のみを用いて、ＤＡＣ３１を用いないため、Ａ／Ｄ変換器１２０の動作は第１実施形態のＡ／Ｄ変換器１００の動作と同様である。また、サンプル／ホールド動作および減算動作においては、スイッチＳＤ２１とスイッチＳＤ２３はオフ状態であり、ＤＡＣ３１は実質的に動作していない。また、スイッチＳＤ２２およびスイッチＳＤ２Ｍがオンにされ、ＤＡＣ容量Ｃｄ２はリセットされた状態となる。

＜サンプル／ホールド動作（S/H）：ホールド期間（hold）＞
図１６に示す時刻ｔ３０１～時刻ｔ３０２が、サンプル／ホールド動作に係るホールド期間であり、Ａ／Ｄ変換器１２０の動作は第１実施形態におけるＡ／Ｄ変換器１００の動作と同様である。

＜減算動作（Subtraction）＞
図１６に示す時刻ｔ３０２～時刻ｔ３１０において減算動作が実行される。減算動作に係るサンプル期間およびホールド期間のＡ／Ｄ変換器１２０の動作においても第１実施形態におけるＡ／Ｄ変換器１００の動作と同様である。

減算動作におけるサンプル期間とホールド期間とを１期間ずつまとめて減算動作の１サイクルとすると、このサイクルが所定のサイクル数だけ繰り返される。本実施形態では、最初の１サイクルである時刻ｔ３０２～時刻ｔ３１０の間に４サイクル繰り返される。一例として、図１６に示す時刻ｔ３０２～時刻ｔ３０３、時刻ｔ３０４～時刻ｔ３０５、時刻ｔ３０６～時刻ｔ３０７、および時刻ｔ３０８～時刻ｔ３０９における量子化では、Ｑｏｕｔがそれぞれ１、１、１、０となる。図１６に示した例では、第１実施形態の図１に示した例と較べて巡回動作によるＡ／Ｄ変換の分解能が３ビットに相当する分だけ高い。そのため、減算動作により得られるＡ／Ｄ変換結果の重み付けを第１実施形態の図１の例の１６倍から１２８倍に高めてＡ／Ｄ変換結果Ｄｏｕｔに反映する。これに伴い、Ｄｏｕｔは量子化結果Ｑｏｕｔに基づいて順次１２８、２５６、３８４、３８４に変化し、減算動作の終了時点である時刻ｔ３１０においてはＤｏｕｔ＝３８４となる。

＜増幅動作（Amp.）＞
図１６に示す時刻ｔ３１０～時刻ｔ３１１において、増幅動作が実行される。この増幅動作においてもスイッチＳＤ２１とスイッチＳＤ２３はオフであり、ＤＡＣ３１は積分器１０と切断されていることから、実質的にＡ／Ｄ変換器１２０の動作に寄与しない。また、時刻ｔ３１０において第１実施形態の増幅動作と同様に、コンパレータ２１，２２の閾値はそれぞれＶｔｃ＋、Ｖｔｃ－に変更される。

＜巡回動作（Cyclic）：サンプル期間（a’）＞
図１６に示す時刻ｔ３１１～時刻ｔ３１２が、本実施形態の巡回動作に係る最初のサンプル期間である。図１７に示すように、スイッチＳＤ２１とスイッチＳＤ２３がオフされるため、実質的に第１実施形態における巡回動作に係るサンプル期間と同様の動作となる。すなわち、オペアンプ１１から出力される減算動作によるＡ／Ｄ変換の残差に対応する電荷がＤＡＣ容量Ｃｄ１に蓄積される。すなわち、巡回動作における最初のサンプリングが実行される。また、出力電圧Ｖｏｕｔとコンパレータ２１，２２の閾値の関係はＶｏｕｔ＜Ｖｔｃ－であるから、量子化結果はＱｏｕｔ＝－１となりＡ／Ｄ変換結果はＤｏｕｔ＝３２０となる。

＜巡回動作（Cyclic）：ホールド期間（b）＞
巡回動作に係る最初のサンプル期間の後、図１６に示す時刻ｔ３１２～時刻ｔ３１３にが、巡回動作に係る最初のホールド期間であり、減算動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が実行される。また、本実施形態ではＤＡＣ３１において巡回動作における２回目のサンプリングが同時に実行される。

時刻ｔ３１１～時刻ｔ３１２における量子化結果Ｑｏｕｔが－１であることを受けて、図１８に示すように、ＤＡＣ３０ではスイッチＳＤ１Ｂがオンされる。また、スイッチＳＤ１２がオフするとともにスイッチＳＤ１３がオンすることにより、ＤＡＣ３０と積分器１０とが電気的に接続される。これにより、ＤＡＣ３０の参照電圧とＡ／Ｄ変換の残差の差分に対応する電荷がＤＡＣ容量Ｃｄ１から第２帰還容量Ｃｆ２に転送され、減算動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が実行される。また、Ｖｔｃ－＜Ｖｏｕｔ＜Ｖｔｃ＋であるから、Ｑｏｕｔ＝０およびＤｏｕｔ＝３２０が出力される。

また、時刻ｔ３１１～時刻ｔ３１２においては、スイッチＳＤ２１およびスイッチＳＤ２２がオンする。これによりＤＡＣ３１において、オペアンプ１１の出力電圧Ｖｏｕｔに対応する電荷がＤＡＣ容量Ｃｄ２に蓄積され、巡回動作によるＡ／Ｄ変換の残差のサンプリング、すなわち巡回動作における２回目のサンプリングが実行される。

時刻ｔ３１４以降の巡回動作に係る２回目以降のホールド期間においては、最初のホールド期間と同様に図１８に示すスイッチの接続の状態となるが、直前の動作において巡回動作によるＡ／Ｄ変換の残差がＶｏｕｔとして出力されることから、減算動作によるＡ／Ｄ変換の残差ではなく、巡回動作によるＡ／Ｄ変換の残差が増幅される。

なお、上記したとおり本実施形態の巡回動作に係るホールド期間では、ＤＡＣ容量Ｃｄ２によるサンプリングが実行されるが、表記の都合上、単にホールド期間と記載している。

＜巡回動作（Cyclic）：サンプル期間（a）＞
図１６に示す時刻ｔ３１３～時刻ｔ３１４において、巡回動作によるＡ／Ｄ変換の残差の増幅およびＤＡＣ３１を用いる減算と巡回動作における３回目のサンプリングが実行される。時刻ｔ３１２～時刻ｔ３１３においてＱｏｕｔ＝０であるから、図１９に示すように、ＤＡＣ３１の参照電圧としてＶｍが選択される。すなわち、スイッチＳＤ２ＭがオンするとともにスイッチＳＤ２３がオンして、巡回動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３１を用いる減算が実行される。同時に、スイッチＳＤ１１およびスイッチＳＤ１２がオンして、オペアンプ１１の出力電圧Ｖｏｕｔに対応する電荷がＤＡＣ３０のＤＡＣ容量Ｃｄ１に蓄積される。すなわち、巡回動作における３回目のサンプリングが実行される。

このように、時刻ｔ３１１～時刻ｔ３１８の間の巡回動作においては、ＤＡＣ容量Ｃｄ１とＤＡＣ容量Ｃｄ２とを交互に切り替えて用いる。これにより、第１実施形態のように単一のＤＡＣ容量を用いて巡回動作に係るサンプリングと増幅および減算を実行する形態に較べて、２倍の速度で巡回動作によるＡ／Ｄ変換を実行することができる。

本実施形態では、時刻ｔ３１０～時刻ｔ３１８の間の巡回動作において、７回の量子化が実行される。これにより、Ａ／Ｄ変換器１２０の最終的なＡ／Ｄ変換結果であるＤｏｕｔ＝３３３が出力される。

以上が本実施形態に係るＡ／Ｄ変換器１２０の具体的な動作である。これによれば、第１実施形態に較べて実質的に２倍の速度で巡回動作によるＡ／Ｄ変換を実行することができる。

なお、本実施形態では、減算動作で用いるＤ／Ａ変換器と、巡回動作で用いる２個のＤ／Ａ変換器のうちの一方とをまとめて１個のＤ／Ａ変換器すなわちＤＡＣ３０で実現しているが、減算動作で用いるＤ／Ａ変換器および巡回動作で用いるＤ／Ａ変換器を２個の別のＤ／Ａ変換器でそれぞれ実現するように構成しても良い。

（第４実施形態）
本実施形態では、第１実施形態と較べて容量素子の容量値の誤差がＡ／Ｄ変換結果の線形性に与える影響を低減することが可能な構成について説明する。

まず、本実施形態におけるＡ／Ｄ変換器１３０について、第１実施形態におけるＡ／Ｄ変換器１００との構成の差異を、図２０を参照しながら説明する。

図２０に示すように、本実施形態におけるＡ／Ｄ変換器１３０は、ＤＡＣ３０に加えて第２帰還容量Ｃｆ２を用いてＤ／Ａ変換器を構成可能にされている。

具体的には、第２帰還容量Ｃｆ２と第２フィードバックスイッチＳＦ２１との中間点に、スイッチＳＤ２Ｔを介して参照電圧Ｖｒｅｆｐに接続され、スイッチＳＤ２Ｍを介して参照電圧Ｖｍが接続され、スイッチＳＤ２Ｂを介して参照電圧Ｖｒｅｆｍが接続されている。

また、第２帰還容量Ｃｆ２はスイッチＳＦ２３を介してオペアンプ１１の反転入力端子に接続されている。また、第２帰還容量Ｃｆ２とスイッチＳＦ２３との中間点は、スイッチＳＦ２２を介してＡＧＮＤに接続されている。

なお、積分器１０に接続されるＤＡＣ３０は、第１実施形態におけるＤＡＣ３０と構成は同一であるが、図２０における符号は、参照電圧を選択するスイッチをそれぞれＳＤ１Ｔ、ＳＤ１Ｍ、ＳＤ１Ｂと表記し、ＤＡＣ３０とオペアンプ１１の反転入力端子とを接続するスイッチをＳＤ１３と表記し、ＤＡＣ容量ＣｄをＡＧＮＤに接続するスイッチをＳＤ１２と表記し、ＤＡＣ３０とオペアンプ１１の出力端子とを接続するスイッチをＳＤ１１と表記する。

次に、図２１に示すタイミングチャートおよび図２２～図２４に示す結線図を参照して、Ａ／Ｄ変換器１３０の具体的な動作について説明する。

図２１に示すように、Ａ／Ｄ変換器１３０は、入力信号ＶｉｎのＡ／Ｄ変換に係り、サンプル／ホールド動作（図２１ではS/Hと記載）と、減算動作（図２１ではSubtractionと記載）と、増幅動作（図２１ではAmp.と記載）と、誤差キャンセル動作（図２１ではCancelと記載）と、巡回動作（図２１ではCyclicと記載）とを実行する。

以下、各動作をそれぞれ説明する。

＜サンプル／ホールド動作（S/H）：サンプル期間（sample）＞
図２１に示す時刻ｔ４００～時刻ｔ４０１がサンプル／ホールド動作に係るサンプル期間である。スイッチＳＦ１４、ＳＤ２Ｔ、ＳＤ２Ｍ、ＳＤ２Ｂ、ＳＦ２２がオフして、スイッチＳＦ１２、ＳＦ１３、ＳＦ２３がオンすることにより入力信号Ｖｉｎに対応する電荷が第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２に蓄積される。

＜サンプル／ホールド動作（S/H）：ホールド期間（hold）＞
時刻ｔ４０１～時刻ｔ４０２がサンプル／ホールド動作に係るホールド期間である。サンプル／ホールド動作においては、積分器１０の第２帰還容量Ｃｆ２はＤ／Ａ変換器としては機能しないことから、Ａ／Ｄ変換器１３０の動作は第１実施形態におけるＡ／Ｄ変換器１００の動作と実質的に同様である。

＜減算動作（Subtraction）＞
時刻ｔ４０２～時刻ｔ４１０において、減算動作が実行される。減算動作においてもＡ／Ｄ変換器１３０の動作は第１実施形態におけるＡ／Ｄ変換器１００の動作と同様である。

＜増幅動作（Amp.）＞
時刻ｔ４１０～時刻ｔ４１１において、増幅動作が実行される。増幅動作においてもＡ／Ｄ変換器１３０の動作は、第１実施形態におけるＡ／Ｄ変換器１００の動作と同様である。

＜誤差キャンセル動作（Cancel）＞
本実施形態におけるＡ／Ｄ変換器１３０は、増幅動作の後の時刻ｔ４１１～時刻ｔ４１２において、誤差キャンセル動作を実行する。誤差キャンセル動作は、製造ばらつき等に起因するＤＡＣ容量Ｃｄの容量値と第２帰還容量Ｃｆ２の容量値の比の誤差によって発生するＶｏｕｔの誤差を低減する動作である。

具体的には、図２１および図２２に示すように、スイッチＳＦ２１をオフするとともにスイッチＳＤ２Ｍをオンする。また、スイッチＳＤ１２をオフするとともにスイッチＳＤ１３をオンする。スイッチＳＤ２Ｍをオンすることにより、参照電圧ＶｍすなわちＡＧＮＤが第２帰還容量Ｃｆ２の一端に入力されるため、第２帰還容量Ｃｆ２に蓄積された電荷すなわち減算動作によるＡ／Ｄ変換の残差がＤＡＣ容量Ｃｄに転送される。これにより、第２帰還容量Ｃｆ２に代わってＤＡＣ容量Ｃｄがオペアンプ１１の帰還容量として作用した状態でＡ／Ｄ変換の残差がＶｏｕｔとして出力される。

減算動作における減算および減算動作によるＡ／Ｄ変換の残差のＶｏｕｔとしての出力の両方を、実質的にＤＡＣ容量Ｃｄのみを用いて実行できることから、誤差キャンセル動作を実行後のＶｏｕｔはＤＡＣ容量Ｃｄの容量値と第２帰還容量Ｃｆ２の容量値の比の誤差の影響を受けない。そのため、本実施形態では第１実施形態と較べて容量素子の容量値の誤差がＡ／Ｄ変換結果の線形性に与える影響を低減できる。

なお、第１実施形態のように誤差キャンセル動作を実行しない形態では、ＶｏｕｔはＤＡＣ容量Ｃｄの容量値と第２帰還容量Ｃｆ２の容量値の比の誤差の影響を受けるため、例えば、ＤＡＣ容量Ｃｄの容量値が理想値より小さく第２帰還容量Ｃｆ２の容量値が理想値と等しい場合、ＤＡＣ容量Ｃｄにより減算される電荷の量が理想的な電荷の量より小さくなるため、Ｖｏｕｔには誤差が発生する。すなわち、減算動作によるＡ／Ｄ変換の残差に誤差が発生することから、その誤差を含む残差をＡ／Ｄ変換する巡回動作によるＡ／Ｄ変換の結果にも誤差が含まれるため、Ａ／Ｄ変換器全体のＡ／Ｄ変換結果Ｄｏｕｔにも誤差が生じることになる。

＜巡回動作（Cyclic）：サンプル期間（sample）＞
図２１に示す時刻ｔ４１２～時刻ｔ４１９に実行される巡回動作においては、誤差キャンセル動作から引き続きスイッチＳＤ１１およびスイッチＳＤ１３がオンし、スイッチＳＤ１２がオフする。これにより、ＤＡＣ３０のＤＡＣ容量Ｃｄは、オペアンプ１１の出力端子と反転入力端子との間に接続され、オペアンプ１１の帰還容量として作用する。

時刻ｔ４１２～時刻ｔ４１３の巡回動作に係るサンプル期間においては、図２３に示すようにスイッチＳＤ２Ｍ、スイッチＳＦ２３がオフするとともにスイッチＳＦ２１、スイッチＳＦ２２がオンすることにより、Ａ／Ｄ変換の残差に対応する電荷が第２帰還容量Ｃｆ２に蓄積される。このとき、図２１に示すように、出力電圧と閾値の関係はＶｏｕｔ＜Ｖｔｃ－であるから、量子化器２０からＱｏｕｔ＝－１が出力される。

＜巡回動作（Cyclic）：ホールド期間（hold）＞
第１実施形態の巡回動作においては、ＤＡＣ３０を用いて減算が実行されるが、本実施形態の巡回動作においては、第２帰還容量Ｃｆ２をＤ／Ａ変換器として用いて減算が実行される。

図２１に示す時刻ｔ４１３～時刻ｔ４１４の巡回動作に係るホールド期間においては、Ｑｏｕｔ＝－１であり、図２４に示すようにスイッチＳＤ２Ｂがオンする。また、スイッチＳＦ２１，ＳＦ２２がオフするとともにスイッチＳＦ２３がオンすることにより、巡回動作によるＡ／Ｄ変換の残差の増幅と第２帰還容量Ｃｆ２を用いる減算が実行される。

上記した巡回動作に係るサンプル期間とホールド期間とをまとめて巡回動作の１サイクルとすると、このサイクルが所定のサイクル数だけ繰り返される。本実施形態では、時刻ｔ４１２～時刻４１９の間に、巡回動作のサイクルが４サイクル繰り返される。なお、図２１の例では、巡回動作の最後の１サイクルは、次のサイクルが存在しないことから、増幅と減算が不要であるため、ホールド期間を省略してある。

以上が本実施形態に係るＡ／Ｄ変換器１３０の具体的な動作である。これによれば、減算動作と巡回動作との間に、誤差キャンセル動作が実行される。そのため、容量素子の容量値の誤差がＡ／Ｄ変換結果の線形性に与える影響を低減できる。

（第５実施形態）
第４実施形態においては、巡回動作においてＤＡＣ容量Ｃｄをオペアンプ１１の帰還容量として用い、かつ、積分器１０の第２帰還容量Ｃｆ２をＤＡＣ容量として用いることにより、誤差キャンセル動作ならびに巡回動作を実現する例について説明した。本実施形態では、巡回動作において第２帰還容量Ｃｆ２をＤＡＣ容量として用いずに、第１実施形態と同様にＤＡＣ３０を用いてＤ／Ａ変換を実行しつつ、誤差キャンセル動作を実現する構成について説明する。

まず、本実施形態におけるＡ／Ｄ変換器１４０について、第１実施形態におけるＡ／Ｄ変換器１００との構成の差異を、図２５を参照しながら説明する。

本実施形態におけるＡ／Ｄ変換器１４０は、第１実施形態におけるＡ／Ｄ変換器１００と較べて積分器１０の構成が異なる。具体的には、図２５に示すように、第２帰還容量Ｃｆ２と第２フィードバックスイッチＳＦ２１との中間点がスイッチＳＦ２４を介してＡＧＮＤに接続され、第２帰還容量Ｃｆ２とオペアンプ１１の反転入力端子がスイッチＳＦ２３を介して接続され、さらに、第２帰還容量Ｃｆ２とスイッチＳＦ２３との中間点がスイッチＳＦ２２を介してＡＧＮＤに接続されている。Ａ／Ｄ変換器１４０は、スイッチＳＦ２３がオン、スイッチＳＦ２２がオフの状態であれば第１実施形態と実質的に同様の回路構成となる。

次に、図２６に示すタイミングチャートおよび図２７～図２９に示す結線図を参照して、Ａ／Ｄ変換器１４０の具体的な動作について説明する。

図２６に示すように、Ａ／Ｄ変換器１４０は、入力信号ＶｉｎのＡ／Ｄ変換に係り、サンプル／ホールド動作（図２６ではS/Hと記載）と、減算動作（図２６ではSubtractionと記載）と、増幅動作（図２６ではAmp.と記載）と、誤差キャンセル動作（図２６ではCancelと記載）と、巡回動作（図２６ではCyclicと記載）とを実行する。

以下、各動作をそれぞれ説明する。

＜サンプル／ホールド動作（S/H）＞
図２６に示す時刻ｔ５００～時刻ｔ５０２において、入力信号Ｖｉｎをサンプリングした上でホールドするサンプル／ホールド動作が実行される。サンプル／ホールド動作では、スイッチＳＦ２３がオン、スイッチＳＦ２２，ＳＦ２４がオフの状態となるため、Ａ／Ｄ変換器１４０の動作は第１実施形態のＡ／Ｄ変換器１００と実質的に同様である。

＜減算動作（Subtraction）＞
時刻ｔ５０２～時刻ｔ５１０において減算動作が実行される。減算動作においてもＡ／Ｄ変換器１４０の動作は、第１実施形態のＡ／Ｄ変換器１００の動作と実質的に同様である。

＜増幅動作（Amp.）＞
時刻ｔ５１０～時刻ｔ５１１において、増幅動作が実行される。増幅動作においてもＡ／Ｄ変換器１４０の動作は、第１実施形態のＡ／Ｄ変換器１００の動作と実質的に同様である。

＜誤差キャンセル動作（Cancel）＞
本実施形態におけるＡ／Ｄ変換器１４０は、増幅動作の後の時刻ｔ５１１～時刻ｔ５１２において、誤差キャンセル動作を実行する。本実施形態では、図２７に示すように、スイッチＳＦ２１，ＳＦ２４，ＳＤ２をオフするとともに、スイッチＳＤ１およびＳＤ３をオンする。スイッチＳＦ２４をオンすることにより第２帰還容量Ｃｆ２の一端がＡＧＮＤに接続されるため、第２帰還容量Ｃｆ２に蓄積された電荷すなわち減算動作によるＡ／Ｄ変換の残差がＤＡＣ容量Ｃｄに転送される。これにより、第２帰還容量Ｃｆ２に代わってＤＡＣ容量Ｃｄがオペアンプ１１の帰還容量として作用した状態でＡ／Ｄ変換の残差がＶｏｕｔとして出力される。

本実施形態では、第４実施形態と同様に誤差キャンセル動作を実行後のＶｏｕｔはＤＡＣ容量Ｃｄの容量値と第２帰還容量Ｃｆ２の容量値の間の比の誤差の影響を受けない。そのため、本実施形態では第１実施形態と較べて容量素子の容量値の誤差がＡ／Ｄ変換結果の線形性に与える影響を低減できる。

＜巡回動作（Cyclic）：サンプル期間（a’）＞
図２６に示す時刻ｔ５１２～時刻ｔ５１３が、本実施形態の巡回動作に係る最初のサンプル期間である。図２８に示すように、スイッチＳＦ２３、スイッチＳＦ２２がオンするとともに、スイッチＳＦ２１、スイッチＳＦ２４がオフする。これにより、第２帰還容量Ｃｆ２に減算動作によるＡ／Ｄ変換の残差に対応する電荷が蓄積される。本実施形態の巡回動作に係る最初のサンプル期間は、第４実施形態の巡回動作に係る最初のサンプル期間と較べて、第２帰還容量Ｃｆ２に接続されるスイッチの構成に違いがあるものの、実質的に同様の動作となる。

＜巡回動作（Cyclic）：ホールド期間（b）＞
巡回動作に係る最初のサンプル期間の後の時刻ｔ５１３～時刻ｔ５１４が巡回動作に係る最初のホールド期間であり、減算動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が実行される。図２６および図２９に示すように、巡回動作に係る最初のサンプル期間から最初のホールド期間への移行の過程で、スイッチＳＦ２３がオン、スイッチＳＦ２２およびスイッチＳＦ２４がオフとなるため、第２帰還容量はオペアンプ１１の帰還容量として作用する。

また、スイッチＳＤ１がオフとなることから、時刻ｔ５１１～時刻ｔ５１３の間にオペアンプ１１の帰還容量として作用していたＤＡＣ容量Ｃｄは、その帰還容量としての作用を終了する。さらに、量子化結果Ｑｏｕｔが－１であることを受けて、ＤＡＣ３０ではスイッチＳＤＢがオンする。これにより、ＤＡＣ容量Ｃｄから第２帰還容量Ｃｆ２に電荷が転送されて、減算動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が実行される。

時刻ｔ５１５以降における巡回動作に係る２回目以降のホールド期間においては、巡回動作によるＡ／Ｄ変換の残差の増幅とＤＡＣ３０を用いる減算が同時に実行される。なお、時刻ｔ５１３以降の巡回動作では、スイッチＳＦ２３はオンであり、スイッチＳＦ２２およびスイッチＳＦ２４はオフであるため、Ａ／Ｄ変換器１４０の動作は第１実施形態のＡ／Ｄ変換器１００の動作と実質的に同様となる。

＜巡回動作（Cyclic）：サンプル期間（a）＞
巡回動作に係る最初のホールド期間から２回目のサンプル期間への移行は、第１実施形態における巡回動作に係るホールド期間からサンプル期間への移行と同様のスイッチの切り替えによって実現される。すなわち、スイッチＳＤ３がオフするとともにスイッチＳＤ１およびスイッチＳＤ２がオンする。オペアンプ１１の出力端子は、スイッチＳＤ１を介してＤＡＣ３０と接続され、巡回動作によるＡ／Ｄ変換の残差に対応する電荷がＤＡＣ容量Ｃｄにサンプリングされる。また、第２帰還容量Ｃｆ２は積分器１０における帰還容量として作用する。

以降、巡回動作に係るホールド期間の動作と２回目のサンプル期間の動作と同様の動作とを交互に繰り返して第１実施形態と同様の巡回動作が実行される。

以上が本実施形態におけるＡ／Ｄ変換器１４０の具体的な動作である。これによれば、減算動作と巡回動作との間に、誤差キャンセル動作が実行される。そのため、容量素子の容量値の誤差がＡ／Ｄ変換結果の線形性に与える影響を低減できる。また、本実施形態におけるＡ／Ｄ変換器１４０では、第４実施形態におけるＡ／Ｄ変換器１３０のように、第２帰還容量Ｃｆ２をＤＡＣ容量として用いるためのスイッチを追加することなく、誤差キャンセル動作を実現できることから、回路規模を小さくすることができる。

（第６実施形態）
本実施形態では、第２実施形態として記載した増幅動作を複数回に分けて実行する構成と、第３実施形態として記載した巡回動作によるＡ／Ｄ変換の速度を２倍にする構成と、を組み合わせた構成について説明する。また、本実施形態では、減算動作において５レベルのＤＡＣを用いて減算を実行する構成についても説明する。

本実施形態におけるＡ／Ｄ変換器１５０について、増幅動作を複数回に分けて実行するＡ／Ｄ変換器１１０（第２実施形態、図９参照）、および、巡回動作によるＡ／Ｄ変換の速度を２倍にするＡ／Ｄ変換器１２０（第３実施形態、図１５参照）を基に、図３０を参照しながら説明する。

図３０に示すように、本実施形態におけるＡ／Ｄ変換器１５０は、増幅動作を２回に分けて実行するために、積分器１０に第１帰還容量Ｃｆ１、第２帰還容量Ｃｆ２および第３帰還容量Ｃｆ３を有している。積分器１０の回路構成は第２実施形態におけるＡ／Ｄ変換器１１０と同様である。具体的には、オペアンプ１１の出力端子と反転入力端子との間に、第１帰還容量Ｃｆ１、第２帰還容量Ｃｆ２、および第３帰還容量Ｃｆ３が、互いに並列に接続されている。帰還容量Ｃｆ１～Ｃｆ３には、サンプリング用のスイッチＳＳ１１,ＳＳ２１,ＳＳ３１を介して、それぞれ入力信号Ｖｉｎが接続されている。

加えて、Ａ／Ｄ変換器１５０は、巡回動作によるＡ／Ｄ変換を第１実施形態と較べて２倍に高速化するために、２個のＤ／Ａ変換器すなわちＤＡＣ３０，ＤＡＣ３１を有している。ＤＡＣ３０およびＤＡＣ３１それぞれの構成ならびに積分器１０との接続のされ方は、第３実施形態と同様である。すなわち、ＤＡＣ３０は第１ＤＡＣ容量Ｃｄ１の一端がスイッチＳＤ１３を介してオペアンプ１１の反転入力端子に接続されるとともに、第１ＤＡＣ容量Ｃｄ１の他端がスイッチＳＤ１１を介してオペアンプ１１の出力端子に接続される。ＤＡＣ３１も同様に、第２ＤＡＣ容量Ｃｄ２の一端がスイッチＳＤ２３を介してオペアンプ１１の反転入力端子に接続されるとともに、第２ＤＡＣ容量Ｃｄ２の他端がスイッチＳＤ２１を介してオペアンプ１１の出力端子に接続される。

また、本実施形態では、量子化器２０におけるコンパレータ２１，２２の閾値は、それぞれ５段階に選択可能であり、Ｖｔｄ１＋＝Ｖｒｅｆ／３２、Ｖｔｄ１－＝－Ｖｒｅｆ／３２、Ｖｔｄ２＋＝３Ｖｒｅｆ／３２、Ｖｔｄ２－＝－３Ｖｒｅｆ／３２、Ｖｔｄ３＋＝Ｖｒｅｆ／８、Ｖｔｄ３－＝－Ｖｒｅｆ／８、Ｖｔｄ４＋＝３Ｖｒｅｆ／８、Ｖｔｄ３－＝－３Ｖｒｅｆ／８、Ｖｔｃ＋＝Ｖｒｅｆ／４、Ｖｔｃ－＝－Ｖｒｅｆ／４、である。スイッチＳＱＤ１がオンする時にはＶｔｄ１＋およびＶｔｄ１－が閾値として選択され、スイッチＳＱＤ２がオンする時にはＶｔｄ２＋およびＶｔｄ２－が選択され、スイッチＳＱＤ３がオンする時にはＶｔｄ３＋およびＶｔｄ３－が選択され、スイッチＳＱＤ４がオンする時にはＶｔｄ４＋およびＶｔｄ４－が選択され、スイッチＳＱＣがオンするときにはＶｔｃ＋およびＶｔｃ－が選択される。

選択可能な閾値の段階数を除き、例えばスイッチＳＤ２１およびスイッチＳＤ２３がオフすることによりＤＡＣ３１が積分器１０と電気的に切断されている場合には、本実施形態のＡ／Ｄ変換器１５０の動作は第２実施形態におけるＡ／Ｄ変換器１１０の動作と同様である。また、例えばスイッチＳＦ３１およびスイッチＳＦ３３がオフすることにより第３帰還容量Ｃｆ３が積分器１０と電気的に切断されている場合には、Ａ／Ｄ変換器１５０の動作は第３実施形態におけるＡ／Ｄ変換器１２０の動作と同様である。

また、本実施形態におけるＡ／Ｄ変換器１５０は、減算動作においては巡回動作と較べてサンプル期間とホールド期間の切り替わりの周期を半分に設定可能になっている。

次に、図３１、図３２に示すタイミングチャートおよび図３３～図４３に示す結線図を参照して、Ａ／Ｄ変換器１５０の具体的な動作について説明する。

図３１、図３２に示すように、Ａ／Ｄ変換器１５０は、入力信号ＶｉｎのＡ／Ｄ変換に係り、サンプル／ホールド動作（図３１、図３２ではS/Hと記載）と、第１減算動作（図３１、図３２では1st Subtractionと記載）と、第１増幅動作（図３１、図３２では1st Amp.と記載）と、第２減算動作（図３１、図３２では2nd Sub.と記載）と、誤差キャンセル動作（図３１、図３２ではCancelと記載）と、第２増幅動作（図３１、図３２では2nd Amp.と記載）と、巡回動作（図３１、図３２ではCyclicと記載）とを実行する。なお、図３１、図３２に示すタイミングチャートは各々時間軸が共通であり、Ａ／Ｄ変換器１５０の各部の動作を２つの図面に分けて記載している。図３１には、特に積分器１０に係る各スイッチの動作状態を示し、図３２には、特にＤＡＣ３０，３１および量子化器２０に係る各スイッチの動作状態を示す。

以下、各動作をそれぞれ説明する。

＜サンプル／ホールド動作（S/H）：サンプル期間（sample）＞
図３１、図３２に示す時刻ｔ６０１～時刻ｔ６０２が、入力信号Ｖｉｎをサンプリングするサンプル期間である。図３３に示すように、フィードバックスイッチＳＦ１１，ＳＦ２１，ＳＦ３１がオフして、スイッチＳＳ１１，ＳＳ２１，ＳＳ３１がオンすることにより、第１帰還容量Ｃｆ１、第２帰還容量Ｃｆ２および第３帰還容量Ｃｆ３のそれぞれに入力信号Ｖｉｎに対応する電荷がサンプリングされる。

図３３に示すように、スイッチＳＤ２１およびスイッチＳＤ２３がオフすることにより、ＤＡＣ３１が積分器１０から電気的に切断されるため、本実施形態のサンプル期間の動作は、第２実施形態のサンプル期間の動作と実質的に同様となる。

＜サンプル／ホールド動作（S/H）：ホールド期間（hold）＞
図３１、図３２に示す時刻ｔ６０２～時刻ｔ６０３がサンプル／ホールド動作に係るホールド期間である。図３４に示すように、スイッチＳＳ１１，ＳＳ２１，ＳＳ３１，ＳＦ１２がオフして、スイッチＳＦ１１，ＳＦ２１，ＳＦ３１がオンする。これにより、入力信号Ｖｉｎに対応する電荷が第１帰還容量Ｃｆ１、第２帰還容量Ｃｆ２および第３帰還容量Ｃｆ３に保持される。

なお、サンプル／ホールド動作においては、図３２に示すようにＳＱＤ１がオンであり、コンパレータ２１，２２の閾値はそれぞれＶｔｄ１＋，Ｖｔｄ１－である。

＜第１減算動作（1st Subtraction）：サンプル期間（s）＞
図３１、図３２に示す時刻ｔ６０３～時刻ｔ６０７に、第１減算動作が実行される。

本実施形態における第１減算動作では、直前の期間のＶｏｕｔとコンパレータ２１，２２の閾値との関係に基づいて量子化結果を決定する。すなわち、時刻ｔ６０３～時刻ｔ６０４における最初の第１減算動作に係るサンプル期間では、時刻ｔ６０２～ｔ６０３のＶｏｕｔと閾値の関係から量子化結果をＱｏｕｔ＝１とする。同様に、時刻ｔ６０５～時刻ｔ６０６における２回目の第１減算動作に係るサンプル期間では、時刻ｔ６０４～時刻ｔ６０５のＶｏｕｔと閾値の関係から量子化結果Ｑｏｕｔ＝１を得る。以降の第１減算動作に係るサンプル期間およびホールド期間においても同様である。時刻ｔ６０３～時刻ｔ６０４においてＱｏｕｔ＝１であることから、図３５に示すようにスイッチＳＤ１Ｂがオンする。また、スイッチＳＤ１３がオフでありスイッチＳＤ１２がオンであることから、第１ＤＡＣ容量Ｃｄ１にはＤＡＣ３０のＤＡＣ電圧に対応する電荷が蓄積される。

なお、第１減算動作に係るサンプル期間においては、図３２に示すようにＳＱＤ２がオンであり、コンパレータ２１，２２の閾値はそれぞれＶｔｄ２＋，Ｖｔｄ２－である。

＜第１減算動作（1st Subtraction）：ホールド期間（h）＞
本実施形態における第１減算動作に係るホールド期間においても、直前の期間すなわち第１減算動作に係るサンプル期間のＶｏｕｔと閾値との関係に基づいて量子化結果を決定する。例えば、時刻ｔ６０４～時刻ｔ６０５における第１減算動作に係る最初のサンプル期間では、時刻ｔ６０３～ｔ６０４のＶｏｕｔと閾値の関係から量子化結果をＱｏｕｔ＝１と決定する。以降の第１減算動作に係るホールド期間においても同様である。

時刻ｔ６０４～時刻ｔ６０５においてＱｏｕｔ＝１であることから、図３６に示すように、スイッチＳＤ１ＢをオフするとともにスイッチＳＤ１Ｔをオンする。さらに、スイッチＳＤ１２をオフするとともにスイッチＳＤ１３をオンすることにより、時刻ｔ６０３～時刻ｔ６０４の第１減算動作に係るサンプル期間におけるＤＡＣ３０のＤＡＣ電圧から、時刻ｔ６０４～時刻ｔ６０５の第１減算動作に係るホールド期間におけるＤＡＣ３０のＤＡＣ電圧を減算した結果であるＶｒｅｆｍ－Ｖｒｅｆｐに対応する電荷が帰還容量Ｃｆ１～Ｃｆ３に転送される。本実施形態の第１減算動作においては、ＤＡＣ３０において時刻ｔ６０３～時刻ｔ６０５のサンプル期間とホールド期間とでそれぞれＤＡＣ電圧を選択することから、ＤＡＣ３０は５レベルのＤ／Ａ変換器として機能し、ホールド期間もしくはサンプル期間でのみＤＡＣ電圧を選択する３レベルのＤ／Ａ変換器を用いる形態と較べて分解能を高めることが可能である。

なお、第１減算動作に係るホールド期間においてはＳＱＤ１がオンであり、コンパレータ２１，２２の閾値はそれぞれＶｔｄ１＋／Ｖｔｄ１－である。

本実施形態における減算動作では、サンプル期間およびホールド期間のそれぞれにおいて量子化を実行することから減算動作の１サイクルあたりに得られるＡ／Ｄ変換の階調数を第１～第５実施形態と較べて実質的に２倍にできる。そのため、同じ階調数を得るために必要な減算動作のサイクル数を１／２にするか、もしくは、同じサイクル数で得られるＡ／Ｄ変換の階調数を２倍にすることができる。また、減算動作においては減算を実行する度に減算の実行に伴い発生するノイズの影響が積分器１０に蓄積されることから、減算動作のサイクル数を低減することにより、Ａ／Ｄ変換結果にノイズが与える影響を低減できる。

加えて、第１～第５実施形態においては、減算動作に係るサンプル期間におけるＤＡＣ電圧は量子化結果によらず常にＶｍであることから、減算動作に係るサンプル期間におけるＤＡＣ電圧とホールド期間におけるＤＡＣ電圧の差は最大でＶｒｅｆｐ－Ｖｍ（＝Ｖｍ－Ｖｒｅｆｍ）となる。本実施形態では第１減算動作に係るサンプル期間とホールド期間のＤＡＣ電圧の差が最大でＶｒｅｆｐ－Ｖｒｅｆｍであり、第１～第５実施形態と較べて減算動作に係るサンプル期間とホールド期間のＤＡＣ電圧の差の最大値を２倍に大きくすることができる。すなわち、第１～第５実施形態と較べて半分の容量値のＤＡＣ容量Ｃｄ１を用いて減算できる電荷の最大値を同等にできる。ＤＡＣ容量Ｃｄ１の容量値を小さくすることにより、減算動作において発生するノイズの影響を低減できることから、Ａ／Ｄ変換結果にノイズが与える影響を低減できる。

＜第１増幅動作（1st Amp.）＞
第１減算動作を実行した後に、図３１、図３２に示す時刻ｔ６０７～時刻ｔ６０８において、第１減算動作によるＡ／Ｄ変換の残差を増幅する第１増幅動作が実行される。第１増幅動作では、図３７に示すように、スイッチＳＤ１３がオフすることにより積分器１０とＤＡＣ３０が電気的に切断される。また、スイッチＳＤ１２およびＳＤ１ＭがオンすることによりＤＡＣ容量Ｃｄがリセットされる。

積分器１０においては、スイッチＳＦ１１がオフするとともにスイッチＳＦ１４がオンする。これにより、第１帰還容量Ｃｆ１に蓄積された電荷が、第２帰還容量Ｃｆ２および第３帰還容量Ｃｆ３に転送され、オペアンプ１１の出力電圧Ｖｏｕｔが増幅される。

また、量子化器２０では、スイッチＳＱＤ３がオンすることにより、コンパレータ２１，２２の閾値がそれぞれＶｔｄ３＋／Ｖｔｄ３－となる。

＜第２減算動作（2nd subtraction）：サンプル期間（s’）＞
第１増幅動作の後の時刻ｔ６０８～時刻ｔ６０９が、第２減算動作に係るサンプル期間である。第１増幅動作が終了した時点で、第１帰還容量Ｃｆ１からの電荷の転送が完了しているため、図３８に示すようにスイッチＳＦ１３をオフして、オペアンプ１１の反転入力端子と第１帰還容量Ｃｆ１を電気的に切断する。さらに、スイッチＳＦ１２をオンして第１帰還容量Ｃｆ１の両端をＡＧＮＤに接続することにより、第１帰還容量Ｃｆ１をリセットする。第２減算動作は、第１帰還容量Ｃｆ１がオペアンプ１１から切り離されていることと、コンパレータ２１，２２の閾値が異なることを除いて、第１減算動作と同様の動作となる。

第２減算動作においても第１減算動作と同様に直前の期間のオペアンプ１１の出力電圧Ｖｏｕｔとコンパレータ２１，２２の閾値の関係から量子化結果Ｑｏｕｔを決定する。時刻ｔ６０７～時刻ｔ６０８の第１増幅動作において、Ｖｔｄ３－＜Ｖｏｕｔ＜Ｖｔｄ３＋であることから量子化結果はＱｏｕｔ＝０となり、図３８に示すようにＤＡＣ３０においてＳＤ１Ｍがオンする。また、スイッチＳＤ１２がオン、スイッチＳＤ１３がオフすることにより、第１ＤＡＣ容量Ｃｄ１にはＤＡＣ３０のＤＡＣ電圧に対応する電荷が蓄積される。なお、図３８の例におけるＤＡＣ３０の状態は実質的に図３７に示す第１増幅動作のＤＡＣ３０の状態から変化していないが、これは第１増幅動作における量子化結果がＱｏｕｔ＝０であるためであり、仮にＱｏｕｔ＝１であればスイッチＳＤ１Ｂがオンし、Ｑｏｕｔ＝－１であればスイッチＳＤ１Ｔがオンする。また、第２減算動作におけるＤＡＣ３０の動作は、第１減算動作におけるＤＡＣ３０の動作と同様である。

＜第２減算動作（Subtraction）：ホールド期間（h’）＞
図３１および図３２に示す時刻ｔ６０９～時刻ｔ６１０が、第２減算動作に係るホールド期間である。第２減算動作に係るホールド期間においては、図３９に示すように、スイッチＳＤ１２がオフするとともにスイッチＳＤ１３がオンすることにより、帰還容量Ｃｆ２およびＣｆ３に蓄積された電荷からＤＡＣ３０を用いる減算が実行される。

また、第２減算動作においては、スイッチＳＱＤ４がオフするとともに、スイッチＳＱＣがオンすることにより、コンパレータ２１，２２の閾値がそれぞれＶｔｄ４＋／Ｖｔｄ４－からＶｔｃ＋／Ｖｔｃ－に変更される。以降、後述する第２増幅動作および巡回動作の間はスイッチＳＱＣがオンの状態で維持され、閾値としてＶｔｃ＋／Ｖｔｃ－が選択された状態で維持される。

＜第２増幅動作（2nd Amp.）＞
時刻ｔ６１０～時刻ｔ６１１において、第１減算動作および第２減算動作によるＡ／Ｄ変換の残差を増幅する第２増幅動作を実行する。図４０に示すように、積分器１０ではスイッチＳＦ３１がオフするとともにスイッチＳＦ３４がオンする。これにより、第２帰還容量Ｃｆ２に蓄積された電荷が第３帰還容量Ｃｆ３に転送されて、出力電圧Ｖｏｕｔが増幅される。また、スイッチＳＤ１３がオフすることにより、ＤＡＣ３０が積分器１０から電気的に切断される。

＜巡回動作（Cyclic）＞
時刻ｔ６１１以降の巡回動作は、第３実施形態における巡回動作と同様であり、動作の詳細な説明は省略する。

以上が本実施形態に係るＡ／Ｄ変換器１５０の具体的な動作である。これによれば、第１減算動作および第２減算動作において、ＤＡＣ３０が５レベルのＤ／Ａ変換器として動作することから、第１減算動作および第２減算動作によるＡ／Ｄ変換において１サイクルあたりに得られる階調数を、第１および第３～第５実施形態における減算動作ならびに第２実施形態における第１減算動作および第２減算動作と較べて実質的に２倍にすることができる。そのため、減算動作によるＡ／Ｄ変換に必要なサイクル数を１／２に低減するか、もしくは、同じサイクル数であれば減算動作によるＡ／Ｄ変換の分解能を２倍に高めることができる。

また、本実施形態の第１減算動作および第２減算動作においては、オペアンプ１１のフィードバックファクタが巡回動作と較べて大きいことから、第１減算動作および第２減算動作のサンプル期間およびホールド期間の周期を、巡回動作に係るサンプル期間およびホールド期間の周期の１／２に短縮している。これにより、第１減算動作および第２減算動作を実行するために必要な時間を１／２に短縮できることから、Ａ／Ｄ変換器１５０によるＡ／Ｄ変換に必要な時間を短縮できる。

さらに、本実施形態のＡ／Ｄ変換器１５０は、第２実施形態と同様に第１増幅動作の後に第２減算動作、すなわち最後の減算動作を実行することから、増幅動作を１回のみ実行する実施形態に較べて、コンパレータ２１，２２のオフセットの影響を低減することができる。また、増幅動作を複数回に分けて実行する形態では、増幅動作を１回の動作で実行する形態に較べて、オペアンプ１１の増幅に係る要求性能を緩和することができる。

さらに、本実施形態のＡ／Ｄ変換器１５０は、第３実施形態と同様に巡回動作において２個のＤＡＣを交互に切り替えて用いることから、巡回動作に単一のＤＡＣを用いる他の実施形態と較べて、２倍の速度で巡回動作によるＡ／Ｄ変換を実行することができる。

なお、本実施形態ではＳＱＤ１をオンして量子化を実行した結果にもとづきサンプル期間にＤＡＣ３０を制御し、ＳＱＤ２をオンして量子化を実行した結果にもとづきホールド期間にＤＡＣ３０を制御する構成について説明したが、ＳＱＤ１がオンする期間とＳＱＤ２がオンする期間を逆転してＤＡＣ３０を制御し、５レベルのＤ／Ａ変換を実現してもよい。また同様に、ＳＱＤ３とＳＱＤ４がオンする期間を逆転してもよい。また、量子化器２０を４個のコンパレータで構成することにより、１回の量子化の結果にもとづき、サンプル期間とホールド期間にＤＡＣ３０を制御して、５レベルのＤ／Ａ変換を実現してもよい。

（その他の実施形態）
この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。例えば、開示は、実施形態において示された部品および／または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および／または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および／または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味及び範囲内での全ての変更を含むものと解されるべきである。

上記した各実施形態では、第１帰還容量Ｃｆ１および第２帰還容量Ｃｆ２の両方、あるいは第３帰還容量Ｃｆ３も含むすべての帰還容量を用いて入力信号Ｖｉｎをサンプリングする構成について記載したが、複数の帰還容量のうちの一部のみを用いてサンプリングするように構成することも可能である。例えば、２個の帰還容量を有する構成において、１個の帰還容量のみを用いてサンプリングする構成について、以下に説明する。

図４４に示すＡ／Ｄ変換器１６０は、第１実施形態におけるＡ／Ｄ変換器１００と較べて、Ａ／Ｄ変換器１００が有する第２フィードバックスイッチＳＦ２１と第２帰還容量Ｃｆ２との中間点に入力信号Ｖｉｎを入力するためのスイッチＳＳ２１を有さない。加えて、Ａ／Ｄ変換器１６０は、第１実施形態のＡ／Ｄ変換器１００が有さないスイッチＳＦ２２，ＳＦ２３，ＳＦ２４を有する。スイッチＳＦ２２，ＳＦ２３，ＳＦ２４は帰還容量Ｃｆ２に接続されており、スイッチＳＦ２３がオン、スイッチＳＦ２２，ＳＦ２４がオフの状態の場合に、Ａ／Ｄ変換器１６０は、第１実施形態のＡ／Ｄ変換器１００においてサンプリング用のスイッチＳＳ２１をオフした状態と実質的に同様の回路構成となる。

以下、図４５のタイミングチャートおよび図４６～図４９の結線図を参照して、Ａ／Ｄ変換器１６０の動作について説明する。

図４５に示すように、Ａ／Ｄ変換器１６０は、入力信号ＶｉｎのＡ／Ｄ変換に係り、サンプル／ホールド動作（図４５ではS/Hと記載）と、減算動作（図４５ではSubtractionと記載）と、増幅動作（図４５ではAmp.と記載）と、巡回動作（図４５ではCyclicと記載）とを実行する。

以下、各動作をそれぞれ説明する。

＜サンプル／ホールド動作（S/H）：サンプル期間（sample）＞
図４５に示す時刻ｔ７００～時刻ｔ７０１において、図４６に示すようにスイッチＳＳ１１がオンすることにより、入力信号Ｖｉｎに対応する電荷が第１帰還容量Ｃｆ１に蓄積される。すなわち、本実施形態におけるサンプル／ホールド動作に係るサンプル期間においては、第１帰還容量Ｃｆ１のみに入力信号Ｖｉｎがサンプリングされる。

なお、スイッチＳＦ２１およびＳＦ２３がオフするとともに、スイッチＳＦ２２およびＳＦ２４がオンすることにより、第２帰還容量Ｃｆ２はオペアンプ１１から電気的に切断されるとともにリセットされた状態になる。以降、後述するサンプル／ホールド動作に係るホールド期間および減算動作においても第２帰還容量Ｃｆ２は同様の状態を維持する。また、スイッチＳＤ１，ＳＤ３，ＳＤＴ，ＳＤＢがオフするとともに、スイッチＳＤＭおよびスイッチＳＤ２がオンすることにより、ＤＡＣ容量Ｃｄはリセットされた状態になる。

＜サンプル／ホールド動作（S/H）：ホールド期間（hold）＞
図４７に示すように、スイッチＳＦ１２およびスイッチＳＳ１１がオフするとともに、スイッチＳＦ１１がオンすることにより、入力信号Ｖｉｎに対応する出力電圧Ｖｏｕｔが出力され、その状態が保持される。

＜減算動作（Subtraction）＞
減算動作は他の実施形態と同様にサンプル期間とホールド期間を有する。減算動作に係るサンプル期間のスイッチの接続の状態は、図４７に示すサンプル／ホールド動作に係るホールド期間と同様となる。図４８に減算動作に係るホールド期間のスイッチの接続の状態を示す。第１実施形態と同様に、減算動作においてはＤＡＣ３０を用いて量子化結果Ｑｏｕｔに基づく減算が繰り返し実行される。

＜増幅動作（Amp.）＞
図４９に示す時刻ｔ７１０～７１２において、増幅動作が実行される。スイッチＳＦ２２およびＳＦ２４がオフするとともに、スイッチＳＦ２１およびスイッチＳＦ２３がオンすることにより、第１帰還容量Ｃｆ１に蓄積された電荷が第２帰還容量Ｃｆ２に転送されて出力電圧Ｖｏｕｔが増幅される。なお、時刻ｔ７１０において、コンパレータ２１，２２の閾値がそれぞれＶｔｃ＋、Ｖｔｃ－に変更される。

＜巡回動作（Cyclic）＞
時刻ｔ７１２～７１９において、巡回動作によるＡ／Ｄ変換が実行される。巡回動作においては、増幅動作と同様にスイッチＳＦ２２およびＳＦ２４がオフするとともに、スイッチＳＦ２１およびスイッチＳＦ２３がオンした状態で維持され、その回路構成は第１実施形態の巡回動作と実質的に同様となる。

このように、入力信号Ｖｉｎのサンプリングを複数の帰還容量を用いて実行することは必須な要件ではなく、複数の帰還容量を有する構成においても単一の帰還容量のみを用いて入力信号Ｖｉｎのサンプリングを実行することもできる。また、複数の帰還容量を用いてサンプリングを実行する構成においても、サンプリングに使用しない帰還容量を有してもよい。

また、上記した各実施形態の増幅動作において、減算動作および巡回動作に係るサンプル期間およびホールド期間と較べて長い動作時間を確保することにより、オペアンプやスイッチに対する要求性能を緩和してもよい。また、同様にサンプル／ホールド動作に係るサンプル期間およびホールド期間を、減算動作および巡回動作に係るサンプル期間およびホールド期間と較べて長い動作時間を確保することにより、オペアンプやスイッチに対する要求性能を緩和してもよい。

また、上記した各実施形態においては、説明を簡潔にするためシングルエンドの回路構成を例にして説明したが、差動の回路構成を用いてＡ／Ｄ変換器１００～１６０を構成しても良い。

また、上記した各実施形態においては、１．５ビットの量子化器を用いる構成を例にして説明したが、１ビットの量子化器や２ビット以上の量子化器を採用することができる。また、Ｄ／Ａ変換器の構成も量子化器の構成に応じて適宜変更すればよい。

また、上記した各実施形態において示した量子化結果ＱｏｕｔおよびＡ／Ｄ変換結果Ｄｏｕｔは説明に用いるための一例であり、入力信号Ｖｉｎの大きさに応じて異なる値となる。

１０…積分器，１１…オペアンプ，２０…量子化器，２１，２２…コンパレータ，３０…Ｄ／Ａ変換器（ＤＡＣ），４０…ロジック回路

Claims (8)

1. オペアンプ（１１）と、該オペアンプの第１入力端子と出力端子との間において互いに並列に挿入された第１帰還容量（Ｃｆ１）および第２帰還容量（Ｃｆ２）と、を有する積分器（１０）と、
   前記オペアンプにおける出力端子から出力される出力信号（Ｖｏｕｔ）を量子化した量子化結果（Ｑｏｕｔ）を出力する量子化器（２０）と、
   前記オペアンプにおける前記第１入力端子に接続されるＤＡＣ容量（Ｃｄ，Ｃｄ１，Ｃｄ２）を有するＤＡＣ（３０，３１）と、を備え、
   前記積分器は、前記第１帰還容量と前記オペアンプにおける出力端子との間に介在する第１フィードバックスイッチ（ＳＦ１１）と、前記第２帰還容量と前記オペアンプの出力端子との間に介在する第２フィードバックスイッチ（ＳＦ２１）と、を有し、
   入力信号（Ｖｉｎ）は、前記第１帰還容量と前記第１フィードバックスイッチとの間、および、前記第２帰還容量と前記第２フィードバックスイッチとの間の少なくとも一方に入力され、
   前記ＤＡＣ容量は、前記オペアンプにおける第１入力端子と接続された側の端子と反対側の端子が前記オペアンプの出力端子に接続され、
   前記ＤＡＣが前記第１帰還容量および前記第２帰還容量に蓄積された電荷から前記量子化結果に基づいて電荷を繰り返し減算することにより、前記入力信号をＡ／Ｄ変換するとともに、該Ａ／Ｄ変換の残差を前記オペアンプの出力信号として出力する減算動作を実行するとともに、
   前記減算動作の後に、前記第１帰還容量に蓄積された電荷を前記第２帰還容量に転送することにより、前記減算動作におけるＡ／Ｄ変換の残差を増幅する増幅動作を実行し、
   前記増幅動作により増幅された前記減算動作におけるＡ／Ｄ変換の残差に対して前記量子化結果に基づいた減算および増幅を順次繰り返すことにより、前記減算動作におけるＡ／Ｄ変換の残差をＡ／Ｄ変換する巡回動作を実行し、
   前記量子化器は、前記減算動作におけるＡ／Ｄ変換の結果を得る場合、及び前記巡回動作におけるＡ／Ｄ変換の結果を得る場合に共用され、それぞれの場合において、前記オペアンプの出力信号を量子化した量子化結果を出力するものであり、
   前記減算動作におけるＡ／Ｄ変換の結果に前記巡回動作におけるＡ／Ｄ変換の結果を加えることにより、前記入力信号のＡ／Ｄ変換を実行するＡ／Ｄ変換器。
2. 前記第１帰還容量および前記第２帰還容量に加えて第３帰還容量（Ｃｆ３）を備え、前記第１帰還容量および前記第３帰還容量に蓄積された電荷を順次前記第２帰還容量に転送することにより、増幅動作を複数回実行する請求項１に記載のＡ／Ｄ変換器。
3. 前記ＤＡＣは、前記オペアンプの第１入力端子に対して並列に接続された第１ＤＡＣ（３０）と第２ＤＡＣ（３１）とを有し、前記第１ＤＡＣと前記第２ＤＡＣとを交互に用いることにより前記巡回動作を実行する請求項１または請求項２に記載のＡ／Ｄ変換器。
4. 前記減算動作の後、前記巡回動作に移行する前に、第２帰還容量に蓄積された電荷を前記ＤＡＣ容量に転送する誤差キャンセル動作を実行する請求項１～３のいずれか１項に記載のＡ／Ｄ変換器。
5. 前記増幅動作が動作する周期は、前記減算動作および前記巡回動作が動作する周期に比べて長い請求項１～４のいずれか１項に記載のＡ／Ｄ変換器。
6. 前記減算動作が動作する周期は、前記巡回動作が動作する周期に比べて短い請求項１～５のいずれか１項に記載のＡ／Ｄ変換器。
7. 前記減算動作においては前記ＤＡＣを５レベルのＤ／Ａ変換器として用いる請求項１～６のいずれか１項に記載のＡ／Ｄ変換器。
8. 前記巡回動作において前記ＤＡＣを３レベルのＤ／Ａ変換器として用いる請求項１～７のいずれか１項に記載のＡ／Ｄ変換器。

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