JP7176369B2 - Ａ／ｄ変換器 - Google Patents

Description

本発明は、入力信号としてのアナログ信号をデジタル値に変換するＡ／Ｄ変換器に関する。

従来、Ａ／Ｄ変換器として、様々な構成が考えられている。例えば、特許文献１には、積分容量により入力信号をサンプリングし、コンパレータの出力に応じて積分容量から順次電荷を減算してＡ／Ｄ変換結果を生成する構成のＡ／Ｄ変換器が開示されている。また、特許文献２には、アナログ量子化器によるフィードバック量の大きさを可変にした増分Δ型、つまりインクリメンタルΔ型のＡ／Ｄ変換器が開示されている。

特開２０１７－５０７７６号公報 米国特許第６９９９０１４号明細書

特許文献１記載の構成には、アンプの動作範囲以上の入力電圧を受けることができない点、入力電圧以下に電源電圧を下げることができず、低電圧化による高速化ができない点などのデメリットがある。また、特許文献２記載の構成には、差動構成で用いる場合には入力信号のコモンと変換器のコモンとが一致しないとアンプの入力コモンが変動するため、受けられる信号が制限されるというデメリットがある。このように、従来のＡ／Ｄ変換器では、高速化および広入力範囲の双方を実現するようなものはなく、Ａ／Ｄ変換器としての性能を向上させるという観点において改善の余地があった。

本発明は上記事情に鑑みてなされたものであり、その目的は、高速化および入力範囲の拡大の双方を実現することができるＡ／Ｄ変換器を提供することにある。

請求項１に記載のＡ／Ｄ変換器は、入力信号としてのアナログ信号をデジタル値に変換するものであり、アナログ信号をサンプリングするためのサンプリング容量（Ｃｓ、Ｃｓｐ、Ｃｓｍ）と、積分器（３、２３）と、量子化器（４、２４）と、電荷減算部（６、２６）と、サブＡ／Ｄ変換器（７、２７、５１、６１、７１、８１）と、を備える。積分器は、ＯＰアンプ（９、２９）と、ＯＰアンプの第１入力端子と出力端子との間に挿入された積分容量（Ｃｆ１、Ｃｆ２、Ｃｆ１ｐ、Ｃｆ１ｍ、Ｃｆ２ｐ、Ｃｆ２ｍ）と、を有する。量子化器は、ＯＰアンプの出力信号を量子化した量子化結果を出力する。電荷減算部は、量子化結果に基づいて積分容量に蓄積された電荷の減算を行うためのＤＡＣ電圧を決定するＤ／Ａ変換器（１０、１０ｐ、１０ｍ）と、ＤＡＣ電圧に応じた電荷を蓄積することができるＤＡＣ容量（Ｃｄ、Ｃｄｐ、Ｃｄｍ）と、を有する。サブＡ／Ｄ変換器は、ＯＰアンプの出力端子に量子化器と並列接続されたものであり、その入力段にサンプルアンドホールド構造を有する。

上記構成のＡ／Ｄ変換器では、次のような動作が行われる。すなわち、サンプリング容量の第１端子がアナログ信号の入力ノード（Ｎｉ、Ｎｉｐ、Ｎｉｍ）に接続されるとともに、サンプリング容量の第２端子が当該Ａ／Ｄ変換器におけるアナロググランドに接続されることによりアナログ信号がサンプリングされる。サンプリング容量の第１端子がアナロググランドに接続されるとともに、サンプリング容量の第２端子がＯＰアンプの第１入力端子に接続されることによりサンプリング容量から積分容量へと電荷が転送される電荷転送動作が行われる。ＯＰアンプの出力が量子化器に入力されることにより量子化が行われる。

電荷減算部が量子化結果に基づいて積分容量に蓄積された電荷を減算する減算動作を所定回数だけ繰り返すことによりデジタル値の上位ビットが生成される。上位ビットの生成後において積分容量に残存した電荷に対応する電圧を増幅し、サブＡ／Ｄ変換器に入力することによりデジタル値の下位ビットが生成される。上位ビットと下位ビットとを加算したものがデジタル値として出力される。また、上記構成では、上位ビットの生成後において、サブＡ／Ｄ変換器におけるＡ／Ｄ変換と並行して、積分容量の電荷の初期化、次のＡ／Ｄ変換に係る電荷転送動作および上位ビットの生成が行われる。

この場合、サンプリング容量は、積分容量と共用されておらず、独立して設けられている。そのため、上記構成によれば、サンプリング容量と積分容量との比によって入力信号の増幅および減衰が可能となり、広入力範囲を実現することができる。そして、上記構成では、上述したような動作、つまりパイプライン動作が行われることにより、動作速度が向上する。したがって、上記構成によれば、高速化および入力範囲の拡大の双方を実現することができるという優れた効果が得られる。

第１実施形態に係るＡ／Ｄ変換器の構成を模式的に示す図 第１実施形態に係る各部の動作状態を模式的に示すタイミングチャート 第２実施形態に係るＡ／Ｄ変換器の構成を模式的に示す図 第３実施形態に係るＡ／Ｄ変換器の構成を模式的に示す図 第４実施形態に係るＡ／Ｄ変換器の構成を模式的に示す図 第５実施形態に係るサブＡ／Ｄ変換器の第１構成例を模式的に示す図 第１構成例のサブＡ／Ｄ変換器における各部の動作状態を模式的に示すタイミングチャート 第５実施形態に係るサブＡ／Ｄ変換器の第２構成例を模式的に示す図 第２構成例のサブＡ／Ｄ変換器における各部の動作状態を模式的に示すタイミングチャート 第５実施形態に係る第３構成例のサブＡ／Ｄ変換器を適用したＡ／Ｄ変換器の構成を模式的に示す図 第３構成例のサブＡ／Ｄ変換器を適用したＡ／Ｄ変換器における各部の動作状態を模式的に示すタイミングチャート 第５実施形態に係るサブＡ／Ｄ変換器の第４構成例を模式的に示す図

以下、複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、第１実施形態について図１および図２を参照して説明する。

図１に示すＡ／Ｄ変換器１は、アナログ信号である入力信号Ｖｉｎをデジタル値である出力信号ＤＯＵＴに変換するものである。Ａ／Ｄ変換器１は、サンプラ２、積分器３、量子化器４、ロジック回路５、電荷減算部６、サブＡ／Ｄ変換器７、加算器８などを備えている。なお、以下、Ａ／Ｄ変換器のことをＡＤＣと省略することとする。

サンプラ２は、入力信号Ｖｉｎをサンプリングするためのサンプリング容量Ｃｓ、スイッチＳＳ１、ＳＳ２、ＳＳ３、ＳＳ４などを備えている。スイッチＳＳ１～ＳＳ４のオンオフは、図示しないスイッチ制御回路により制御される。なお、後述する各スイッチのオンオフについても、上記スイッチ制御回路により制御される。サンプリング容量Ｃｓの第１端子は、スイッチＳＳ１を介して入力信号Ｖｉｎが与えられる入力ノードＮｉに接続されるとともに、スイッチＳＳ４を介してＡＤＣ１におけるアナロググランドに接続されている。

上記したアナロググランドは、ＡＤＣ１における基準電位であり、必ずしも０Ｖとは限らない。以下、アナロググランドのことをＡＧＮＤと称することとする。サンプリング容量Ｃｓの第２端子は、スイッチＳＳ２を介してＡＧＮＤに接続されるとともに、スイッチＳＳ３を介して積分器３のノードＮ１に接続されている。

上記構成のサンプラ２では、スイッチＳＳ１、ＳＳ２がオンされるとともにスイッチＳＳ３、ＳＳ４がオフされることにより、サンプリング容量Ｃｓの第１端子が入力ノードＮｉに接続されるとともにサンプリング容量Ｃｓの第２端子がＡＧＮＤに接続される。これにより、サンプラ２において、入力信号Ｖｉｎがサンプリングされるサンプリング動作が行われる。

また、スイッチＳＳ１、ＳＳ２がオフされるとともにスイッチＳＳ３、ＳＳ４がオンされることにより、サンプリング容量Ｃｓの第１端子がＡＧＮＤに接続されるとともにサンプリング容量Ｃｓの第２端子が積分器３のノードＮ１に接続される。これにより、サンプラ２において、サンプリング容量Ｃｓから積分器３の積分容量Ｃｆ１、Ｃｆ２へと電荷が転送される電荷転送動作が行われる。

積分器３は、ＯＰアンプ９、積分容量Ｃｆ１、Ｃｆ２、スイッチＳＦ１１、ＳＦ１２、ＳＦ１３、ＳＦ１４、ＳＦ２１、ＳＦ２２、ＳＦ２４などを備えている。ＯＰアンプ９の第１入力端子に相当する反転入力端子は、ノードＮ１に接続されている。つまり、サンプリング容量Ｃｓの第２端子は、スイッチＳＳ３を介してＯＰアンプ９の反転入力端子に接続されている。ＯＰアンプ９の非反転入力端子は、ＡＧＮＤに接続されている。

積分容量Ｃｆ１の第１端子は、スイッチＳＦ１３を介してノードＮ１に接続されるとともに、スイッチＳＦ１２を介してＡＧＮＤに接続されている。積分容量Ｃｆ１の第２端子は、スイッチＳＦ１１を介してノードＮ２に接続されるとともに、スイッチＳＦ１４を介してＡＧＮＤに接続されている。ノードＮ２は、ＯＰアンプ９の出力端子に接続されている。

積分容量Ｃｆ２の第１端子は、ノードＮ１に接続されるとともに、スイッチＳＦ２２を介してＡＧＮＤに接続されている。積分容量Ｃｆ２の第２端子は、スイッチＳＦ２１を介してノードＮ２に接続されるとともに、スイッチＳＦ２４を介してＡＧＮＤに接続されている。このように、積分容量Ｃｆ１、Ｃｆ２は、いずれもＯＰアンプ９の反転入力端子と出力端子との間に挿入されている。

量子化器４には、積分器３の出力、つまりＯＰアンプ９の出力信号ＡＯＵＴが入力されている。量子化器４は、アナログ値である出力信号ＡＯＵＴを量子化し、その量子化した結果である量子化結果を出力する。ロジック回路５には、量子化器４の出力が入力されている。ロジック回路５は、量子化器４による量子化結果を電荷減算部６に出力する。また、ロジック回路５は、量子化器４による量子化結果に基づいて、出力信号ＤＯＵＴの上位ビットに対応するデジタル値を生成して出力する。

電荷減算部６は、Ｄ／Ａ変換器１０、ＤＡＣ容量Ｃｄ、スイッチＳＤ２、ＳＤ３などを備えている。Ｄ／Ａ変換器１０は、ロジック回路５から与えられる量子化結果に基づいて積分容量Ｃｆ１、Ｃｆ２から減算する電荷の量を決定する。すなわち、Ｄ／Ａ変換器１０は、積分容量Ｃｆ１、Ｃｆ２に蓄積された電荷の減算を行うためのＤＡＣ電圧を決定する。なお、以下、Ｄ／Ａ変換器のことをＤＡＣと省略することとする。ＤＡＣ１０は、参照電圧として、例えばＡＧＮＤに設定されたＶｍと、ＡＧＮＤよりも高い電位に設定されたハイレベルＶｒｅｆｐと、ＡＧＮＤよりも低い電位に設定されたロウレベルＶｒｅｆｍとを有する２レベルＤＡＣである。ＶｒｅｆｐとＶｒｅｆｍは、ＡＧＮＤが０Ｖの場合には、互いに絶対値が同一で正負が逆の関係となるように設定される。

ＤＡＣ容量Ｃｄの第１端子は、ＤＡＣ１０の出力端子に接続される。ＤＡＣ容量Ｃｄの第２端子は、スイッチＳＤ２を介してＡＧＮＤに接続されるとともに、スイッチＳＤ３を介して積分器３のノードＮ１に接続されている。このような構成において、スイッチＳＤ３がオフされるとともにスイッチＳＤ２がオンされることにより、ＤＡＣ容量ＣｄにＤＡＣ電圧に応じた電荷が蓄積されるサンプリング動作が行われる。つまり、ＤＡＣ容量Ｃｄは、ＤＡＣ１０から出力されるＤＡＣ電圧に応じた電荷を蓄積することができる。

また、ＤＡＣ容量Ｃｄに電荷が蓄積された状態で、ＤＡＣ１０は量子化結果に対応したＤＡＣ電圧を出力し、スイッチＳＤ２がオフされるとともにスイッチＳＤ３がオンされることにより、サンプル期間におけるＤＡＣ電圧とホールド期間におけるＤＡＣ電圧との電位差に対応する電荷が積分器３の積分容量Ｃｆ１、Ｃｆ２に転送される電荷転送動作が行われる。すなわち、電荷減算部６において、このような電荷転送動作が行われることにより、積分容量Ｃｆ１、Ｃｆ２に蓄積された電荷から量子化結果に基づく電荷の減算が行われる。なお、上記した「サンプル期間」は、電荷減算部６におけるサンプリング動作が行われる期間を意味し、また、上記した「ホールド期間」は、電荷減算部６におけるホールド動作が行われる期間を意味している。

サブＡＤＣ７の入力端子は、積分器３のノードＮ２に接続されている。つまり、サブＡＤＣ７は、積分器３のＯＰアンプ９の出力端子に、量子化器４と並列接続されている。サブＡＤＣ７は、出力信号ＤＯＵＴの下位ビットに対応するデジタル値を生成して出力する。サブＡＤＣ７から出力されるデジタル値は、ロジック回路５から出力されるデジタル値とともに、加算器８に入力されている。加算器８は、それらデジタル値を加算することにより生成される出力信号ＤＯＵＴを生成する。出力信号ＤＯＵＴは、ノードＮｏを介して出力される。サブＡＤＣ７としては、その入力段にサンプルアンドホールド構造を有する一般的なＡＤＣを採用することができる。

このように、本実施形態のＡＤＣ１は、特許文献１（特開２０１７－５０７７６号公報）に開示されたＡＤＣに対し、サンプリングの構成が変更されたものとなっている。したがって、サンプリングに関する動作以外の動作については、特許文献１に開示されたＡＤＣに類似する動作となることから、ここでは、その具体的な説明は省略し、必要に応じて特許文献１の記載を参照するものとする。

次に、上記構成による動作について図２のタイミングチャートも参照して説明する。なお、ここで説明する動作は、あくまでも一例であり、各フェーズにおけるサイクル数、上位ビットおよび下位ビットのビット数など、各種の具体的な数値は、任意に設定することができる。また、図２では、積分器３などを含む出力信号ＤＯＵＴの上位ビットを生成するための構成のことを「メインＡＤＣ」と称する。

なお、図２などのタイミングチャートにおいて、各スイッチの符号が付された箇所の信号は、対応するスイッチのオンオフ状態を示している。具体的には、信号がハイレベルである期間は対応するスイッチが「オン」となる期間を表し、信号がロウレベルである期間は対応するスイッチが「オフ」となる期間を表している。
この場合、サンプリング容量Ｃｓ、積分容量Ｃｆ１、Ｃｆ２およびＤＡＣ容量Ｃｄは、下記（１）式および（２）式の関係を満たすような容量値となっている。
Ｃｆ１＝２×Ｃｄ …（１）
Ｃｆ２＝６×Ｃｓ …（２）

また、この場合、量子化器４は、ＯＰアンプ９の出力信号ＡＯＵＴと４つの閾値電圧Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４のそれぞれとを入力する４つのコンパレータを有する構成となっている。上述した閾値電圧Ｖｔｈ１～Ｖｔｈ４は、基準電圧Ｖｒｅｆに基づいて生成される。基準電圧Ｖｒｅｆ、閾値電圧Ｖｔｈ１～Ｖｔｈ４は、それぞれ下記（３）式～（７）式により表される。

Ｖｒｅｆ＝Ｖｒｅｆｐ－Ｖｒｅｆｍ …（３）
Ｖｔｈ１＝（－３／１６）×Ｖｒｅｆ …（４）
Ｖｔｈ２＝（－１／１６）×Ｖｒｅｆ …（５）
Ｖｔｈ３＝（１／１６）×Ｖｒｅｆ …（６）
Ｖｔｈ４＝（３／１６）×Ｖｒｅｆ …（７）

したがって、この場合、ＤＡＣ１０による積分容量Ｃｆ１、Ｃｆ２の電荷の減算幅、つまりＯＰアンプ９の出力信号ＡＯＵＴの変化量は、「（＋１／４）×Ｖｒｅｆ」、「（－１／４）×Ｖｒｅｆ」、「（＋１／８）×Ｖｒｅｆ」、「（－１／８）×Ｖｒｅｆ」、「０」の５種類に設定することができるようになっている。

時刻Ｔ０～Ｔ１の期間、スイッチＳＳ１、ＳＳ２がオフされるともにスイッチＳＳ３、ＳＳ４がオンされるため、サンプラ２は電荷転送動作を行う。なお、図２などでは、電荷転送動作のことを「Ｈｏｌｄ」と表わしている。また、時刻Ｔ０～Ｔ１の期間、スイッチＳＤ３がオフされるとともにスイッチＳＤ２がオンされる。このとき、ＤＡＣ１０の出力端子は、その内部においてＶｍに接続される。したがって、時刻Ｔ０～Ｔ１の期間、電荷減算部６は、ＤＡＣ容量Ｃｄをリセットするリセット状態となる。なお、図２などでは、このリセット状態のことを「Ｗａｉｔ」と表わしている。

さらに、時刻Ｔ０～Ｔ１の期間、スイッチＳＦ１２、ＳＦ１４、ＳＦ２２、ＳＦ２４がオフされるとともにスイッチＳＦ１１、ＳＦ１３、ＳＦ２１がオンされる。これにより、積分器３において、ＯＰアンプ９の反転入力端子と出力端子の間に積分容量Ｃｆ１、Ｃｆ２が並列接続される。したがって、時刻Ｔ０～Ｔ１の期間、メインＡＤＣの動作としては、サンプリング容量Ｃｓから転送された電荷が積分容量Ｃｆ１、Ｃｆ２へと蓄積されるサンプリング動作となる。なお、図２などでは、サンプリング動作のことを「Ｓａｍｐｌｅ」と表わしている。そして、時刻Ｔ１の時点において、量子化器４による量子化が実行される。なお、図２などでは、量子化が実行されるタイミングを、上向きの矢印で示している。

また、時刻Ｔ０～Ｔ６の期間、サブＡＤＣ７は、出力信号ＤＯＵＴの下位ビットに対応するデジタル値を生成するＡ／Ｄ変換動作を実行している。なお、サブＡＤＣ７によるＡ／Ｄ変換動作には、リセットなどの一連の動作が含まれている。また、図２などでは、サブＡＤＣ７によるＡ／Ｄ変換動作のことを「ＬＳＢ ｃｏｎｖｅｒｓｉｏｎ」と表わしている。時刻Ｔ１～Ｔ８の期間、スイッチＳＳ３、ＳＳ４がオフされるとともにスイッチＳＳ１、ＳＳ２がオンされるため、サンプラ２はサンプリング動作を行う。

時刻Ｔ１～Ｔ５の期間、メインＡＤＣは、出力信号ＤＯＵＴの上位ビットに対応するデジタル値を生成するＡ／Ｄ変換動作を実行する。なお、図２などでは、メインＡＤＣによるＡ／Ｄ変換動作のことを「ＭＳＢ ｃｏｎｖｅｒｓｉｏｎ」と表わしている。具体的には、時刻Ｔ１～Ｔ５の期間、スイッチＳＦ１２、ＳＦ１３、ＳＦ１４、ＳＦ２１、ＳＦ２２、ＳＦ２４は、時刻Ｔ０～Ｔ１の期間と同様の状態であり、これにより、ＯＰアンプ９の反転入力端子と出力端子の間に積分容量Ｃｆ１、Ｃｆ２が並列接続されている。

そして、時刻Ｔ１～Ｔ２の期間、スイッチＳＤ２、ＳＤ３は、時刻Ｔ０～Ｔ１の期間と同様の状態であるが、ＤＡＣ１０は、時刻Ｔ１の時点における量子化器４による量子化結果に基づいて決定されたＤＡＣ電圧を出力する。そのため、時刻Ｔ１～Ｔ２の期間、電荷減算部６は、ＤＡＣ容量Ｃｄに対してＤＡＣ電圧に応じた電荷を蓄積するサンプリング動作を行う。

続いて、時刻Ｔ２～Ｔ３の期間、スイッチＳＤ２がオフされるとともにスイッチＳＤ３がオンされ、ＤＡＣ１０は、時刻Ｔ１の時点における量子化器４による量子化結果に基づいて決定されたＤＡＣ電圧を出力する。そのため、電荷減算部６による電荷転送動作が行われ、これにより、積分容量Ｃｆ１、Ｃｆ２に蓄積された電荷を減算する減算動作が行われる。これに伴い、時刻Ｔ２の時点にて、出力信号ＡＯＵＴは、上記した減算動作における減算幅に応じて変化する。また、時刻Ｔ３の時点において、量子化器４による量子化が実行される。

そして、時刻Ｔ３～Ｔ４の期間、スイッチＳＤ２、ＳＤ３は、時刻Ｔ１～Ｔ２の期間と同様の状態であり、ＤＡＣ１０は、時刻Ｔ３の時点における量子化器４による量子化結果に基づいて決定されたＤＡＣ電圧を出力する。そのため、時刻Ｔ３～Ｔ４の期間、電荷減算部６は、時刻Ｔ１～Ｔ２の期間と同様、サンプリング動作を行う。続いて、時刻Ｔ４～Ｔ５の期間、スイッチＳＤ２、ＳＤ３は、時刻Ｔ２～Ｔ３の期間と同様の状態であり、ＤＡＣ１０は、時刻Ｔ３の時点における量子化器４による量子化結果に基づいて決定されたＤＡＣ電圧を出力し、電荷減算部６による電荷転送動作、ひいては減算動作が行われる。これに伴い、時刻Ｔ４の時点にて、出力信号ＡＯＵＴは、上記した減算動作における減算幅に応じて変化する。

このように、電荷減算部６が量子化器４による量子化結果に基づいて積分容量Ｃｆ１、Ｃｆ２に蓄積された電荷を減算する減算動作を所定回数だけ繰り返すことにより出力信号ＤＯＵＴの上位ビットに対応するデジタル値が生成される。なお、この場合、減算動作は２回行われるようになっており、これにより、３ビットに相当するデジタル値が生成されることになる。

時刻Ｔ５～Ｔ７の期間、メインＡＤＣは、積分容量Ｃｆ１、Ｃｆ２に残存した電荷を増幅する増幅動作を実行する。なお、図２などでは、増幅動作のことを「Ａｍｐｌｉｆｉｃａｔｉｏｎ」と表わしている。具体的には、時刻Ｔ５～Ｔ７の期間、スイッチＳＦ１１、ＳＦ１２、ＳＦ２２、ＳＦ２４がオフされるとともにスイッチＳＦ１３、ＳＦ１４、ＳＦ２１がオンされる。

これにより、ノードＮ２とＡＧＮＤとの間に、積分容量Ｃｆ１、Ｃｆ２が直列接続された状態となる。その結果、上位ビットの生成後において積分容量Ｃｆ１に残存した電荷が全て積分容量Ｃｆ２に転送され、サブＡＤＣ７に入力される。これに伴い、時刻Ｔ５の時点にて、出力信号ＡＯＵＴは、上記した増幅動作における積分容量Ｃｆ１、Ｃｆ２の容量比に応じて変化する。そして、時刻Ｔ６～Ｔ７の期間、サブＡＤＣ７は、入力された電荷のサンプリングを行うサンプリング動作を実行する。時刻Ｔ７～時刻Ｔ１４において、サブＡＤＣ７は、出力信号ＤＯＵＴの下位ビットに対応するデジタル値を生成するＡ／Ｄ変換動作を実行する。

時刻Ｔ７～Ｔ８の期間、メインＡＤＣは、積分容量Ｃｆ１、Ｃｆ２の電荷の初期化するリセット動作を実行する。なお、図２などでは、リセット動作のことを「Ｒｅｓｅｔ」と表わしている。具体的には、時刻Ｔ７～Ｔ８の期間、スイッチＳＦ１１、ＳＦ１３、ＳＦ２１がオフされるとともにスイッチＳＦ１２、ＳＦ１４、ＳＦ２２、ＳＦ２４がオンされる。これにより、積分容量Ｃｆ１、Ｃｆ２の両端子がいずれもＡＧＮＤに接続された状態となり、積分容量Ｃｆ１、Ｃｆ２の電荷が初期化される。

また、時刻Ｔ５～Ｔ８の期間、スイッチＳＤ３がオフされるとともにスイッチＳＤ２がオンされ、ＤＡＣ１０の出力端子は、その内部においてＶｍに接続される。これにより、時刻Ｔ５～Ｔ８の期間、電荷減算部６は、ＤＡＣ容量Ｃｄをリセットするリセット状態となっている。なお、時刻Ｔ８以降は、時刻Ｔ０～Ｔ８における前述したような動作と同様の動作が繰り返されることになる。

以上説明したように、本実施形態のＡＤＣ１では、次のような動作が行われる。すなわち、サンプリング容量Ｃｓの第１端子が入力ノードＮｉに接続されるとともに、サンプリング容量Ｃｓの第２端子がＡＧＮＤに接続されることにより入力信号Ｖｉｎがサンプリングされる。また、サンプリング容量Ｃｓの第１端子がＡＧＮＤに接続されるとともに、サンプリング容量Ｃｓの第２端子がＯＰアンプ９の反転入力端子に接続されることによりサンプリング容量Ｃｓから積分容量Ｃｆ１、Ｃｆ２へと電荷が転送される電荷転送動作が行われる。そして、ＯＰアンプ９の出力が量子化器４に入力されることにより量子化が行われる。

さらに、電荷減算部６が量子化結果に基づいて積分容量Ｃｆ１、Ｃｆ２に蓄積された電荷を減算する減算動作を所定回数だけ繰り返すことにより出力信号ＤＯＵＴの上位ビットに対応するデジタル値が生成される。また、上位ビットの生成後において積分容量Ｃｆ１に残存した電荷を積分容量Ｃｆ２に全て転送し、出力信号ＡＯＵＴを容量比に応じて増幅し、積分容量Ｃｆ２に蓄積された電荷がサブＡＤＣ７に入力されることにより出力信号ＤＯＵＴの下位ビットに対応するデジタル値が生成される。そして、これらデジタル値を加算したものが出力信号ＤＯＵＴとして出力ノードＮｏから出力される。また、上記構成では、上位ビットの生成後において、サブＡＤＣ７におけるＡ／Ｄ変換と並行して、積分容量Ｃｆ１、Ｃｆ２の電荷の初期化、次のＡ／Ｄ変換に係る電荷転送動作および上位ビットの生成が行われる。

本実施形態のＡＤＣ１では、サンプリング容量Ｃｓは、積分容量と共用されておらず、独立して設けられている。そのため、上記構成によれば、サンプリング容量Ｃｓと積分容量Ｃｆ１、Ｃｆ２の並列合成容量との比によって入力信号Ｖｉｎの増幅および減衰が可能となり、広入力範囲を実現することができる。言い換えると、上記構成によれば、入力信号Ｖｉｎのレベルに関係なく、上述した容量の比に応じて、ＯＰアンプ９の端子間に印加される電圧を任意の電圧値に設定することができる。したがって、上記構成によれば、入力信号Ｖｉｎとして比較的高い電圧値の信号を入力することができる。そして、上記構成では、上述したような動作、つまりパイプライン動作が行われることにより、動作速度が向上する。したがって、上記構成によれば、高速化および入力範囲の拡大の双方を実現することができるという優れた効果が得られる。

上記構成では、前述したようにサンプリング容量Ｃｓが積分容量と共用されておらず、独立して設けられているため、メインＡＤＣによるＡ／Ｄ変換動作が実行されている期間にサンプラ２によるサンプリング動作を実行することができる。そのため、上記構成によれば、サンプリング容量が積分容量と共用化された構成に比べ、サンプリング動作を実行するサンプリング期間を長くすることが可能となる。したがって、上記構成によれば、入力信号Ｖｉｎを出力する回路、センサなどの電流供給能力が低い場合でも、所望するサンプリング期間中にサンプリング動作、つまり入力信号Ｖｉｎによるサンプリング容量Ｃｓの充電を確実に完了させることができる。すなわち、上記構成によれば、入力信号Ｖｉｎを出力する回路、センサなどの出力インピーダンスに対する要求が緩和されるという効果が得られる。

（第２実施形態）
以下、第２実施形態について図３を参照して説明する。
図３に示すように、本実施形態のＡＤＣ２１は、第１実施形態のＡＤＣ１を差動構成としたものである。すなわち、ＡＤＣ１は、互いに相補的である２つのアナログ信号である入力信号Ｖｉｎｐ、Ｖｉｎｍの差分をデジタル値である出力信号ＤＯＵＴに変換する差動入力の構成となっている。

ＡＤＣ２１は、サンプラ２２、積分器２３、量子化器２４、ロジック回路２５、電荷減算部２６、サブＡＤＣ２７、加算器２８などを備えている。サンプラ２２は、サンプラ２を差動構成としたものであり、サンプラ２が備える構成と同様の構成を２組備えている。ただし、サンプラ２２が備える構成のうち、入力信号Ｖｉｎｐに対応する構成については符号の末尾に「ｐ」を付して示し、入力信号Ｖｉｎｍに対応する構成については符号の末尾に「ｍ」を付して示している。

積分器２３は、積分器３を差動構成としたものであり、ＯＰアンプ９に代えて全差動構成のＯＰアンプ２９を備えるとともに、積分器３が備えるＯＰアンプ９以外の構成と同様の構成を２組備えている。ただし、積分器２３が備える構成のうち、入力信号Ｖｉｎｐに対応する構成について符号の末尾に「ｐ」を付して示し、入力信号Ｖｉｎｍに対応する構成については符号の末尾に「ｍ」を付して示している。ＯＰアンプ２９は、その出力コモン電圧が任意の一定値になるように調整するコモンモードフィードバックの機能を備えている。なお、以下では、コモンモードフィードバックのことをＣＭＦＢと省略する。

量子化器２４には、積分器２３の出力、つまりＯＰアンプ２９から出力される差動信号が入力されている。量子化器２４は、それら差動信号の差分を量子化し、その量子化した結果を出力する。ロジック回路２５には、量子化器２４の出力が入力されている。ロジック回路２５は、量子化器２４による量子化結果を電荷減算部２６に出力する。また、ロジック回路２５は、量子化器２４による量子化結果に基づいて、出力信号ＤＯＵＴの上位ビットに対応するデジタル値を生成して出力する。

電荷減算部２６は、電荷減算部６を差動構成としたものであり、電荷減算部６が備える構成と同様の構成を２組備えている。ただし、電荷減算部２６が備える構成のうち、入力信号Ｖｉｎｐに対応する構成について符号の末尾に「ｐ」を付して示し、入力信号Ｖｉｎｍに対応する構成については符号の末尾に「ｍ」を付して示している。

サブＡＤＣ２７の入力端子は、積分器２３のノードＮ２ｐ、Ｎ２ｍに接続されている。つまり、サブＡＤＣ２７は、積分器２３のＯＰアンプ２９の出力端子に、量子化器２４と並列接続されている。サブＡＤＣ２７は、出力信号ＤＯＵＴの下位ビットに対応するデジタル値を生成して出力する。サブＡＤＣ２７から出力されるデジタル値は、ロジック回路２５から出力されるデジタル値とともに、加算器２８に入力されている。加算器２８は、それらデジタル値を加算することにより生成される出力信号ＤＯＵＴを生成する。

図３および以下の説明では、ＡＤＣ２１における基準電位であるアナロググランドのことをＡＧＮＤ１と称することとする。この場合、サンプリング容量Ｃｓｐ、Ｃｓｍの各第１端子は、それぞれスイッチＳＳ４ｐ、ＳＳ４ｍを介して、ＡＧＮＤ１ではなく、２つの入力信号Ｖｉｎｐ、Ｖｉｎｍのコモン電圧に接続されている。図３および以下の説明では、上記したコモン電圧のことをＡＧＮＤ２と称することとする。

上記構成のサンプラ２２では、スイッチＳＳ１ｐ、ＳＳ２ｐがオンされるとともにスイッチＳＳ３ｐ、ＳＳ４ｐがオフされることにより、サンプリング容量Ｃｓｐの第１端子が入力ノードＮｉｐに接続されるとともにサンプリング容量Ｃｓｐの第２端子がＡＧＮＤ１に接続される。これにより、サンプラ２２において、入力信号Ｖｉｎｐがサンプリングされるサンプリング動作が行われる。なお、入力信号Ｖｉｎｍについてのサンプリング動作は、入力信号Ｖｉｎｐについてのサンプリング動作と同様であるため、その説明を省略する。

また、スイッチＳＳ１ｐ、ＳＳ２ｐがオフされるとともにスイッチＳＳ３ｐ、ＳＳ４ｐがオンされることにより、サンプリング容量Ｃｓｐの第１端子がＡＧＮＤ２に接続されるとともにサンプリング容量Ｃｓｐの第２端子が積分器２３のノードＮ１ｐに接続される。これにより、サンプラ２２において、サンプリング容量Ｃｓｐから積分器２３の積分容量Ｃｆ１ｐ、Ｃｆ２ｐへと電荷が転送される電荷転送動作が行われる。

なお、入力信号Ｖｉｎｍについての電荷転送動作は、入力信号Ｖｉｎｐについての電荷転送動作と同様であるため、その説明を省略する。このように、上記構成では、サンプリング容量から積分容量へと電荷が転送される際、そのサンプリング容量の第１端子が、ＡＧＮＤ１に代えて、２つの入力信号Ｖｉｎｐ、Ｖｉｎｍのコモン電圧であるＡＧＮＤ２に接続されるようになっている。

上記構成によれば、ＯＰアンプ２９の入力コモン電圧が変動することがない。以下、この理由について説明する。まず、電荷保存の法則およびＣＭＦＢの機能などにより、下記（２１）式、（２２）式および（２３）式が導出される。ただし、サンプリング容量Ｃｓｐ、Ｃｓｍの容量をＣ_Ｓとし、サンプリング時におけるサンプリング容量Ｃｓｐ、Ｃｓｍの各第１端子の電圧をＶ_ＩＮＰ、Ｖ_ＩＮＭとし、サンプリング時におけるサンプリング容量Ｃｓｐ、Ｃｓｍの各第２端子の電圧をＶ_Ｓ１Ｐ、Ｖ_Ｓ１Ｍとし、電荷転送時におけるサンプリング容量Ｃｓｐ、Ｃｓｍの各第１端子の電圧をＶ_Ｓ２Ｐ、Ｖ_Ｓ２Ｍとし、電荷転送時におけるサンプリング容量Ｃｓｐ、Ｃｓｍの各第２端子の電圧をＶ_Ｘとする。

また、積分容量Ｃｆ１ｐ、Ｃｆ２ｐの並列合成容量および積分容量Ｃｆ１ｍ、Ｃｆ２ｍの並列合成容量をＣ_Ｆとし、サンプリング時における積分容量Ｃｆ１ｐ、Ｃｆ２ｐの第１端子、第２端子の電圧をＶ_Ｆ１Ｐ、Ｖ_Ｆ２Ｐとし、サンプリング時における積分容量Ｃｆ１ｍ、Ｃｆ２ｍの第１端子、第２端子の電圧をＶ_Ｆ１Ｍ、Ｖ_Ｆ２Ｍとする。また、電荷転送時におけるＯＰアンプ２９の非反転出力端子の電圧をＶ_ＯＵＴＭとし、電荷転送時におけるＯＰアンプ２９の反転出力端子の電圧をＶ_ＯＵＴＰとし、ＡＧＮＤ１の電圧をＶ_ＣＭとする。なお、この場合、ＣＭＦＢでは、ＯＰアンプ２９の出力コモン電圧がＡＧＮＤ１となるように調整されている。

上記（２１）式～（２３）式をＶ_Ｘについて解くと、下記（２４）式が導出される。

上記（２４）式に示される電圧Ｖ_Ｘが出力コモン電圧Ｖ_ＣＭに一致する、つまり「Ｖ_Ｘ＝Ｖ_ＣＭ」が成立するためには、次の「ａ」および「ｂ」の動作が必要となる。
「ａ」サンプリングの前に、積分容量（Ｃｆ１ｐ、Ｃｆ１ｍ、Ｃｆ２ｐ、Ｃｆ２ｍ）の両端子をＡＧＮＤ１に接続するなどして積分容量をリセットする。
「ｂ」サンプリング時にサンプリング容量（Ｃｓｐ、Ｃｓｍ）の第２端子をＡＧＮＤ１に接続し、電荷転送時にサンプリング容量の第１端子をＡＧＮＤ２に接続する。

なお、上記「ｂ」の動作に代えて下記「ｃ」の動作としてもよい。
「ｃ」サンプリング時にサンプリング容量の第２端子をＡＧＮＤ２に接続し、電荷転送時にサンプリング容量の第１端子をＡＧＮＤ１に接続する。
ただし、比較的高い電圧を有する入力信号Ｖｉｎｐ、Ｖｉｎｍをサンプリングする場合、つまり高圧サンプリングの場合、ＡＧＮＤ２に接続されるスイッチとして高耐圧の比較的大きいスイッチが必要となることから、（ｂ）の動作を採用するほうがよい。

以上説明したように、本実施形態のＡＤＣ２１は、第１実施形態のＡＤＣ１を差動構成としたものであるため、本実施形態によっても第１実施形態と同様の作用および効果が得られる。また、本実施形態の構成では、前述したようにＯＰアンプ２９の入力コモン電圧は、入力信号Ｖｉｎｐ、Ｖｉｎｍの電圧レベルに関係なく一定となり、変動することがない。そのため、本実施形態によれば、比較的高い電圧を有する入力信号Ｖｉｎｐ、Ｖｉｎｍを入力することができる。また、本実施形態によれば、ＡＤＣ２１を構成する各回路素子を低電圧系素子で構成することが可能となり、その結果、動作の高速化が可能となる。

（第３実施形態）
以下、第３実施形態について図４を参照して説明する。
図４に示すように、本実施形態のＡＤＣ３１は、第２実施形態のＡＤＣ２１に対し、サンプラ２２に代えてサンプラ３２を備えている点などが異なる。サンプラ３２は、サンプラ２２に対し、スイッチＳＳ４ｐ、ＳＳ４ｍの配置が異なる。

この場合、サンプリング容量Ｃｓｐの第１端子は、スイッチＳＳ１ｐを介して入力ノードＮｉｐに接続されるとともに、スイッチＳＳ４ｐを介して入力ノードＮｉｍに接続されている。また、この場合、サンプリング容量Ｃｓｍの第１端子は、スイッチＳＳ１ｍを介して入力ノードＮｉｍに接続されるとともに、スイッチＳＳ４ｍを介して入力ノードＮｉｐに接続されている。

上記構成のサンプラ３２では、スイッチＳＳ１ｐ、ＳＳ２ｐがオンされるとともにスイッチＳＳ３ｐ、ＳＳ４ｐがオフされることにより、サンプリング容量Ｃｓｐの第１端子が入力ノードＮｉｐに接続されるとともにサンプリング容量Ｃｓｐの第２端子がＡＧＮＤ１に接続される。これにより、サンプラ３２において、入力信号Ｖｉｎｐがサンプリングされるサンプリング動作が行われる。なお、入力信号Ｖｉｎｍについてのサンプリング動作は、入力信号Ｖｉｎｐについてのサンプリング動作と同様であるため、その説明を省略する。

また、スイッチＳＳ１ｐ、ＳＳ２ｐがオフされるとともにスイッチＳＳ３ｐ、ＳＳ４ｐがオンされることにより、サンプリング容量Ｃｓｐの第１端子が入力ノードＮｉｍに接続されるとともにサンプリング容量Ｃｓｐの第２端子が積分器２３のノードＮ１ｐに接続される。これにより、サンプラ３２において、サンプリング容量Ｃｓｐから積分器２３の積分容量Ｃｆ１ｐ、Ｃｆ２ｐへと電荷が転送される電荷転送動作が行われる。

また、スイッチＳＳ１ｍ、ＳＳ２ｍがオフされるとともにスイッチＳＳ３ｍ、ＳＳ４ｍがオンされることにより、サンプリング容量Ｃｓｍの第１端子が入力ノードＮｉｐに接続されるとともにサンプリング容量Ｃｓｍの第２端子が積分器２３のノードＮ１ｍに接続される。これにより、サンプラ３２において、サンプリング容量Ｃｓｍから積分器２３の積分容量Ｃｆ１ｍ、Ｃｆ２ｍへと電荷が転送される電荷転送動作が行われる。

このように、上記構成では、入力信号Ｖｉｎｐ、Ｖｉｎｍのうち一方がサンプリングされたサンプリング容量から積分容量へと電荷が転送される際、そのサンプリング容量の第１端子が、ＡＧＮＤ１に代えて、入力信号Ｖｉｎｐ、Ｖｉｎｍのうち他方の入力ノードに接続されるようになっている。すなわち、上記構成では、電荷転送時に入力が差動間で入れ替えられるようになっている。

上記構成によれば、ＯＰアンプ２９の入力コモン電圧が変動することがない。以下、この理由について説明する。まず、電荷保存の法則などにより、下記（３１）式、（３２）式、（３３）式および（３４）式が導出される。ただし、サンプリング容量Ｃｓｐ、Ｃｓｍの容量をＣ_Ｓとし、入力信号Ｖｉｎｐ、Ｖｉｎｍの電圧をＶ_ｉｎｐ、Ｖ_ｉｎｍとし、電荷転送時におけるサンプリング容量Ｃｓｐ、Ｃｓｍの各第２端子の電圧をＶ_Ｘとする。

また、積分容量Ｃｆ１ｐ、Ｃｆ２ｐの並列合成容量および積分容量Ｃｆ１ｍ、Ｃｆ２ｍの並列合成容量をＣ_ｆとし、電荷転送時におけるＯＰアンプ２９の非反転出力端子の電圧をＶ_ｏｕｔｍとし、電荷転送時におけるＯＰアンプ２９の反転出力端子の電圧をＶ_ｏｕｔｐとし、ＡＧＮＤ１の電圧をＶ_ｃｍとし、ＯＰアンプ２９の出力コモン電圧をＶ_{ｏｕｔｃｍ}とする。なお、この場合、ＣＭＦＢでは、ＯＰアンプ２９の出力コモン電圧がＡＧＮＤ１となるように調整されている。

ＣＭＦＢの機能により、出力コモン電圧Ｖ_outcmがＡＧＮＤ１の電圧Ｖ_ｃｍに一致する、つまり「Ｖ_{ｏｕｔｃｍ}＝Ｖ_ｃｍ」となる。そうすると、上記（３４）式から下記（３５）式および（３６）式が導出される。

上記（３６）式に示すように、ＯＰアンプ２９の入力コモン電圧は、入力信号Ｖｉｎｐ、Ｖｉｎｍの電圧レベルに関係なく、電圧Ｖ_ｃｍで一定となる。

以上説明したように、本実施形態のＡＤＣ３１は、第１実施形態のＡＤＣ１を差動構成としたものであるため、本実施形態によっても第１実施形態と同様の作用および効果が得られる。また、本実施形態の構成では、前述したようにＯＰアンプ２９の入力コモン電圧は、入力信号Ｖｉｎｐ、Ｖｉｎｍの電圧レベルに関係なく一定となり、変動することがない。そのため、本実施形態によれば、比較的高い電圧を有する入力信号Ｖｉｎｐ、Ｖｉｎｍを入力することができる。

また、本実施形態によれば、ＡＤＣ３１を構成する各回路素子を低電圧系素子で構成することが可能となり、その結果、動作の高速化が可能となる。さらに、本実施形態では、第２実施形態のＡＤＣ２１のように、サンプリング容量Ｃｓｐ、Ｃｓｍを入力信号Ｖｉｎｐ、Ｖｉｎｍのコモン電圧に接続する必要はない。したがって、本実施形態では、このようなコモン電圧を別途生成するための電源などの構成が不要となり、その分だけ、第２実施形態に比べ、回路規模を小さく抑えることができる。

（第４実施形態）
以下、第４実施形態について図５を参照して説明する。
図５に示すように、本実施形態のＡＤＣ４１は、第２実施形態のＡＤＣ２１に対し、サンプラ２２に代えてサンプラ４２を備えている点などが異なる。サンプラ４２は、サンプラ２２に対し、スイッチＳＳ４ｐ、ＳＳ４ｍに代えてスイッチＳＳ４を備えている点などが異なる。

この場合、サンプリング容量Ｃｓｐの第１端子は、スイッチＳＳ１ｐを介して入力ノードＮｉｐに接続されるとともに、スイッチＳＳ４を介してサンプリング容量Ｃｓｍの第１端子に接続されている。また、この場合、サンプリング容量Ｃｓｍの第１端子は、スイッチＳＳ１ｍを介して入力ノードＮｉｍに接続されるとともに、スイッチＳＳ４を介してサンプリング容量Ｃｓｐの第１端子に接続されている。

上記構成のサンプラ４２では、スイッチＳＳ１ｐ、ＳＳ２ｐがオンされるとともにスイッチＳＳ３ｐ、ＳＳ４がオフされることにより、サンプリング容量Ｃｓｐの第１端子が入力ノードＮｉｐに接続されるとともにサンプリング容量Ｃｓｐの第２端子がＡＧＮＤ１に接続される。これにより、サンプラ４２において、入力信号Ｖｉｎｐがサンプリングされるサンプリング動作が行われる。なお、入力信号Ｖｉｎｍについてのサンプリング動作は、入力信号Ｖｉｎｐについてのサンプリング動作と同様であるため、その説明を省略する。

また、スイッチＳＳ１ｐ、ＳＳ２ｐがオフされるとともにスイッチＳＳ３ｐ、ＳＳ４がオンされることにより、サンプリング容量Ｃｓｐの第１端子がサンプリング容量Ｃｓｍの第１端子に接続されるとともにサンプリング容量Ｃｓｐの第２端子が積分器２３のノードＮ１ｐに接続される。これにより、サンプラ４２において、サンプリング容量Ｃｓｐから積分器２３の積分容量Ｃｆ１ｐ、Ｃｆ２ｐへと電荷が転送される電荷転送動作が行われる。

また、スイッチＳＳ１ｍ、ＳＳ２ｍがオフされるとともにスイッチＳＳ３ｍ、ＳＳ４がオンされることにより、サンプリング容量Ｃｓｍの第１端子がサンプリング容量Ｃｓｐの第１端子に接続されるとともにサンプリング容量Ｃｓｍの第２端子が積分器２３のノードＮ１ｍに接続される。これにより、サンプラ４２において、サンプリング容量Ｃｓｍから積分器２３の積分容量Ｃｆ１ｍ、Ｃｆ２ｍへと電荷が転送される電荷転送動作が行われる。

このように、上記構成では、入力信号Ｖｉｎｐ、Ｖｉｎｍのうち一方がサンプリングされたサンプリング容量から積分容量へと電荷が転送される際、そのサンプリング容量の第１端子が、ＡＧＮＤ１に代えて、入力信号Ｖｉｎｐ、Ｖｉｎｍのうち他方がサンプリングされたサンプリング容量の第１端子に接続されるようになっている。すなわち、上記構成では、電荷転送時に入力が差動間でショートされるようになっている。

上記構成によれば、ＯＰアンプ２９の入力コモン電圧が変動することがない。以下、この理由について説明する。まず、電荷保存の法則などにより、下記（４１）式、（４２）式、（４３）式および（４４）式が導出される。ただし、サンプリング容量Ｃｓｐ、Ｃｓｍの容量をＣ_Ｓとし、入力信号Ｖｉｎｐ、Ｖｉｎｍの電圧をＶ_ｉｎｐ、Ｖ_ｉｎｍとし、電荷転送時におけるサンプリング容量Ｃｓｐ、Ｃｓｍの第１端子の電圧をＶ_ｉとし、電荷転送時におけるサンプリング容量Ｃｓｐ、Ｃｓｍの各第２端子の電圧をＶ_Ｘとする。

また、積分容量Ｃｆ１ｐ、Ｃｆ２ｐの並列合成容量および積分容量Ｃｆ１ｍ、Ｃｆ２ｍの並列合成容量をＣ_ｆとし、電荷転送時におけるＯＰアンプ２９の非反転出力端子の電圧をＶ_ｏｕｔｍとし、電荷転送時におけるＯＰアンプ２９の反転出力端子の電圧をＶ_ｏｕｔｐとし、ＡＧＮＤ１の電圧をＶ_ｃｍとし、ＯＰアンプ２９の入力コモン電圧をＶ_ｉｎｃｍとし、ＯＰアンプ２９の出力コモン電圧をＶ_{ｏｕｔｃｍ}とする。なお、この場合、ＣＭＦＢでは、ＯＰアンプ２９の出力コモン電圧がＡＧＮＤ１となるように調整されている。

ＣＭＦＢの機能により、出力コモン電圧Ｖ_outcmがＡＧＮＤ１の電圧Ｖ_ｃｍに一致する、つまり「Ｖ_{ｏｕｔｃｍ}＝Ｖ_ｃｍ」となる。そうすると、上記（４４）式から下記（４５）式が導出される。

ＡＤＣ４１は差動構成であるため、サンプリング容量Ｃｓｐ、Ｃｓｍの両端のインピーダンスが差動でほぼ整合しているとすると、下記（４６）式、ひいては下記（４７）式が成立する。

上記（４７）式に示すように、ＯＰアンプ２９の入力コモン電圧は、入力信号Ｖｉｎｐ、Ｖｉｎｍの電圧レベルに関係なく、電圧Ｖ_ｃｍで一定となる。

以上説明したように、本実施形態のＡＤＣ４１は、第１実施形態のＡＤＣ１を差動構成としたものであるため、本実施形態によっても第１実施形態と同様の作用および効果が得られる。また、本実施形態の構成では、前述したようにＯＰアンプ２９の入力コモン電圧は、入力信号Ｖｉｎｐ、Ｖｉｎｍの電圧レベルに関係なく一定となり、変動することがない。そのため、本実施形態によれば、比較的高い電圧を有する入力信号Ｖｉｎｐ、Ｖｉｎｍを入力することができる。

また、本実施形態によれば、ＡＤＣ４１を構成する各回路素子を低電圧系素子で構成することが可能となり、その結果、動作の高速化が可能となる。さらに、本実施形態では、第２実施形態のＡＤＣ２１のように、サンプリング容量Ｃｓｐ、Ｃｓｍを入力信号Ｖｉｎｐ、Ｖｉｎｍのコモン電圧に接続する必要はない。したがって、本実施形態では、このようなコモン電圧を別途生成するための電源などの構成が不要となり、その分だけ、第２実施形態に比べ、回路規模を小さく抑えることができる。

（第５実施形態）
以下、第５実施形態について図６～図１２を参照して説明する。
上記各実施形態において説明したように、サブＡＤＣとしては、その入力段にサンプルアンドホールド構造を有する一般的なＡＤＣを採用することができる。本実施形態では、第１実施形態の構成に適用することができるサブＡＤＣの具体的な４つの構成例について説明する。

「１」第１構成例
図６に示す第１構成例のサブＡＤＣ５１は、一般的な巡回型ＡＤＣとして構成されており、スイッチＳＣ１～ＳＣ７、キャパシタＣＣ１、ＣＣ２、ＯＰアンプ５２、量子化器５３、ロジック回路５４、ＤＡＣ５５などを備えている。スイッチＳＣ１は、ＯＰアンプ９の出力信号ＡＯＵＴが入力される入力ノードＮ５１とノードＮ５２との間に接続されている。ノードＮ５２は、ＯＰアンプ５２の出力端子に接続されている。キャパシタＣＣ１の第１端子は、ＯＰアンプ５２の反転入力端子に接続されるとともに、スイッチＳＣ４を介してＡＧＮＤに接続されている。

キャパシタＣＣ１の第２端子は、スイッチＳＣ２を介してノードＮ５２に接続されるとともに、スイッチＳＣ３を介してＡＧＮＤに接続されている。ＯＰアンプ５２の非反転入力端子は、ＡＧＮＤに接続されている。キャパシタＣＣ２の第１端子は、スイッチＳＣ７を介してノードＮ５２に接続されている。キャパシタＣＣ２の第２端子は、スイッチＳＣ５を介してＯＰアンプ５２の反転入力端子に接続されるとともに、スイッチＳＣ６を介してＡＧＮＤに接続されている。

量子化器５３には、ＯＰアンプ５２の出力信号が入力されている。量子化器５３は、ＯＰアンプ５２の出力信号を量子化し、その量子化した結果である量子化結果を出力する。ロジック回路５４には、量子化器５３の出力が入力されている。ロジック回路５４は、量子化器５３による量子化結果をＤＡＣ５５に出力する。また、ロジック回路５４は、量子化器５３による量子化結果に基づいて、出力信号ＤＯＵＴの下位ビットに対応するデジタル値Ｌｏｕｔを生成し、ノードＮ５３を介して出力する。ＤＡＣ５５は、ロジック回路５４から与えられる量子化結果に基づいて決定されたＤＡＣ電圧を出力する。ＤＡＣ５５の出力端子は、キャパシタＣＣ２の第１端子に接続されている。

上記構成のサブＡＤＣ５１による動作は、例えば図７のタイミングチャートに示すような動作となる。詳細な動作説明は省略するが、サブＡＤＣ５１は、一般的な巡回型ＡＤＣと同様の動作を行うようになっている。巡回型ＡＤＣには、動作速度が高速である点、小型である点などのメリットがある。したがって、このような構成のサブＡＤＣ５１を、第１実施形態のサブＡＤＣ７として採用すれば、高速化および小型化を図ることができるという効果が得られる。

「２」第２構成例
図８に示す第２構成例のサブＡＤＣ６１は、一般的な２倍速の巡回型ＡＤＣとして構成されている。すなわち、サブＡＤＣ６１は、動作クロックの１周期ごとに２回のＡ／Ｄ変換を実行する倍速巡回型ＡＤＣとして構成されている。サブＡＤＣ６１は、第１構成例のサブＡＤＣ５１に対し、スイッチＳＣ８～ＳＣ１０、キャパシタＣＣ３およびＤＡＣ６２が追加されている。

キャパシタＣＣ３の第１端子は、スイッチＳＣ１０を介してノードＮ５２に接続されている。キャパシタＣＣ３の第２端子は、スイッチＳＣ８を介してＯＰアンプ５２の反転入力端子に接続されるとともに、スイッチＳＣ９を介してＡＧＮＤに接続されている。この場合、ロジック回路５４から出力される量子化器５３による量子化結果は、ＤＡＣ６２にも与えられている。ＤＡＣ６２は、ロジック回路５４から与えられる量子化結果に基づいて決定されたＤＡＣ電圧を出力する。ＤＡＣ６２の出力端子は、キャパシタＣＣ３の第１端子に接続されている。

上記構成のサブＡＤＣ６１による動作は、例えば図９のタイミングチャートに示すような動作となる。詳細な動作説明は省略するが、サブＡＤＣ６１は、一般的な２倍速の巡回型ＡＤＣと同様の動作を行うようになっている。２倍速の巡回型ＡＤＣは、２つのＤＡＣによりクロック１周期に２回の変換を行うため、１倍速の巡回型ＡＤＣよりも、さらに動作速度が高速であるといったメリットがある。したがって、このような構成のサブＡＤＣ６１を、第１実施形態のサブＡＤＣ７として採用すれば、第１構成例のサブＡＤＣ５１を採用した場合に比べ、さらに高速化を図ることができるという効果が得られる。

「３」第３構成例
図１０に示す第３構成例のサブＡＤＣ７１は、第１構成例のサブＡＤＣ５１と同様、一般的な巡回型ＡＤＣとして構成されている。ただし、サブＡＤＣ７１は、第１構成例のサブＡＤＣ５１に対し、スイッチＳＱ２が追加されている点、量子化器５３およびロジック回路５４が省かれている点などが異なる。なお、図９には、このようなサブＡＤＣ７１を第１実施形態のＡＤＣ１と同様のＡＤＣ７２に適用した場合の全体構成が示されている。

ＡＤＣ７２は、ＡＤＣ１に対し、スイッチＳＱ１が追加されている点、加算器８が省かれている点などが異なるものの、基本的な構成はＡＤＣ１と同様である。この場合、ＡＤＣ７２が備える量子化器４およびロジック回路５は、ＡＤＣ７２およびサブＡＤＣ７１の双方で用いられる、つまりＡＤＣ７２およびサブＡＤＣ７１で共有されている。言い換えると、サブＡＤＣ７１は、ＡＤＣ７２が備える量子化器４を用いて量子化を行うように構成されている。

具体的には、量子化器４には、積分器３のＯＰアンプ９の出力信号がスイッチＳＱ１を介して入力されるとともに、サブＡＤＣ７１のＯＰアンプ５２の出力信号がスイッチＳＱ２を介して入力されている。スイッチＳＱ１は、ＡＤＣ７２、つまりメインＡＤＣにおける量子化が実行される期間にオンされるとともに、他の期間にオフされるようになっている。また、スイッチＳＱ２は、サブＡＤＣ７１における量子化が実行される期間にオンされるとともに、他の期間にオフされるようになっている。

この場合、ロジック回路５は、量子化器４から出力される量子化結果に基づいて、出力信号ＤＯＵＴの上位ビットに対応するデジタル値を生成するとともに、出力信号ＤＯＵＴの下位ビットに対応するデジタル値を生成する。そして、ロジック回路５は、それら生成したデジタル値を加算することにより生成される出力信号ＤＯＵＴを、ノードＮｏを介して出力する。

上記構成のＡＤＣ７２による動作は、例えば図１１のタイミングチャートに示すような動作となる。この場合、ＡＤＣ７２は、第１実施形態のＡＤＣ１と同様の動作を行うようになっており、また、サブＡＤＣ７１は、第１構成例のサブＡＤＣ５１と同様の動作を行うようになっている。ただし、この場合、ＡＤＣ７２、つまりメインＡＤＣの動作と並行してサブＡＤＣ７１によるＡ／Ｄ変換動作が実施される。そのため、量子化器４は、時刻Ｔ１、Ｔ３、Ｔ９、Ｔ１１の時点だけでなく、時刻Ｔ２、Ｔ４、Ｔ５、Ｔ７、Ｔ１０、Ｔ１２、Ｔ１３の時点などでも量子化を実行する。

このような構成によれば、第１構成例のサブＡＤＣ５１を第１実施形態のサブＡＤＣ７として採用した場合と同様、高速化および小型化を図ることができるという効果が得られる。さらに、この場合、サブＡＤＣ７１は、ＡＤＣ７２が備える量子化器４を共有するようになっており、その分だけ回路規模が小さく抑えられる。したがって、上記構成によれば、ＡＤＣ７２全体として更なる小型化を図ることができる。

なお、上記構成では、ＡＤＣ７２における量子化に用いられる閾値電圧と、サブＡＤＣ７１における量子化に用いられる閾値電圧とが同じである場合、量子化器４は、固定の閾値電圧を用いた構成とすることができる。一方、ＡＤＣ７２における量子化に用いられる閾値電圧と、サブＡＤＣ７１における量子化に用いられる閾値電圧とが異なる場合、量子化器４は、閾値電圧の切り替えが可能な構成とすればよい。

「４」第４構成例
図１２に示す第４構成例のサブＡＤＣ８１は、第１構成例のサブＡＤＣ５１と同様、一般的な巡回型ＡＤＣとして構成されている。ただし、サブＡＤＣ８１は、積分容量に残存した電荷に対応した電圧を増幅する増幅機能を有する。すなわち、サブＡＤＣ８１は、第１構成例のサブＡＤＣ５１に対し、キャパシタＣＣ４およびスイッチＳＣ１１～ＳＣ１４が追加されている点などが異なる。

キャパシタＣＣ４の第１端子は、スイッチＳＣ１３を介してＯＰアンプ５２の反転入力端子に接続されるとともに、スイッチＳＣ１４を介してＡＧＮＤに接続されている。キャパシタＣＣ４の第２端子は、スイッチＳＣ１１を介してノードＮ５２に接続されるとともに、スイッチＳＣ１２を介してＡＧＮＤに接続されている。すなわち、サブＡＤＣ８１のＯＰアンプ５２、キャパシタＣＣ１、ＣＣ４、スイッチＳＣ２～ＳＣ４、ＳＣ１１～ＳＣ１４の接続形態は、積分器３のＯＰアンプ９、積分容量Ｃｆ１、Ｃｆ２、スイッチＳＦ１１～ＳＦ１４、ＳＦ２１、ＳＦ２２、ＳＦ２４の接続形態と同様となっている。このような構成において、第１実施形態で説明したメインＡＤＣにおける増幅動作と同様に各スイッチの切り替えが行われることにより、増幅機能が実現される。

上記構成のサブＡＤＣ８１を第１実施形態のサブＡＤＣ７として採用した場合、第１構成例のサブＡＤＣ５１を第１実施形態のサブＡＤＣ７として採用した場合と同様、高速化および小型化を図ることができるという効果が得られる。さらに、この場合、サブＡＤＣ８１は、積分容量に残存した電荷に対応した電圧を増幅する増幅機能を有する構成となっている。したがって、上記構成によれば、図２における時刻Ｔ５～Ｔ７の期間、時刻Ｔ１３～Ｔ１５の期間などに実施されていたメインＡＤＣでの増幅動作が不要となる。

メインＡＤＣでの増幅動作を省くことができれば、その増幅動作に要していた期間の分だけメインＡＤＣによるＡ／Ｄ変換動作の期間を延長して高分解能化を図ること、または、その増幅動作に要していた期間の分だけ全体の動作期間の短縮を図ることなどができる。さらに、この場合、ＡＤＣ１における増幅動作を実現するための構成を省くことができ、その分だけ回路規模を小さく抑えることができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態で示した数値などは例示であり、それに限定されるものではない。
第１実施形態では、説明を簡単化するために、図１に示すようなシングルエンドの回路構成のＡＤＣ１を例示して説明を行ったが、第１実施形態において説明した本発明に特有の構成は、差動の回路構成のＡＤＣにも適用することができる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

１、２１、３１、４１、７２…Ａ／Ｄ変換器、３、２３…積分器、４、２４…量子化器、６、２６…電荷減算部、７、２７、５１、６１、７１、８１…サブＡ／Ｄ変換器、９、２９…ＯＰアンプ、１０、１０ｐ、１０ｍ…Ｄ／Ａ変換器、Ｃｄ、Ｃｄｐ、Ｃｄｍ…ＤＡＣ容量、Ｃｆ１、Ｃｆ２、Ｃｆ１ｐ、Ｃｆ１ｍ、Ｃｆ２ｐ、Ｃｆ２ｍ…積分容量、Ｃｓ、Ｃｓｐ、Ｃｓｍ…サンプリング容量、Ｎｉ、Ｎｉｐ、Ｎｉｍ…入力ノード。

Claims (8)

1. 入力信号としてのアナログ信号をデジタル値に変換するＡ／Ｄ変換器であって、
   前記アナログ信号をサンプリングするためのサンプリング容量（Ｃｓ、Ｃｓｐ、Ｃｓｍ）と、
   ＯＰアンプ（９、２９）と、前記ＯＰアンプの第１入力端子と出力端子との間に挿入された積分容量（Ｃｆ１、Ｃｆ２、Ｃｆ１ｐ、Ｃｆ１ｍ、Ｃｆ２ｐ、Ｃｆ２ｍ）と、を有する積分器（３、２３）と、
   前記ＯＰアンプの出力信号を量子化した量子化結果を出力する量子化器（４、２４）と、
   前記量子化結果に基づいて前記積分容量に蓄積された電荷の減算を行うためのＤＡＣ電圧を決定するＤ／Ａ変換器（１０、１０ｐ、１０ｍ）と、前記ＤＡＣ電圧に応じた電荷を蓄積することができるＤＡＣ容量（Ｃｄ、Ｃｄｐ、Ｃｄｍ）と、を有する電荷減算部（６、２６）と、
   前記ＯＰアンプの出力端子に前記量子化器と並列接続され、その入力段にサンプルアンドホールド構造を有するサブＡ／Ｄ変換器（７、２７、５１、６１、７１、８１）と、
   を備え、
   前記サンプリング容量の第１端子が前記アナログ信号の入力ノード（Ｎｉ、Ｎｉｐ、Ｎｉｍ）に接続されるとともに、前記サンプリング容量の第２端子が当該Ａ／Ｄ変換器におけるアナロググランドに接続されることにより前記アナログ信号がサンプリングされ、
   前記サンプリング容量の第１端子が前記アナロググランドに接続されるとともに、前記サンプリング容量の第２端子が前記ＯＰアンプの第１入力端子に接続されることにより前記サンプリング容量から前記積分容量へと電荷が転送される電荷転送動作が行われ、
   前記ＯＰアンプの出力が前記量子化器に入力されることにより量子化が行われ、
   前記電荷減算部が前記量子化結果に基づいて前記積分容量に蓄積された電荷を減算する減算動作を所定回数だけ繰り返すことにより前記デジタル値の上位ビットが生成され、
   前記上位ビットの生成後において前記積分容量に残存した電荷に対応した電圧を増幅した電圧が前記サブＡ／Ｄ変換器に入力されることにより前記デジタル値の下位ビットが生成され、
   前記上位ビットと前記下位ビットとを加算したものが前記デジタル値として出力され、
   前記上位ビットの生成後において、前記サブＡ／Ｄ変換器におけるＡ／Ｄ変換と並行して、前記積分容量の電荷の初期化、次のＡ／Ｄ変換に係る前記電荷転送動作および前記上位ビットの生成を行うＡ／Ｄ変換器。
2. 互いに相補的である２つの前記アナログ信号の差分をデジタル値に変換する差動入力の構成であり、
   前記サンプリング容量から前記積分容量へと電荷が転送される際、前記サンプリング容量の第１端子が、前記アナロググランドに代えて、２つの前記アナログ信号のコモン電圧に接続される請求項１に記載のＡ／Ｄ変換器。
3. 互いに相補的である２つの前記アナログ信号の差分をデジタル値に変換する差動入力の構成であり、
   一方の前記アナログ信号がサンプリングされた一方の前記サンプリング容量から前記積分容量へと電荷が転送される際、一方の前記サンプリング容量の第１端子が、前記アナロググランドに代えて、他方の前記アナログ信号の入力ノードに接続される請求項１に記載のＡ／Ｄ変換器。
4. 互いに相補的である２つの前記アナログ信号の差分をデジタル値に変換する差動入力の構成であり、
   一方の前記アナログ信号がサンプリングされた一方の前記サンプリング容量から前記積分容量へと電荷が転送される際、一方の前記サンプリング容量の第１端子が、前記アナロググランドに代えて、他方の前記アナログ信号がサンプリングされた他方の前記サンプリング容量の第１端子に接続される請求項１に記載のＡ／Ｄ変換器。
5. 前記サブＡ／Ｄ変換器（５１、７１、８１）は、巡回型Ａ／Ｄ変換器として構成されている請求項１から４のいずれか一項に記載のＡ／Ｄ変換器。
6. 前記サブＡ／Ｄ変換器（６１）は、動作クロックの１周期ごとに２回のＡ／Ｄ変換を実行する倍速巡回型Ａ／Ｄ変換器として構成されている請求項１から４のいずれか一項に記載のＡ／Ｄ変換器。
7. 前記サブＡ／Ｄ変換器（７１）は、前記量子化器を用いて量子化を行うように構成されている請求項５に記載のＡ／Ｄ変換器。
8. 前記サブＡ／Ｄ変換器（８１）は、前記積分容量に残存した電荷に対応した電圧を増幅する増幅機能を有する請求項５から７のいずれか一項に記載のＡ／Ｄ変換器。

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