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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf ein Verfahren und eine Vorrichtung
für einen
Analog-Digital-Wandler und im Besonderen auf einen inkrementalen
Delta-Analog-Digital-Wandler.
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Hintergrund der Erfindung
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Analog-Digital-Wandler,
die für
Messungsanwendungen verwendet werden, unterscheiden sich insofern
von den Modulatoren, die in Telekommunikationen verwendet werden,
als sie am Anfang eines jeden Wandlungsprozesses zurückgesetzt
werden, während
sich Modulatoren fortlaufend an Variationen in dem analogen Eingangssignal
ohne Reset anpassen.
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Es
sind viele verschiedene Arten von Analog-Digital-Wandlern bekannt, unter ihnen Delta-Wandler und
Sigma-Delta-Wandler.
Sigma-Delta-Analog-Digital-Wandler, die für Messungsanwendungen verwendet werden,
verfügen
erwiesenermaßen über die
Kapazität,
eine hohe Auflösung
zu erreichen. Die Wandlungszeit in einem inkrementalen Sigma-Delta-Analog-Digital-Wandler
ist sehr lang, weil eine Auflösung
von N Bits 2N Takte erfordert. Somit können inkrementale
Sigma-Delta-Wandler nur in Anwendungen mit einer sehr niedrigen
Geschwindigkeit verwendet werden.
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Auf
dem Gebiet der Modulatoren ist eine Delta-Modulation im Allgemeinen verwendet
worden, um Sprachsignale über
ein paar Bits zu kodieren; der Delta-Modulator kann einen ungleichmäßigen Quantisierer umfassen.
Delta-Wandler haben in der Vergangenheit für Messungsanwendungen keinen
Zuspruch gefunden.
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Ein
elementarer Delta-Modulator wird in 1 und ein
elementarer Sigma-Delta-Modulator wird in 2 gezeigt.
Obwohl die Funktionen der elementaren Schaltelemente aus Gründen einer
einfacheren Darstellung getrennt gezeigt werden, ist klar, dass
in der Praxis bestimmte eingesetzte Elemente tatsächlich mehr als
einer der verschiedenen Funktionen des Modulators gemein sein können.
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Der
in 1 gezeigte Delta-Modulator empfängt ein
variables (typischerweise alternierendes) Eingangssignal X von einer
Quelle 1. Das Eingangssignal X wird einem Subtrahierer 2 in
dem Modulator zugeführt,
der außerdem
ein Rückkopplungssignal
F empfängt,
dessen Amplitude von der abgetasteten Amplitude des Eingangssignals
X bei jeder Taktperiode subtrahiert wird. Das Ausgangssignal von
dem Subtrahierer 2 wird einem Quantisierer 3 zugeführt, dessen
Ausgangssignal Q ein binäres
Signal ist, das das Vorzeichen (positiv oder negativ) des Subtrahiererausgangssignals
darstellt. Das Quantisiererausgangssignal Q wird einer Aus gangsschaltung 4 zugeführt, die
einen Dezimator umfasst, und zwar ein Tiefpassfilter und ein Abwärtsabtaster,
um ein Ausgangssignal Y zu erzeugen. Das Quantisiererausgangssignal
Q wird außerdem
einem Digital-Analog-Wandler 5 zugeführt, der ein Signal erzeugt,
dessen Amplitude das Quantisiererausgangssignal Q darstellt, und
das einem Integrator 6 zugeführt wird, der das Ausgangssignal
des Digital-Analog-Wandlers über eine
endliche Zeitperiode integriert, um das Rückkopplungssignal F zu erzeugen.
Dementsprechend bezieht sich das Ausgangssignal des Subtrahierers
auf die Differenz zwischen dem Eingangssignal X und dem Rückkopplungssignal
von dem Integrator 6.
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Der
in 2 gezeigte elementare Sigma-Delta-Modulator umfasst
Elemente ähnlich
dem Delta-Modulator von 1, die durch gleiche Bezugszeichen
bezeichnet werden. Der Sigma-Delta-Modulator umfasst einen Subtrahierer 2,
der ein Eingangssignal von der Quelle 1 und außerdem ein
Rückkopplungssignal
F empfängt,
dessen Amplitude von der abgetasteten Amplitude des Eingangssignals
X bei jeder Taktperiode subtrahiert wird. Das Ausgangssignal von
dem Subtrahierer 2 wird einem Integrator 6 zugeführt, der
das Ausgangssignal des Subtrahierers 2 über eine endliche Zeitperiode
integriert, um ein Signal zu erzeugen, das einem Quantisierer 3 zugeführt wird.
Das Ausgangssignal Q des Quantisierers 3 ist ein binäres Signal,
das das Vorzeichen (positiv oder negativ) des Subtrahiererausgangssignals
darstellt. Das Quantisiererausgangssignal Q wird einer Ausgangsschaltung 4 zugeführt, die
einen Dezimator umfasst, und zwar ein Tiefpassfilter und einen Abwärtsabtaster,
um ein Ausgangssignal Y zu erzeugen. Das Quantisiererausgangssignal
Q wird außerdem einem
Digital-Analog-Wandler 5 zuge führt, der das Rückkopplungssignal
F erzeugt, dessen Amplitude das Quantisiererausgangssignal Q darstellt.
Dementsprechend entspricht das Ausgangssignal des Subtrahierers der
Differenz zwischen dem Eingangssignal X und dem Rückkopplungssignal
von dem Digital-Analog-Wandler 5.
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Es
zeigt sich, dass der Delta-Modulator den analogen Integrator 6 in
dem Rückkopplungspfad
enthält, während sich
der analoge Integrator 6 in einem Sigma-Delta-Modulator
in dem Rückkopplungspfad
befindet.
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Der
Artikel von R. Gregorian und J. G. Gord, "A Continuously Variable Slope Adaptive
Delta Modulation Codec System",
IEEE JSSC, Band SC-18, Nr. 6, Seiten 692–700, Dezember 1983 schlägt vor,
die Antwort eines Delta-Modulators durch Verwenden eines ungleichmäßigen Quantisierers
zu verbessern, dessen Ausgangssignal über eine Amplitude verfügt, die
einen größeren Wert
für ein
großes,
seinem Eingang zugeführtes Signal
hat und einen kleineren Wert für
ein kleines, seinem Eingang zugeführtes Signal hat. Auf diese
Art und Weise kann der Delta-Modulator mit einer großen Schrittweite
auf ein schnell variierendes Eingangssignal reagieren, aber mit
einer kleineren Schrittweite, entsprechend einer feineren Auflösung, auf
ein langsam variierendes Eingangssignal reagieren, wodurch eine Überlastverzerrung
und Körnungsrauschen
verringert werden.
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Die
vorliegende Erfindung bezieht sich auf eine inkrementale Delta-Analog-Digital-Wandlung.
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Diese
elementare Schaltung eines inkrementalen Delta-Wandlers unterscheidet sich von der
eines in 1 gezeigten Modulators dadurch,
dass die Ausgangsschaltung einen digitalen Akkumulator (oder Aufwärts-/Abwärtszähler) umfasst,
wobei sowohl der analoge Integrator 6 als auch der digitale
Akkumulator am Anfang des Wandlungszyklus zurückgesetzt werden. Der digitale
Akkumulator und der analoge Integrator 6 rechnen die digitalen
Differenzsignale von dem Quantisierer 3 seit dem Reset
jeweils zusammen und integrieren die entsprechenden analogen Signale
seit dem Reset.
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Der
Artikel von A. Yufera und A. Rueda, "S2| Firstorder
Incremental A/D Converter",
IEE Proceedings: Circuits, Devices and Systems, Band 145, Nr. 2,
1. April 1998, Seiten 78–84,
offenbart ein A/D-Wandlungsverfahren durch eine inkrementale Wandlung
dieser Art, durch Verwenden eines 1-Bit Quantisierers. Der Wandler ist
ein Sigma-Delta-Wandler,
in dem der Integrator in einem Vorwärtspfad angeordnet ist.
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Die
US-Patentschrift 5 550 544 offenbart einen Sigma-Delta-Modulator, in dem der Integrator
in einem Vorwärtspfad
angeordnet ist, in dem der Quantisierer ungleichmäßig ist.
Der offenbarte Modulator ist auf eine dynamische Konfiguration anwendbar,
in der das Eingangssignal fortlaufend variiert.
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Es
besteht ein Bedarf an einem Inkremental-Delta-Analog-Digital-Wandler mit verbesserten
Merkmalen, wobei ein Quantisierer digitale Signale bei Taktintervallen
in Reaktion auf die Differenz zwischen einem analogen Eingangssignal
und dem Integral von Rückkopplungssignalen
seit einem Reset-Signal erzeugt.
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Zusammenfassung
der Erfindung
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Die
vorliegende Erfindung stellt ein Verfahren und einen Wandler zum
Wandeln eines analogen Eingangssignals (X) in ein digitales Ausgangssignal
(Y) durch eine Inkremental- Delta-Wandlung
dar, wie in den begleitenden Ansprüchen beschrieben.
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Kurze Beschreibung
der Zeichnungen
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1 ist
ein schematisches Diagramm eines Delta-Modulators,
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2 ist
ein schematisches Diagramm eines Sigma-Delta-Modulators,
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3 ist
ein schematisches Diagramm eines Inkremental-Delta-Analog-Digital-Wandlers
gemäß einer Ausführungsform
der Erfindung,
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4 ist
ein Graph der Eingangs- und Ausgangssignale eines Quantisierers
in dem Wandler von 3,
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5 ist
ein Flussdiagramm des Betriebes des Wandlers von 3,
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6 ist
ein Graph von Signalen, die in einer Simulation des Betriebes des
Wandlers von 3 auftreten,
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7 ist
ein Graph, der die Wandlungszeit des Wandlers von 3 als
eine Funktion des Eingangssignals zeigt,
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8 ist
ein vereinfachtes Schaltungsdiagramm eines Inkremental-Delta-Analog-Digital-Wandlers
gemäß einer
praktischen Ausführungsform
der Erfindung.
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9 ist
ein ausführlicheres
Schaltungsdiagramm einer bevorzugten Ausführungsform des Wandlers von 8,
und
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10 ist
ein vereinfachtes Schaltungsdiagramm einer Offset-Kompensierungsschaltung
in dem Wandler von 8.
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Ausführliche
Beschreibung der bevorzugten Ausführungsformen
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3 zeigt
einen inkrementalen Delta-Wandler für Messungsanwendungen gemäß einer
Ausführungsform
der Erfindung. In 3 werden gleiche Elemente wie
solche, die in 1 und 2 gezeigt
werden, mit gleichen Bezugszeichen bezeichnet.
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Der
in 3 gezeigte inkrementale Delta-Wandler umfasst
eine Quelle 1 eines Eingangssignals X, das am Anfang des
Messungszyklus abgetastet wird und von dem daher angenommen wird,
dass es über
dem Messungszyklus im Wesentlichen konstant ist. Das abgetastete
Eingangssignal X wird durch einen Subtrahierer 2 zugeführt, der
dann ein Rückkopplungssignal
F empfängt,
dessen Amplitude bei jeder nachfolgenden Taktperiode von der Amplitude
des Eingangssignals X subtrahiert wird. Das Ausgangssignal von dem
Subtrahierer 2 wird einem Quantisierer 7 zugeführt. Das
Quantisiererausgangssignal Q wird einer Ausgangsschaltung 8 zugeführt, die
einen Akkumulator umfasst. Das Quantisiererausgangssignal Q wird
außerdem
einem Digital-Analog-Wandler 5 zugeführt, der
ein Signal erzeugt, dessen Amplitude proportional zu dem numerischen
Wert des Quantisiererausgangssignals Q ist und einem Integrator 6 zugeführt wird,
der das Ausgangssignal des Digital-Analog-Wandlers integriert, um
das Rückkopplungssignal
F zu erzeugen. Reset-Mittel, symbolisch als die Schalter 9 und 10 gezeigt,
setzen den Akkumulator 8 und den Integrator 6 am
Anfang des Messungszyklus zurück.
Dementsprechend entspricht das Ausgangssignal des Subtrahierers
der Differenz zwischen dem Anfangswert des Eingangssignals X und
dem Rückkopplungssignal
F, das das Integral der aufeinander folgenden Werte des analogen
Signals entsprechend den durch den Integrator 6 integrierten
Quantisiererausgangssignalen umfasst.
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Gemäß dieser
Ausführungsform
der Erfindung ist der Quantisierer 7 ein ungleichmäßiger Quantisierer, dessen
Ausgangssignal einen von vier verschiedenen numerischen Werten ±q, ±r, annimmt.
Das Ausgangssignal ist ±r,
wenn seine Eingabe Q größer als
ein Schwellenwert Vt (kleiner als –Vt) ist, und ±q, wenn seine Eingabe Q kleiner
als Vt (größer als –Vt)
ist, wobei die Ausgabe des Digital-Analog-Wandlers 5 einen von vier entsprechenden
Werten ±Vq und ±Vr annimmt, wobei r und Vr im
Wesentlichen größer als
q und Vq sind. Ein Vorteil eines solchen
ungleichmäßigen Quantisierers
besteht darin, dass die Wandlungszeit verkürzt wird, ohne die Genauigkeit
der Messung zu beeinträchtigen,
da die Wandlung den asymptotischen Wert schneller annähert, mit
großen
Schritten |r| und |Vr|, bis sich die Ausgabe
des Integrators 6 näher
als ±Vt zu dem Eingangssignal X befindet, und dann
ihre Annäherung
an den asymptotischen Wert langsamer fortsetzt, mit kleinen Schritten
|q| und |Vq|, was eine hohe Genauigkeit
in dem Ergebnis liefert. Der Eingangsspannungsbereich des Analog-Digital-Wandlers
ist auf ±Vr begrenzt.
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4 zeigt
die Merkmale des Quantisierers 7, wobei die horizontale
Achse das Signal Q von dem Subtrahierer 2 und die vertikale
Achse den Wert des analogen Signals bei dem Ausgang des Digital-Analog-Wandlers 5 entsprechend
der Ausgabe des Quantisierers 7 darstellen. Am Anfang des
Messungszyklus hat das Signal Q einen Wert, der gleich dem Eingangssignal
X ist, und wenn X größer als
Vt ist, nimmt die Ausgabe des Quantisierers
den numerischen Wert r und die Ausgabe des Digital-Analog-Wandlers 5 die
Spannung Vr an. Bei jeder nachfolgenden
Taktperiode verringert das Rückkopplungssignal
F die Größe der Ausgabe
Q des Subtrahierers 2, bis sie kleiner als Vt ist.
Wenn die Größe von X
kleiner als Vt ist, nimmt die Ausgabe des
Quantisierers 7 den numerischen Wert q an und die Ausgabe
des Digital-Analog-Wandlers 5 wird
Vq.
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Das
Betriebsverfahren wird in 5 gezeigt
und beginnt mit einer Reset-Stufe 11, in der der Integrator 6 und
der Akkumulator 8 auf Null zurückgesetzt werden, sodass das
Rückkopplungssignal
F Null ist und, bevor das Eingangssignal X abgetastet wird, die
Ausgabe Q des Subtrahierers 2 Null ist. In der nächsten Stufe 12 wird
der Wandler initialisiert, wobei das Signal X durch den Subtrahierer 2 abgetastet
wird, sodass die Subtrahiererausgabe Q gleich X ist, wird die digitale
Ausgabe Y auf den mittleren Bereich des Akkumulators 8 eingestellt,
hier für
einen 10-Stufen-Binärzähler dargestellt,
sodass Y gleich 511 ist, und wird ein Index E1 gesetzt, um das Vorzeichen
(positiv oder negativ) des Ausgangssignals Q des Subtrahierers 2 anzuzeigen.
Der Initialisierungsschritt 12 kann mehrere Taktperioden
in Anspruch nehmen, an deren Ende der Prozess in die Rückkopplungsschleife
eintritt.
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In
einer ersten Rückkopplungsstufe 13 werden
dann das Ausgangssignal Q von dem Subtrahierer 2 auf seinen
Wert in der vorherigen Taktperiode minus dem neuen Rückkopplungssignal
F und ein Index E2 auf das neue Vorzeichen des Ausgangssignals Q
eingestellt. Die folgende Stufe hängt von einer Bedingung 14 ab, ob
der Modulus des Ausgangssignals Q des Subtrahierers 2 größer als
der Schwellenwert Vt ist oder nicht. Wenn
ja, wird, in einer Stufe 15, das Rückkopp lungssignal F durch die
Ausgabe Vr des Digital-Analog-Wandlers 5 erhöht, entsprechend
einem großen
Schritt multipliziert mit dem Vorzeigen des Ausgangssignals Q des Subtrahierers 2 und
multipliziert mit der Verstärkung
g der Integratorrückkopplung;
das digitale Ausgangssignal Y wird durch den numerischen Wert r
(in diesem Beispiel =25) erhöht, entsprechend
einem großen
Schritt multipliziert mit dem Vorzeichen des Ausgangssignals Q des
Subtrahierers 2; der Index E1 wird auf den Wert des Index
E2 eingestellt und das Verfahren kehrt zu dem Rückkopplungsschritt 13 zurück.
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Wenn
die Bedingung 14 negativ war, wobei der Modulus des Signals
Q kleiner als Vt ist, hängt der nächste Schritt von einer Bedingung 16 ab,
ob der Index E1 von dem Index E2 verschieden und E1 positiv ist; wenn
E1 nicht von E2 verschieden ist, impliziert dies, dass sich der
Analog-Digital-Wandler
noch dem Eingangssignal X annähert;
in diesem Fall, bei der Stufe 17, werden das Rückkopplungssignal
F und das Ausgangssignal Y jeweils durch die kleinen Schritte Vq und q (in diesem Beispiel = 21),
multipliziert mit dem Vorzeichen des Ausgangssignals Q, angepasst.
Wenn die Ausgabe des analogen Integrators 6 die Anfangsamplitude
des Eingangssignals X erreicht und passiert, ändert die Ausgabe des Quantisierers 7 sein
Vorzeichen, und dies wird verwendet, um das Ende der Wandlungsoperation
zu definieren. Dies wird durch eine positive Reaktion auf die Bedingung 16 bedeutet
und der Messungszyklus passiert zu einer niederwertigsten Bit('LSB')-Stufe 18.
Wenn, bei der Bedingung 16, E1 positiv ist, obwohl E2 negativ
ist, impliziert dies, dass X positiv war, und der Prozess geht direkt
zu der LSB-Stufe 18 weiter; wenn jedoch E1 negativ ist,
obwohl E2 positiv ist, impliziert dies, dass X negativ war, und der
Prozess passiert, um eine identische LSB-Stufe 18 zu halten,
zuerst wieder durch die Stufe 18, um das Vorzeichen des
Signals Q umzukehren.
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Bei
der LSB-Stufe 18 wird der Wert des Rückkopplungssignals durch Vq/2, multipliziert mit dem Vorzeichen des
Signals Q und multipliziert mit der Verstärkung der Integratorrückkopplung,
erhöht,
E1 auf E2 eingestellt, E2 auf das Vorzeichen des Signals Q eingestellt
und das Signal Q auf seinen Wert in der vorherigen Taktperiode eingestellt,
der kleiner als der Wert des Rückkopplungssignals
F ist.
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Die
Extraktion des niederwertigsten Bits (LSB) nimmt nur eine zusätzliche
Taktperiode in Anspruch. Tatsächlich
hängt am
Ende der Wandlung der folgende Schritt, wenn die Schrittweite zu
Vq/2 geändert
wird, von einer Bedingung 19 ab, ob der Index E2 positiv
ist: wenn ja, wird die Zählung
des Akkumulators 8 durch eins inkrementiert, und wenn nein,
bleibt sie ungeändert.
Der Wandlungszyklus wird dann beendet.
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Es
wird angenommen, dass die Eingangsspannung X während des Wandlungsprozesses
konstant ist. Die obige Beschreibung zeigt, dass die Ausgangssignale
wie folgt geschrieben werden können: yd[Nck] = Nl·r + Ns·q (1) ya[Nck] = Nl·g·Vr + Ns·g·Vq (2) Vr/Vq = r/q (3)wobei
Nck die Gesamtzahl von Schritten oder Takten
in dem aktuellen Zyklus darstellt, yd[Nck) den Wert des digitalen Ausgangssignals
Y nach Nck Schritten darstellt, Nl die Zahl von großen Schritten darstellt, Ns die Zahl von kleinen Schritten darstellt
und die Gesamtzahl von Schritten oder Takten Nck =
Nl + Ns ist.
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Offensichtlich
stellt die minimale Schrittweite die Auflösung des ADC dar. Somit benötigen wir
für eine Auflösung von
N-1 Bits:
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In
dem vorliegenden Beispiel wird die Spannungsreferenz durch eine
Bandlücken-Referenzspannung Vr = 1,2 V zur Verfügung gestellt. Die Zielauflösung des
ADC ist 10 Bits über
einem Eingangsspannungsbereich von 2,4V, somit ist 1 LSB = 2,34375
mV. Die Spannungen Vt und Vq werden
vorzugsweise durch einen Widerstandspannungsteiler erzeugt. Der
analoge Integrator ist vorzugsweise ein Switched-Capacitor-Integrator, dessen
Verstärkung
durch Kondensator-Verhältnisse
eingestellt wird. Die zwei ersten in dem Analog-Digital-Wandler
zu wählenden
Parameter sind die Spannung und die Integratorverstärkung g.
Es werden Vorkehrungen getroffen, um sicherzustellen, dass wenn
die Quantisierereingabe die Schwellenspannung Vt passiert, sich
die Quantisierereingabe bei dem nächsten Takt in dem Bereich
zwischen +Vt und –Vt befindet.
Sonst oszilliert die Quantisierereingabe um +Vt und –Vt. Diese Bedingung erfordert: 2·Vt > g·Vr (5)
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Die
folgenden Werte werden in dem vorliegenden Beispiel verwendet und
es hat sich gezeigt, dass sie einen guten Kompromiss zwischen Genauigkeit,
Wandlungszeit und Stromverbrauch zur Verfügung stellen: g = 1/16; Vq =
Vr/16; Vt = Vr/24 (7)
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Diese
Werte entsprechen einer Auflösung
von 9 Bits. Das letzte Bit des ADC wird von der halb bewerteten
Schrittweite Vq/2 erhalten, die nur bei
dem letzten Takt des Wandlungszyklus verwendet wird.
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Es
wird nun auf 6 Bezug genommen, darin wird
der Betrieb der Schaltung von 3 gemäß dem Algorithmus
von 5 durch eine Simulation dargestellt, in der das
Ausgangssignal Y durch eine proportionale Spannung dargestellt wird,
sodass im Originalmaßstab
Y gleich Vr ist. Diese Simulation stellt
den Betrieb dar, bei dem die Messungszyklusbeendigungsoperationen 18 und 19 gesperrt
sind. Von den Taktperioden Null bis 19 ist das Eingangssignal X
Null und das Ausgangssignal Y schwankt zwischen plus und minus Vq. In der Taktperiode 20 wird das
Eingangssignal X auf + 0,2 Volt erhöht. In der Taktperiode 21 wird
das Ausgangssignal Y durch einen Betrag erhöht, der Vr entspricht.
In der Taktperiode 22 erhöht der Integrator 6 das
Rückkopplungssignal
F durch den selben Betrag Vr und die Ausgabe
Y von dem Akkumulator 8 nimmt um einen entsprechenden Betrag
zu. Die Ausgabe F und Y des Integrators 6 und des Akkumulators 8 nehmen
wieder um den selben Betrag Vr in der Taktperiode 23 zu.
In der Taktperiode 24 wird die Ausgabe Q des Subtrahierers 2 kleiner
als der Schwellenwert Vt und das Ausgangssignal
Y nimmt um den kleineren Betrag Vq zu. Das
Ausgangssignal Y und das Rückkopplungssignal
F fahren fort, durch die kleinen Schritte Vq zuzunehmen,
bis zu der Taktperiode 28, wenn sich das Vorzeichen des
Signals Q von dem Subtrahierer 2 von positiv nach negativ ändert und das
Ausgangssignal Y um Vq abnimmt, anstatt
zuzunehmen. In dieser Simulation oszillieren das Ausgangssignal
Y und das Rückkopplungssignal
F nachfolgend um den Wert, der dem Eingangssignal X entspricht,
obwohl der Messungszyklus in der Praxis entsprechend dem in 5 gezeigten
Algorithmus mit den Operationen 18 und 19 enden
würde.
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Die
Zahl von Taktzyklen ist in 7 als eine
Funktion des Eingangssignalpegels für eine vollständige Wandlung
aufgetragen. Es ist zu sehen, dass der minimal erforderliche Takt
Nck|min = 2, der
maximale Takt Nck|max =
28 und der durchschnittliche Takt Nck|ave = 14,28 ist. Dies bedeutet, dass der
Stromverbrauch der Schaltung außerdem
von dem Eingangssignalpegel abhängt.
Dementsprechend wird, in der bevorzugten Ausführungsform, die Schaltung an
dem Ende eines jeden Wandlungsprozesses ausgeschaltet, sodass der
durchschnittliche Stromverbrauch der Schaltung tatsächlich durch
zwei geteilt wird.
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8 zeigt
in ausführlicherer
Form eine praktische Ausführungsform
des in 3 gezeigten elementaren Analog-Digital-Wandlers. In dieser Ausführungsform
wird das Eingangssignal X zuerst abgetastet und danach wird davon,
in aufeinanderfolgenden Taktperioden, durch Verwenden einer Switched-Capacitor-Schaltung
mit einem gewöhnlichen
Verstärken,
der die Abtast-, Integrations- und Subtraktionsoperationen durchführt, das
Rückkopplungssignal
F subtrahiert.
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Das
Eingangssignal X wird einem Anschluss 20 zugeführt, der
mit der linken Platte des Abtastkondensators Cs durch
einen ersten Abtastschalter S2 verbunden ist, wobei die linke Platte
des Kondensators Cs durch einen ersten Initialisierungsschalter
S1 mit der Erde verbunden ist. Die rechte Platte des Abtastkondensators
Cs ist durch einen zweiten Initialisierungsschalter
S1 mit der Erde und mit dem negativen Eingang eines Verstärkers 21 durch
einen zweiten Abtastschalter S2 verbunden, wobei der positive Eingang
des Verstärkers 21 mit
der Erde verbunden ist. Das Ausgangssignal Q des Verstärkers 21 wird
durch eine Rück kopplungsschleife
seinem negativen Eingang durch einen Integrationskondensator Ci, parallel zu dem Reset-Schalter 10, zugeführt. Der
Ausgang des Digital-Analog-Wandlers 5 ist durch einen ersten
Integrierphasenschalter ∅1 mit der rechten Platte eines
Rückkopplungskondensators
Cf verbunden, wobei die rechte Platte des Kondensators Ci außerdem
durch einen zweiten Integrierphasenschalter ∅2 mit der
Erde verbunden ist. Die linke Platte des Kondensators Cf ist durch
einen anderen ersten Integrierphasenschalter ∅1 mit der
Erde und durch einen anderen zweiten Integrierphasenschalter ∅2
mit dem negativen Anschluss des Verstärkers 21 verbunden.
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Der
Quantisierer 7 umfasst die drei Komparatoren 22, 23 und 24 und
eine Logikschaltung 25. Die positiven Eingangsanschlüsse eines
jeden der Komparatoren 22, 23 und der negative
Eingangsanschluss des Komparators 24 sind mit dem Ausgang
des Verstärkers 21 verbunden.
Der negative Eingangsanschluss des Komparators 22 empfängt eine
Spannung Vt, der negative Eingangsanschluss
des Komparators 23 ist mit der Erde verbunden und der positive
Eingangsanschluss des Komparators 24 empfängt eine
Schwellenspannung –Vt. Die Ausgänge eines jeden der Komparatoren 22, 23 und 24 sind
mit der Logikschaltung 25 verbunden, die den digitalen
Wert r, q, oder q/2 auswählt,
der zugeführt
wird, um den Aufwärts-Abwärts-Zähler 8 mit
dem geeigneten positiven oder negativen Vorzeigen zu inkrementieren
und außerdem
die entsprechende Ausgangsspannung Vr, Vq, oder Vq/2 des
Digital-Analog-Wandlers 5 auszuwählen.
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Unter
Betriebsbedingungen beginnt der Messungszyklus mit der Reset-Stufe 11,
in der die Initialisierschalter S1 geschlossen und die Abtastschalter
S2 geöffnet
sind, um so den Abtastkondensator Cs mit
der Erde kurzzuschließen,
während
er gegenüber
dem Verstärker 21 isoliert
ist. Der Schalter 10 ist ebenfalls geschlossen, um den
Integrierkondensator Ci kurzzuschließen.
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Während der
Abtastphase 12 sind, während
einer oder mehreren Abtasttaktperioden, die Initialisierschalter
S1 geöffnet
und die Abtastschalter S2 geschlossen, um so die linke Platte des
Kondensators Cs bis zu der Spannung des
Signals X aufzuladen, wobei seine rechte Platte mit dem negativen
Eingangsanschluss des Verstärkers 21 verbunden
ist. Während
dieser Zeit arbeitet die Schaltung als ein Switched-Capacitor-Verstärker mit
einer Eins-Verstärkung,
sodass der Integrierkondensator Ci bis zu
der Spannung X aufgeladen wird. Wenn die Abtastung abgeschlossen
ist, werden die Schalter S1 und S2 geöffnet, um den Verstärker gegenüber dem.
Abtastkondensator Cs zu isolieren. Der Quantisierer 7 registriert
den Wert des Ausgangssignals Q des Verstärkers 21 relativ zu
der Schwellenspannung plus und minus Vt und
relativ zur Erde, als eine Funktion der Ausgaben der Komparatoren 22, 23 und 24.
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In
der nächsten
Taktperiode werden die Werte des Inkrements plus oder minus r, q,
oder q/2 dem Zähler 8 zugeführt und
die entsprechenden Werte plus oder minus Vr,
Vq, oder Vq/2 bei
dem Ausgang des Digital-Analog-Wandlers 5 werden ausgewählt und
der Rückkopplungsschleife
zugeführt.
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Während der
Rückkopplungsphasen 13 bis 19 sind
die ersten Rückkopplungsschalter ∅1
anfangs geschlossen, um den Rückkopplungskondensator
Cf bis zu der ausgewählten Ausgangsspannung von
der ausgewählten
Digital-Analog-Wandlerseite
aufzuladen, und während
der nächsten
Taktperiode sind die Schalter ∅1 geöffnet und die Rückkopplungs schalter ∅2
geschlossen, um die Ladung des Rückkopplungskondensators
Cf zu dem Kondensator Ci über den
negativen Eingang des Verstärkers 21 zu überführen.
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Die
Verstärkung
des Integrators ist durch das Verhältnis der Rückkopplungs- und Integrierkapazitäten gegeben:
g = Cf/Ci. Es hat
sich herausgestellt, dass ein Wert von 60 dB für die Verstärkung A des Verstärkers 21 ausreicht,
um einen Fehler aufgrund eines Integrator-Leckstroms unter 0,2 LSB
zu halten, und dass eine Verstärkung
von 75 dB den Fehler auf 0,04 LSB verringert; dementsprechend spricht
die Schaltung auf die Verstärkung
A des Verstärkers 21 nicht
an.
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Es
wird nun auf 9 Bezug genommen, darin sind,
in der bevorzugten Ausführungsform,
geeignet für
eine Implementierung in eine integrierte Schaltung, die Subtrahierer- und Integratorschaltungen 2 und 6 und
die Quantisiererschaltung 7 Volldifferentialimplementierungen,
um Residuumsfehler zu verringern. In 9 werden
gleiche Bezugszeichen für
gleiche Komponenten verwendet.
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In
dem Differentialsubtrahierer 2 wird das Eingangssignal
X, das der oberen Hälfte
der Differentialimplementierung zugeführt wird, mit einer Spannung
Vref verglichen, die der unteren Hälfte der
Differentialimplementierung zugeführt wird. Die Steuerlogik 25 erzeugt
ein Signalvorzeichen von den Ausgaben der Komparatoren 22, 23 und 24,
das das Vorzeichen des Ausgangssignals Q von dem Verstärker 21 anzeigt.
Die Ausgabe des Digital-Analog-Wandlers 5 wird dem positiven
oder negativen Eingang des Verstärkers 21 entsprechend dem
Wert des Signalvorzeichens zugeführt.
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Um
eine Verstärkeroffsetspannung
zu kompensieren, wird eine Offsetkompensationsschaltung 26 zwischen
den Schaltern S2 und den Eingängen
des Verstärkers 21 eingefügt. 10 zeigt
eine Offsetkompensationsschaltung in einer einseitigen Form für den Verstärker 21 von 8;
seine Adaptation zu einer Volldifferentialimplementierung, wie in 9,
ist für
den Fachmann auf dem Gebiet offensichtlich. Die Offsetkompensationskomponenten
umfassen einen Kondensator Cc, der zwischen
dem Schalter S2 und dem negativen Eingang des Verstärkers 21 eingefügt ist,
einen Schalter D, der zwischen der linken Platte des Kondensators
Cc und der Erde geschaltet ist, einen Schalter
D, der zwischen der linken Platte des Kondensators Ci und
dem negativen Eingang des Verstärkers 21 in
Reihe geschaltet ist, und einen Schalter D, der zwischen der linken Platte
des Kondensators Ci und der linken Platte
des Kondensators Cc geschaltet ist. Unter
Betriebsbedingungen wird der Offset einmal am Anfang eines jeden
Wandlungszyklus am Ende der Reset-Stufe 11 abgetastet. Während der
Taktphase D werden die Schalter D geschlossen, genauso wie der Schalter 10;
der Schalter D ist geöffnet;
der Integrierkondensator Ci entlädt und gleichzeitig
lädt der
Kompensationskondensator Cc bis zu der Eingangsoffsetspannung
des Verstärkers
auf. Während
der nachfolgenden Abtastphasen und Rückkopplungsphasen ist die virtuelle
Erdung der Schaltung die linke Platte des Kondensators Cc, sodass die Offsetspannung durch die Spannung über dem
Kondensator Cc korrigiert wird.
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Es
wird erneut auf 9 Bezug genommen, darin enthält jeder
der Komparatoren 22, 23 und 24 einen jeweiligen
Vorverstärker 22a, 23a, 24a,
die die Funktionen sowohl eines Differentialvergleichs als auch
einer Offsetkompensation für
die Komparatoren durchführen,
und einen Kondensator Ccmp, der mit jedem
Eingang eines jeden der Vorverstärker 22a, 23a und 24a in
Reihe geschaltet ist. Der positive Eingang des Vorverstärkers des
Komparators 22 ist durch den jeweiligen Kondensator Ccmp mit dem positiven Integratorausgang des Verstärkers 21 durch
einen Schalter ∅1 und mit der Referenzspannung Vref durch einen Schalter ∅2 verbunden.
Der negative Eingang des Vorverstärkers ist durch den jeweiligen
Kondensator Ccmp mit dem negativen Ausgang
des Integratorverstärkers 21 durch
einen Schalter ∅1 und mit einer Spannung Vref – Vt durch einen Schalter ∅2 verbunden.
Der Komparator 24 ist genau umgekehrt verbunden. Die positiven
und negativen Eingänge
des Komparators 23 sind durch die jeweiligen Kondensatoren
Ccmp jeweils mit den positiven und negativen
Ausgängen
des Integratorverstärkers 21 durch
die Schalter ∅1 und mit der Referenzspannung Vref durch die
Schalter ∅2 verbunden. Jeder Ausgang eines jeden der Vorverstärker 22a, 23a und 24a ist
mit seinem entsprechenden Eingang durch einen jeweiligen Schalter ∅1
verbunden. Unter Betriebsbedingungen ist der Vorverstärker während der
Taktphase ∅1 als ein Spannungsnachfolger konfiguriert,
sodass die rechten Platten der Kondensatoren Ccmp,
die in Reihe mit den Vorverstärkereingängen eingefügt sind,
anfänglich
bis zu dem Vorverstärkereingangsoffset
aufgeladen werden und die linken Platten mit den Integratorausgängen verbunden
sind. In der Taktphase ∅2 werden die linken Platten der
Kompensationskondensatoren Ccmp bis zu den Eingangsspannungen
Vref, oder Vref – Vt aufgeladen.
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Der
Digital-Analog-Wandler 5 umfasst eine Kette von Einheitswiderständen. Die
Spannung Vr wird der Reihenschaltung der
4 Einheitswiderstände 27,
der 2 Einheitswiderstände 28,
der 12 Einheitswiderstände 29, der
3 Einheitswider stände 30 und
der 3 Einheitswiderstände 31 zugeführt. Ein
einzelner Einheitswiderstand 32 ist mit der Reihenkombination
der Einheitswiderstände 27 und 28 parallel
geschaltet und ein Einheitswiderstand 33 ist mit der Reihenkombination
der Einheitswiderstände 30 und 31 parallel
geschaltet. Die Spannung Vref minus Vt wird von der Verbindung zwischen den Widerständen 27 und 28 erhalten.
Die Spannung Vq wird von der Verbindung
zwischen den Widerständen 29 und 30 und
die Spannung Vq/2 von der Verbindung der Widerstände 30 und 31 erhalten.
Da nur die Spannungen Vq und Vq/2
von dem Widerstandsnetzwerk abgeleitet werden, wobei die Spannung
Vr direkt von einer Referenzspannung abgeleitet
wird, betreffen Ungenauigkeiten in den Werten der Einheitswiderstände in dem
Netzwerk nur die Werte der in dem Integrator verwendeten 1*LSB und
2*LSB. Dementsprechend verfügt
das Ergebnis über
eine geringe Empfindlichkeit gegenüber Ungenauigkeiten der Einheitswiderstände.
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Der
in den Zeichnungen gezeigte Analog-Digita-Wandler stellt einen guten
Kompromiss zwischen Geschwindigkeit, Genauigkeit und Stromverbrauch
dar. Weiterhin sehen spezielle Konstruktionstechniken eine verringerte
Empfindlichkeit gegenüber
einer analogen Schaltung vor. Die vorgeschlagene Architektur ist
im Besonderen für
Anwendungen mit niedriger Leistung, mittlerer Geschwindigkeit und
mittlerer Auflösung
nützlich, und
ist schneller als ein Sigma-Delta-Wandler. Im Vergleich zu einem
zyklischen Wandler benötigt
der in den Zeichnungen gezeigte Wandler nur einen betriebsbereiten
Verstärker,
anstatt zwei, und zwei große
Kondensatoren, anstatt sieben; obwohl er mehr Komparatoren verwendet,
belegen sie relativ wenig von dem Halbleiterbereich und die Takterzeugung
ist im Wesentlichen einfacher. Der in den Zeichnungen gezeigte Wandler verfügt über eine
zufriedenstellende Genauigkeit.
