KR100789907B1 - 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기 - Google Patents

확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기 Download PDF

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Abstract

본 발명은 제1 아날로그 입력 신호로부터 상기 제1 아날로그 입력 신호를 연산하여 디지털 변환한 신호의 MSB 신호를 출력하는 제1 증분형 시그마 델타 A/D 변환기와, 상기 제1 증분형 시그마 델타 A/D 변환기 내부의 적분 전압을 입력받아 상기 제1 아날로그 입력 신호를 연산하여 디지털 변환한 신호의 LSB 신호를 출력하는 제2 증분형 시그마 델타 A/D 변환기를 포함하는 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 관한 것이다.
본 발명에 따르면, 저전력 소모 및 작은 면적으로 확장 카운팅 증분형 시그마 델타 A/D 변환기를 제공할 수 있으며 MSB와 LSB 결정의 2 단계 동작에서 각각 결정시에 독립적으로 동작하도록 구성하여 변환 속도를 향상시킬 수 있으며 LSB의 비트의 결정을 위한 증분형 시그마 델타 A/D 변환기의 입력에 반전 샘플/홀드부 회로를 사용하여 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기 구조에서 LSB의 비트 결정시에 미치는 오프셋 전압의 영향을 줄일 수 있어서 저전력 고해상도가 요구되는 USN RFID 모듈 응용 분야에 적용이 가능하다.
A/D 변환기, 시그마 델타 A/D 변환기, 증분형 시그마 델타 A/D 변환기, 확장 카운팅 증분형 시그마 델타 A/D 변환기, 샘플/홀드부, 반전 샘플/홀드부, 변환 속 도, 오프셋 전압, 해상도

Description

확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기{EXTENDED COUNTING INCREMENTAL SIGMA DELTA ANALOGUE-TO-DIGITAL CONVERTOR}
도 1a 내지 도 1d는 종래의 A/D 변환기의 예시적인 블록도 및 주파수 도메인에서의 변환 특성을 나타내는 도면.
도 2a 내지 도 2c는 종래의 1차 시그마 델타 변조부의 예시적인 구성을 나타내는 블록도.
도 3은 주파수 영역에서 노이즈의 전력에 대한 함수를 나타내는 도면.
도 4는 종래의 1차 시그마 델타 변조부를 구현한 회로도.
도 5는 종래의 1차 시그마 델타 변조부의 입력 신호에 대한 디지털 형태의 출력 신호를 나타내는 도면이다.
도 6은 디터링 신호를 인가하는 구성이 포함된 1차 시그마 델타 변조부의 블록도.
도 7은 종래의 증분형 시그마 델타 A/D 변환기의 예시적인 블록도.
도 8은 종래의 증분형 시그마 델타 A/D 변환기의 예시적인 회로도.
도 9는 종래의 증분형 시그마 델타 A/D 변환기에서 시가에 따른 적분기 출력 전압 변화를 나타내는 도면.
도 10은 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기의 예시적인 블 록도.
도 11은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 예시적인 블록도.
도 12는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기를 스위치드 커패시터를 이용하여 구현한 회로도.
도 13은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 동작 상황의 흐름도.
도 14는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 연산 증폭기의 예시적인 회로도.
도 15a 내지 도 15b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 연산 증폭기의 특성 분석을 나타내는 도면.
도 16은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 비교부의 예시적인 회로도.
도 17a 내지 도 17b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 비교부의 특성 분석을 나타내는 도면.
도 18은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 래치의 예시적인 회로도.
도 19a 내지 도 19b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 제1 샘플/홀드부와 제2 샘플/홀드부의 예시적인 회로도이다.
도 20a 내지 도 20b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 제1 샘플/홀드부와 제2 샘플/홀드부의 클럭 변화에 따른 시간 응답 특성을 나타내는 도면.
도 21a 내지 도 21b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 제1 샘플/홀드부와 제2 샘플/홀드부의 입력 전압에 대한 출력 전압 특성 곡선을 나타내는 도면.
도 22는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 출력단의 예시적인 회로도.
도 23은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기가 아날로그 신호를 7 비트의 디지털 신호로 변환할 때의 INL을 시뮬레이션한 결과를 나타내는 도면.
도 24는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 시뮬레이션에서 입력 전압에 따른 양자화 전압을 나타내는 도면.
도 25는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 MSB와 LSB를 결정하는 시간의 타이밍을 나타내는 도면.
도 26은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 MSB와 LSB를 결정하는 각각의 증분형 시그마 델타 A/D 변환기의 스위치드 커패시터 적분기의 출력값의 변화를 나타내는 도면.
도 27은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기 전체 회로의 레이아웃을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
110: 안티-에일리어싱 필터부 120: 샘플/홀드부
130: 양자화부 140: 디지털 인코딩부
150: 시그마 델타 변조부 160: 디지털 데시메이션 필터부
165: 뺄셈기 170: 적분기
175: 비교기 180: 잡음 부가부
200: 1차 시그마 델타 변조부 210: 샘플/홀드부
220: 뺄셈기 230: 적분기
240: 비교기 250: 카운터
300: 증분형 시그마 델타 A/D 변환기
310: 제1 샘플/홀드부 315: 제2 샘플/홀드부
320: 제1 피드백부 325: 제2 피드백부
330: 제1 적분부 335: 제2 적분부
340: 제1 비교부 345: 제2 비교부
350: 제1 필터부 355: 제2 필터부
360: 반전부
본 발명은 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 관한 것으로, 더욱 구체적으로는 저전력 소모 및 작은 면적으로 확장 카운팅 증분형 시 그마 델타 A/D 변환기를 제공할 수 있으며 MSB와 LSB 결정의 2 단계 동작에서 각각 결정시에 독립적으로 동작하도록 구성하여 변환 속도를 향상시킬 수 있으며 LSB의 비트의 결정을 위한 증분형 시그마 델타 A/D 변환기의 입력에 반전 샘플/홀드부 회로를 사용하여 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기 구조에서 LSB의 비트 결정시에 미치는 오프셋 전압의 영향을 줄일 수 있는 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 관한 것이다.
샘플링 종류에 따라서 아날로그-디지털(A/D) 변환기는 나이키스트 A/D 변환기와 시그마 델타 A/D 변환기로 구분할 수 있다.
도 1a 내지 도 1d는 종래의 A/D 변환기의 예시적인 블록도 및 주파수 도메인에서의 변환 특성을 나타내는 도면으로서, 도 1a는 나이키스트 A/D 변환기의 예시적인 블록도를 나타내며, 도 1b는 나이키스트 A/D 변환기의 주파수 도메인에서의 변환 특성을 나타내며, 도 1c는 시그마 델타 A/D 변환기의 예시적인 블록도를 나타내며, 도 1d는 시그마 델타 A/D 변환기의 주파수 도메인에서의 변환 특성을 나타낸다.
도 1a 내지 도 1d를 참조로 종래의 나이키스트 A/D 변환기와 비교한 시그마 델타 A/D 변환기의 주요한 특징을 기술하면 다음과 같다.
나이키스트 A/D 변환기는 안티-에일리어싱(anti-aliasing) 필터부(110)와, 샘플/홀드(sample/hold)부(120)와, 양자화부(130)와, 디지털 인코딩부(140)를 포함한다.
도 1b에서 도시되듯이 주파수 대역폭 안에서 데이터가 좁게 분포하므로 나이 키스트 A/D 변환기는 에일리어싱 노이즈 방지를 위한 필터링 과정을 선행한다.
그러나 시그마 델타 A/D 변환기는 과도 샘플링을 하기 때문에 도 1d에 나타난 것처럼 주파수 대역폭 안에서 데이터가 넓게 퍼져 나타나므로 에일리어싱 문제가 나타나지 않는다.
시그마 델타 A/D 변환기는 나이키스트 A/D 변환기와 달리 각 아날로그 회로 블록간의 매칭, 샘플/홀드 회로의 정확도나 트리밍에 의존하는 정도가 작고 회로 구성 면에 있어서 아날로그 부분도 전체 회로에서 적은 부분만을 차지한다. 따라서 과도 샘플링과 잡음 변형 동작을 하는 시그마 델타 A/D 변환기는 나이키스트 A/D 변환기보다 매우 높은 해상도를 얻을 수 있는 특징을 가진다.
도 1c에 도시된 구성을 참조로 시그마 델타 A/D 변환기에 대해서 좀더 상세히 설명하면 다음과 같다.
도시되듯이 시그마 델타 A/D 변환기는 시그마 델타 변조부(150)와, 디지털 데시메이션(decimation) 필터부(160)를 포함한다.
시그마 델타 변조부(150)는 과도 샘플링을 수행하여 양자화 잡음의 전력을 줄이고 등가적으로 양자화에서 얻을 수 있는 비트의 개수를 증가시키는 것이다. 시그마 델타 변조부(150)에서 양자화 잡음은 대역폭 안에서는 크기가 작아지고 대역폭 밖에서 크기가 커지는 형태로 변하는 잡음 변형 과정을 거친다.
디지털 데시메이션 필터부(160)는 시그마 델타 변조부(150)의 고속 디지털 출력 신호를 나이키스트 주파수 대역으로 낮추는 다운 샘플링을 수행하고 비트 수가 낮은 저해상도의 디지털 출력들의 값들을 평균하여 높은 해상도를 갖는 값으로 변환하고, 대역폭 밖의 크기가 커진 잡음을 디지털 저주파 필터로 제거하는 것이다.
이러한 과정을 통하여 낮은 주파수 대역에서 랜덤 노이즈가 감소한 신호를 획득할 수 있다.
이하 시그마 델타 변조부(150)의 동작에 대해서 좀더 상세히 설명한다.
도 2a 내지 도 2c는 종래의 1차 시그마 델타 변조부의 예시적인 구성을 나타내는 블록도이다.
도 2a에 도시되듯이 종래의 1차 시그마 델타 변조부는 뺄셈기(165)와, 적분기(170)와, 비교기(175)를 포함한다.
도 2b는 도 2a의 1차 시그마 델타 변조부 구성에 대해서 선형 모델링하고 라플라스 변환하여 나타낸 도면이다.
도시되듯이 적분기(170')와 비교기(175')를 통하여 양자화된 노이즈가 추가된 부분과 양자화 입력 신호를 네거티브 피드백하는 뺄셈기(165')로 구성된다. 즉 비교기(175')에서 입력 신호를 적분한 값과 공통 모드 전압과 비교하여 비교기에서 나온 1 비트의 출력을 입력에 빼주어 네거티브 피드백 역할을 하도록 한다.
이 경우 입력 신호의 값에서 한 샘플링의 주기만큼 지연된 양자화기의 출력값을 빼준 뒤, 다시 적분한다. 피드백이 걸려도 선형성을 유지하며 이에 대한 선형 모델링을 하기 위하여 비교기(175')를 양자화 잡음을 더하는 블록으로 바꾸어 라플라스 도메인에서 나타내었다. 양자화된 오차 E(s)를 수식적으로 나타내면 다음 수학식 1과 같다.
Figure 112006037891389-pat00001
Figure 112006037891389-pat00002
여기서 선형 모델로부터 1차 시그마 델타 변조부 동작의 분석을 위해 입력에 대해서 신호를 X(s)라 하고 노이즈를 N(s)라고 분리하여 모델링하였으며, VREF는 기준 전압을 나타낸다.
신호의 전달 함수와 화이트 노이즈와 같은 불규칙적인 노이즈의 전달 함수 를 수식으로 유도하기 위해서 다음 수학식 2로 나타낼 수 있다.
Figure 112006037891389-pat00003
여기서 N(s)는 양자화 노이즈이다.
수학식 2로부터 입력 신호의 전달함수를 구하기 위해 양자화 노이즈 N(s)를 0으로 놓고 유도하면 다음 수학식 3과 같다.
Figure 112006037891389-pat00004
Figure 112006037891389-pat00005
Figure 112006037891389-pat00006
수학식 3에 의해서 입력 신호에 대한 전달함수를 구할 수 있다.
양자화 노이즈의 전달함수를 구하기 위해 입력 신호를 0으로 놓고 유도하면 다음 수학식 4와 같다.
Figure 112006037891389-pat00007
Figure 112006037891389-pat00008
Figure 112006037891389-pat00009
수학식 3의 입력 신호에 대한 전달 함수를 분석하면 저주파 응답 필터이고, 수학식 4의 노이즈의 전달 함수를 분석하면 고주파 응답 필터라는 것을 확인할 수 있다.
적분기(170)를 설계할 때 스위치드 커패시터 (Switched-Capacitor)를 사용하여 저항이 차지하는 면적을 줄이도록 설계가 가능하다. 스위치드 커패시터는 커패시터와 비중첩 클럭을 이용한 스위치를 사용하여 저항 역할을 수행하도록 한 것이므로 이산 신호 동작을 나타낸다.
따라서 도 2b에 도시된 S-도메인에서의 블록도를 도 2c에서와 같이 이산 신호의 분석을 위해서 Z-도메인의 블록도로 나타내었다.
도 2c를 참조로 하여 디지털 신호에 대한 함수를 나타내면 수학식 5와 같다.
Figure 112006037891389-pat00010
수학식 5로부터 입력 신호의 전달함수를 구하기 위해서 양자화 노이즈 N(z)에 0을 대입하여 유도하면 수학식 6과 같이 입력 신호의 전달 함수를 구할 수 있다.
Figure 112006037891389-pat00011
Figure 112006037891389-pat00012
Figure 112006037891389-pat00013
또한 양자화 노이즈의 전달 함수를 구하기 위해서 수학식 5의 입력 신호 X(z)를 0으로 놓고 유도하면 수학식 7과 같이 표시된다.
Figure 112006037891389-pat00014
Figure 112006037891389-pat00015
Figure 112006037891389-pat00016
수학식 6 또는 수학식 7을 살펴 보면, S-도메인에서 유도한 수학식 2 내지 수학식 4에서와 마찬가지로, 입력 신호의 전달함수는 저주파 응답 필터로 나타나고, 양자화 잡음의 전달 함수는 고주파 응답 필터로 나타나는 것을 알 수 있다.
도 3은 주파수 영역에서 노이즈의 전력에 대한 함수를 나타내는 도면이다. 도시되듯이 모든 주파수 대역에서 일정한 크기인 화이트 노이즈 성분은 변조부에 의해서 저주파 영역에서는 작고 고주파 영역에서는 커지는 고주파 필터로 동작하도록 변형되었다는 것을 그림에서 다시 확인할 수 있다.
도 4는 종래의 1차 시그마 델타 변조부를 구현한 회로도로서, 스위치드 커패시터와, 적분기와, 1비트 A/D 변환기를 이용한 비교기를 포함하며, 1비터 D/A 변환기는 기준 전압 VREF을 스위칭하여 구현하였다.
이러한 1차 시그마 델터 변조부를 이용한 1차 시그마 델타 A/D 변환기는 아 날로그 신호를 이산 시간 영역의 1 비트 디지털 신호로 나타내는 것이다. 1차 시그마 델터 변조부의 출력을 디지털 데시메이션 필터를 이용하여 각 구간에 대하여 평균값을 취하면 입력 신호의 크기에 비례해서 나타나고, 이 출력값은 높은 해상도의 비트가 된다.
도 5는 종래의 1차 시그마 델타 변조부의 입력 신호에 대한 디지털 형태의 출력 신호를 나타내는 도면이다.
도시되듯이 1차 시그마 델타 변조부의 입력 신호가 공통 모드 전압보다 큰 구간에서의 디지털 출력 신호는 +1의 신호가 -1의 신호보다 많고 공통 모드 전압보다 작은 구간에서는 -1의 신호가 +1의 신호보다 많다. 입력 신호가 공통 모드 전압 부근인 구간의 디지털 출력 신호는 +1과 -1의 신호의 개수가 거의 동일함을 알 수 있다.
여기서 디지털 데시메이션 필터를 이용하여 디지털 출력 신호를 평균화함으로써 1 비트의 디지털 신호를 높은 해상도를 갖는 출력 신호로 변환하고 노이즈 성분을 제거한다.
1차 시그마 델타 변조부의 SNR(signal-to-noise ratio) 특성에 대해서 상세히 설명하면 다음과 같다.
입력 신호의 전체 동작 영역
Figure 112006037891389-pat00017
에 대해 N 비트로 A/D 변환 동작을 수행하면 LSB(Least Significant Bit)는 다음 수학식 8과 같이 표현된다.
Figure 112006037891389-pat00018
이를 기초로 대역폭 내에서 양자화 오차의 전력 PE과 신호의 평균 전력 PS을 유도하면 다음 수학식 9 내지 수학식 10과 같다.
Figure 112006037891389-pat00019
Figure 112006037891389-pat00020
SNR은 신호 대 잡음의 전력비 특성을 의미하며 잡음의 영향이 절대적인 레벨이 아니라 신호의 크기에 따라 비례적으로 영향을 준다. 그러므로 SNR은 잡음의 입력 신호에 미치는 영향을 파악할 수 있는 중요한 특성이 된다. SNR은 신호 전력을 양자화 노이즈 전력으로 나누어 다음 수학식 11 또는 수학식 12와 같이 구할 수 있다.
Figure 112006037891389-pat00021
Figure 112006037891389-pat00022
수학식 12에서 알 수 있는 바와 같이 A/D 변환기 동작에 사용된 비트수를 1씩 증가함에 따라 6 dB의 SNR 성능을 향상시킬 수 있다. 이 경우 양자화 잡음을 백색 잡음으로 가정하면, 입력 신호는 주파수 대역에서 가우시안 확률 밀도 함수로 나타나고 신호 전달 함수의 이득은 1이다. 관심대역 ㅁf0내의 양자화된 노이즈의 전력을 구하면 다음 수학식 13과 같다.
Figure 112006037891389-pat00023
Figure 112006037891389-pat00024
과도 샘플링 동작에 의한 샘플링 주파수 fs가 입력신호의 주파수 대역 f0보다 매우 크다면 수학식 13은 다음 수학식 14로 표시할 수 있다.
Figure 112006037891389-pat00025
샘플링 주파수 fs를 2배 증가시키면 9 dB의 잡음 감소 효과를 얻으며 등가적으로 A/D 변환기의 해상도를 1.5 비트만큼 증가시킨 것과 같은 효과가 나타난다.
1차 시그마 델타 변조부의 아이들 톤 및 디터링 특성에 대해서 설명하면 다음과 같다.
1차 시그마 델타 변조부에서 발생하는 양자화 잡음이 임의의 백색 잡음이라는 가정에서 출발한 선형 시스템 모델링은 DC 입력 신호가 인가되는 경우 성립하지 않는다. 즉 1차 시그마 델타 변조부의 입력으로 DC 신호가 인가되면 1차 시그마 델타 변조부의 출력에는 반복적인 톤이 발생하며 이러한 출력의 평균은 DC의 입력 신호가 된다. 아이들(Idle) 톤은 1차 시그마 델타 변조부의 출력에서 반복적으로 발생하는 톤으로써 입력 신호의 주파수 대역 안으로 포함될 수 있으며 1차 시그마 델타 변조부의 SNR을 감소시킨다. 이러한 반복적인 톤은 신호가 아닌 잡음 성분이므로 DC입력에 대하여 SNR 성능이 저하되고 입력 신호의 대역폭에 포함되어 잡음이 된다.
도 6은 DC입력에 대한 아이들 톤의 문제점을 제거하기 위하여 임의의 잡음 신호(디터링 신호)를 인가하는 구성이 포함된 1차 시그마 델타 변조부의 블록도이다. 도시되듯이 임의의 잡음 신호 D(z)를 첨가하는 잡음 부가부(180)에 의해서 양자화 잡음을 화이트 노이즈로 만들어서 아이들 톤의 신호에 대해 노이즈 변형 효과를 얻을 수 있다.
그러나 이러한 경우 1차 시그마 델타 변조 내부의 신호 동작 영역이 감소하는 단점이 있으며, 디터링 신호가 양자화 잡음과 같은 전달 함수를 갖는다면 주파수 변형으로 입력 신호의 대역폭 내에서 작아지는 단점이 있다. 또한 1차 시그마 델타 변조 하드웨어에 포함된 열잡음이 이러한 디터링 역할을 수행할 수 있으므로 별도의 잡음 부가부(180) 회로를 추가하지 않고 아이들 톤을 제거할 수 있다.
도 7은 종래의 증분형(incremental) 시그마 델타 A/D 변환기의 예시적인 블록도이다.
도시되듯이 증분형 시그마 델타 A/D 변환기는 종래의 1차 시그마 델타 A/D 변조부(200)에 샘플/홀드부(210)와 카운터(250)를 부가한 구성이다.
도 1c의 종래의 1차 시그마 델타 A/D 변환기와 비교하면, 우선 증분형 시그마 델타 A/D 변환기는 1차 시그마 델타 A/D 변환기 회로의 입력단에 샘플/홀드부(210)가 추가되어 A/D 변환 시간 동안 입력 신호가 일정하게 유지되도록 구성된다.
또한 증분형 시그마 델타 A/D 변환기가 동작하기 전에 적분기(230)와 카운터(250)를 초기화하기 위한 리셋 신호가 A/D 변환기 회로에 추가되었다.
또한 변조부(200) 출력을 데시메이션 필터링 하기 위한 구성은 간단한 카운터(250)로 구성하였다.
또한 종래의 1차 시그마 델타 A/D 변환기가 과도 샘플링 비율 F 클럭 주기마다 변환되는 것에 비하여, 증분형 시그마 델타 A/D 변환기는 2n+1 클럭 주기에 한번 전환 되므로 입력 신호의 전환 속도가 느리다.
결과적으로 증분형 시그마 델타 A/D 변환기는 과도 샘플링하는 시그마 델타 A/D 변환기보다 구조가 간단하고 DC 신호를 디터링 없이 변환하므로 특정 신호 레벨에서 오류가 되는 점이 존재하지 않는다.
도 7의 1차 시그마 델타 변조부(200) 내부의 적분기(230)의 출력값 Wi을 수식적으로 분석하면 다음 수학식 15와 같다.
Figure 112006037891389-pat00026
Figure 112006037891389-pat00027
여기서 D[i]는 입력 신호를 비교기(240)를 이용해 공통 모드 전압과 비교한 1 비트의 양자화된 출력값이고, 입력 U[i]는 1차 시그마 델타 변조부(200)의 입력 신호이며, α는 적분기의 증폭 비율이며, N은 N번의 클럭 주기를 의미한다.
증분형 시그마 델타 A/D 변환기의 입력 신호는 먼저 샘플/홀드부(210) 회로를 거쳐 변환 시간 동안 일정한 전압으로 변형되어 1차 시그마 델타 변조부(200)의 입력으로 인가된다. 여기서 1차 시그마 델타 변조부(200)의 입력 U[i]는 변환 시간 동안 일정하므로 단위 펄스(unit pulse)를 의미한다. 적분기(230)의 입력 신호는 일정한 입력신호 U[i] 에서 D[i-1]값을 뺀 값이고, 그 값을 증폭 비율 α배만큼 증폭하여 적분기의 출력 전압값 W[i]이 된다. N은 N번의 클럭 주기를 의미하여서 n 비트의 해상도를 갖는 증분형 시그마 델타 A/D 변환기는 2n의 클럭 주기가 필요하다. 2n의 클럭 주기 시간동안 비교기(240)를 이용하여 입력 신호를 적분한 출력값과 공통 모드 전압의 크기를 서로 비교한다. 비교기(240)로 양자화된 디지털 출력값을 2n의 클럭 주기 시간동안 적분한 입력 신호에 계속 더하여 적분기(230)의 출력 전압 W[i]가 된다.
여기서 종래의 시그마 델타 A/D 변환기의 데시메이션 필터의 역할로써 단순한 카운터(250)를 사용하는데, 디지털 출력 D[i]를 카운트한 횟수는 비교기(240)로부터 출력된 1 비트의 출력을 카운트하여 입력 전압과 공통 모드 전압의 차이에 대한 고해상도의 디지털 출력을 얻을 수 있다.
도 8은 종래의 증분형 시그마 델타 A/D 변환기의 예시적인 회로도로서, 적분기로서 스위치드 커패시터 적분기를 이용하고, 비교기로서 이용되는 1비트 D/A변환기는 기준 전압을 스위칭하여 구현한 회로를 도시한다.
스위치드 커패시터는 입력 신호의 대역폭의 두 배보다 큰 주파수를 가지는 비중첩 클럭을 이용하여 처음 클럭이 2.5 V인 시간 동안에는 커패시터에 입력 전압과 커패시턴스값의 곱만큼의 전하량이 충전된다. 반주기 후에 두 번째 클럭이 2.5 V가 되면 전하량이 반전되어 출력단으로 전달된다. 한 주기 동안 두 노드에서의 전압에 흐르는 평균 전류는 등가적인 저항으로 표현할 수 있다. 이것을 스위치드 커패시터이라고 한다.
스위치드 커패시터의 동작을 수식적으로 살펴보면, φ1과 φ2는 비중첩 클럭으로 구성되어서 φ1이 2.5 V일 때 φ2가 0 V이고, 다음 클럭에서 φ1이 0 V일 때는 φ2는 2.5 V가 되는 클럭이며, 두 신호가 동시에 같은 전압이 되지 않는다. 여기서 φ1이 2.5 V일 때는 샘플링 모드이고, φ2이 2.5 V일 때는 증폭 모드라고 한다. φ1 이 2.5 V이면 커패시터 C1에 C1×Vin의 전하가 충전된다. φ2가 2.5 V가 되면 증폭모드로 C1에 충전된 전하는 커패시터 C2로 들어간다. 샘플링 모드에서 증폭모드로 변화하였을 때의 출력전압의 변화를 수식적으로 나타내면 다음 수학식 16과 같다.
Figure 112006037891389-pat00028
Figure 112006037891389-pat00029
Figure 112006037891389-pat00030
Figure 112006037891389-pat00031
수학식 16으로부터 φ1과 φ2 클럭이 한번씩 2.5 V와 0 V가 되면 적분기에서의 출력 전압은
Figure 112006037891389-pat00032
만큼 증폭된다는 것을 알 수 있다. 그러므로 적분기의 출력전압은 다음 수학식 17과 같이 나타낼 수 있다.
Figure 112006037891389-pat00033
수학식 17을 스위치드 커패시터 적분기의 출력 전압에 대한 수학식 15에 대입하면,
Figure 112006037891389-pat00034
으로 나타낼 수 있고, 수학식 18의 양 변을 2n 으로 나누어 정리하면 수학식 19와 같다.
Figure 112006037891389-pat00035
Figure 112006037891389-pat00036
여기서 LSB의 전압 크기를 위의 수학식 19와 같이 표현할 수 있다. k는 비교기의 출력에서 변환 시간동안 비중첩 클럭 변화 횟수에 대한 VREF의 값의 변화 횟수를 의미한다. D[i]는 비교기에서 나오는 디지털 출력 전압으로 이 수학식에서 실제 전압값은 VDD 또는 VSS의 전압값을 가진다. N은 2n의 클럭 사이클을 의미하고, 수학식 19로부터 1 LSB 전압은 VREF 전압을 2n으로 나눈 크기의 전압인 것을 알 수 있다. 즉, 입력 전압은 VREF전압을 2n으로 나눈 값을 비교기의 디지털 출력의 횟수 k와 적분기의 비례 계수를 곱한 값으로 나타나고, ε은 -2.5 V에서 2.5 V사이의 값을 가지는 오차이다.
도 9는 종래의 증분형 시그마 델타 A/D 변환기에서 시가에 따른 적분기 출력 전압 변화를 나타내는 도면으로서, n 비트 해상도의 증분형 시그마 델타 A/D 변환기에서 시간에 따른 적분기의 출력 전압을 나타낸다.
여기서 공통 모드 전압은 0으로 표시되었다.
도시되듯이 초기 입력 전압에 공통 모드 전압보다 작은 값이 인가되면, 적분 기 출력의 처음 전압이 공통 모드 전압으로 초기화 된 상태에서 적분기가 동작하기 시작한다. 비반전 증폭기이므로 입력 전압값이 공통 모드 전압보다 낮으면 전압이 음(-)의 방향으로 적분한다. 여기서 공통 모드 전압보다 낮은 경우에 비교기에서 나오는 출력에 의해 VREF만큼 적분기의 출력 전압 W[i]에 더해진다. 적분이 시작되어 공통 모드 전압보다 낮아지게 되면 비교기에 의해 적분기의 출력 전압 W[i]에 VREF값이 다시 더해지게 된다. 입력 전압값이 공통 모드 전압보다 높으면 전압이 양(+)의 방향으로 적분한다. 여기서 공통 모드 전압보다 낮은 경우에 비교기에서 나오는 출력에 의해 VREF만큼 적분기의 출력 전압 W[i]에서 차감된다. 적분이 시작되어 공통 모드 전압보다 높아지게 되면 비교기에 의해 적분기의 출력 전압 W[i]에 VREF값을 다시 빼게 된다. 2n의 클럭 주기 시간 동안의 A/D 변환 시간동안 적분기의 출력 전압의 기울기는 입력 전압의 크기에 비례하고, 적분기 출력 전압의 기울기 크기에 따라 비교기에서 나오는 디지털 출력의 변화하는 횟수가 결정된다,
도 10은 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기의 예시적인 블록도이다.
종래의 증분형 시그마 델타 A/D 변환기 구조를 2단계로 나누어 MSB와 LSB의 비트를 결정하도록 구성하고, 여기서 MSB의 비트를 결정하는 아날로그 회로를 다시 LSB의 비트를 결정 시에 다시 이용하여 저전력과 적은 면적의 특성을 갖도록 한 변환기 회로를 확장 카운팅 증분형 시그마 델타 A/D 변환기라 지칭한다.
확장 카운팅 증분형 시그마 델타 A/D 변환기의 회로 구성을 보면 MSB의 결정을 위해서 초기 A/D 변환기 입력신호 vi가 입력되고 LSB의 결정을 위해서 적분기(230)의 출력 신호 W[i]가 순차적으로 시그마 델타 모듈레이터의 입력으로 인가되는 다중화부(MUX, 260)와, MSB 또는 LSB를 결정하는 A/D 변환기의 입력과, 변환 시간동안 신호 U가 일정한 입력 전압값을 유지하도록 하는 샘플/홀드부(210)와, 적분기(230), 1 비트의 비교기(240)로 구성하였고, 출력단에서 데시메이션 필터를 간단한 카운터(250)로 구성하였다.
확장 카운팅 증분형 시그마 델타 A/D 변환기의 동작에 대해서 좀 더 상세히 설명하면 다음과 같다.
우선 다중화부(260)에 의해서 입력 전압이 샘플/홀드부(210)의 입력으로 인가되고 초기 MSB를 결정하는 동안 일정한 값의 출력이 나온다. 그 다음에는 전술한 증분형 시그마 델타 A/D 변환기의 동작으로 MSB의 7 비트를 결정하게 된다.
이후 다중화부(260)에 의해서 A/D 변환기 입력 전압 vi 대신에 MSB 결정이 끝난 뒤에 적분기(230)의 출력 전압 W[i]가 샘플/홀드부(210)의 입력으로 인가되어서 전술한 증분형 시그마 델타 A/D 변환기의 동작으로 LSB 7비트를 결정한다.
아날로그 신호의 변환을 위해서 MSB 결정을 위한 27 클럭과 LSB결정을 위한 27 클럭이 필요하다.
전체적인 회로 동작을 수식적으로 살펴보면 먼저 수학식 15에 의해서 증분형 시그마 델타 A/D 변환기에 의해 MSB의 7 비트를 결정한다. MSB를 최종적으로 결정 한 뒤에, 증분형 시그마 델타 A/D 변환기의 적분기(230) 출력 전압이 샘플/홀드부(210)의 입력으로 들어가서 일정한 값으로 증분형 시그마 델타 A/D 변환기의 입력으로 동작 수행하여 LSB를 결정하게 된다. 그러므로 W[N+1]의 값을 시그마 델타 A/D 변환기에서의 수학식 15의 U[i]에 대입하여 정리하면,
Figure 112006037891389-pat00037
Figure 112006037891389-pat00038
Figure 112006037891389-pat00039
Figure 112006037891389-pat00040
로 되어 적분기의 출력값 W'[i]를 구할 수 있다. 여기서 D'[j]의 값은 확장 카운팅 증분형 시그마 델타 A/D 변환기의 입력 전압을 N × N'의 클럭 동안 적분기(230)로 적분한 값에서 N 클럭동안 MSB 결정하는 동안의 디지털 전압을 빼주고 난 뒤, 나머지 전압으로부터 LSB 결정하는 것임을 알 수 있다. n 비트의 증분형 1차 시그마델타 A/D 변환기를 2n 클럭동안 동작시켰다고 가정하여 수식을 정리하면 다음 수학식 21과 같다.
Figure 112006037891389-pat00041
으로 정리할 수 있다. 위 수학식 21에서 Da는 MSB의 디지털 비트이고 Db는 LSB의 디지털 비트이다. 이렇게 MSB와 LSB를 나누어 구하여 증분형 시그마 델타 A/D 변환기 속도를 향상하는 확장 카운팅 증분형 시그마 델타 A/D 변환기를 구현할 수 있다. 이 경우 N의 횟수는 MSB의 7 비트를 결정하는 27 클럭 사이클 수가 되고 N'의 횟수는 LSB의 7 비트를 결정하는 27 클럭이다.
이러한 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기 구조에서 MSB와 LSB의 결정을 위한 동작할 때, 변환 시간은 2 × 2N/2 클럭 시간만큼 소요된다.
본 발명의 목적은 저전력 소모 및 작은 면적으로 확장 카운팅 증분형 시그마 델타 A/D 변환기를 제공할 수 있으며 MSB와 LSB 결정의 2 단계 동작에서 각각 결정시에 독립적으로 동작하도록 구성하여 변환 속도를 향상시킬 수 있으며 LSB의 비트의 결정을 위한 증분형 시그마 델타 A/D 변환기의 입력에 반전 샘플/홀드부 회로를 사용하여 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기 구조에서 LSB의 비트 결정시에 미치는 오프셋 전압의 영향을 줄일 수 있는 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 아날로그 입력 신호로부터 상기 제1 아날로그 입력 신호를 연산하여 디지털 변환한 신호의 MSB 신호를 출력하는 제1 증분형 시그마 델타 A/D 변환기와, 상기 제1 증분형 시그마 델타 A/D 변환기 내부의 적분 전압을 입력받아 상기 제1 아날로그 입력 신호를 연산하여 디지털 변환한 신호의 LSB 신호를 출력하는 제2 증분형 시그마 델타 A/D 변환기를 포함하는 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기를 제공한다.
본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제2 증분형 시그마 델타 A/D 변환기에서 상기 제1 아날로그 신호의 상기 LSB 신호 연산 도중에 상기 제1 증분형 시그마 델타 A/D 변환기는 제2 아날로그 입력 신호의 MSB를 연산하여 출력할 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제1 증분형 시그마 델타 A/D 변환기는, 아날로그 입력 신호를 일정한 전압으로 유지하는 제1 샘플/홀드부와, 상기 제1 샘플/홀드부의 출력을 적분하여 상기 적분 전압을 출력하는 제1 적분부와, 상기 적분 전압과 공통 모드 전압을 비교하는 제1 비교부와, 기준 전압을 기초로 상기 제1 샘플/홀드부의 출력을 상기 제1 적분부의 상기 적분 전압과 음의 피드백하는 제1 피드백부와, 상기 제1 비교부 출력의 다운 샘플링을 수행하는 제1 필터부를 포함할 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제2 증분형 시그마 델타 A/D 변환기는, 상기 제1 적분부의 출력 전압을 반전하여 일정한 전압으로 유지하는 제2 샘플/홀드부와, 상기 제2 샘플/홀드부의 출력을 적분하여 제2 적분 전압을 출력하는 제2 적분부와, 상기 제2 적분 전압과 공통 모드 전압을 비교하는 제2 비교부와, 상기 기준 전압을 기초로 상기 제2 샘플/홀드부의 출력을 상기 제2 적분부의 상기 적분 전압과 음의 피드백하는 제2 피드백부와, 상기 제2 비교부의 출력을 반전하는 반전부와, 상기 반전부 출력 의 다운 샘플링을 수행하는 제2 필터부를 포함할 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제1 필터부 또는 상기 제2 필터부는 카운터를 이용하여 구현될 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제1 적분부 또는 상기 제2 적분부는 스위치드 커패시터를 더 포함할 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제1 적분부와 상기 제1 필터부는 MSB 리셋 신호를 기초로 리셋되고, 상기 제2 적분부와 상기 제2 필터부는 LSB 리셋 신호를 기초로 리셋되며, 상기 MSB 리셋 신호와 상기 LSB 신호는 독립적일 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제1 비교부 또는 제2 비교부는 1 비트를 결과로서 출력할 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제1 비교부 또는 제2 비교부는 2단 래치형 비교기일 수 있다.
또한 본 발명에 따른 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기에 있어서, 상기 제1 증분형 시그마 델타 A/D 변환기 또는 상기 제2 증분형 시그마 델타 A/D 변환기의 출력 신호를 기준 클럭에 기초하여 상기 출력 신호를 출력하거나 또는 이전의 출력 신호를 유지하는 출력부를 더 포함할 수 있다.
이하, 본 발명의 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기를 첨부한 도면을 참조로 보다 구체적으로 설명한다.
도 11은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 예시적인 블록도이다.
도시되듯이 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기는 변환 속도를 향상하기 위하여 MSB와 LSB의 비트를 결정하는 증분형 시그마 델타 A/D 변환기 회로 부분을 2개(300a, 300b)로 구성하여, MSB와 LSB의 비트의 결정을 각각 독립적으로 A/D 변환 동작을 하도록 구성되는 것을 특징으로 한다. 또한 LSB 비트 결정을 위해서 받아들이는 제1 증분형 시그마 델타 A/D 변환기(300a)의 제1 적분부(340) 출력 전압을 제2 증분형 시그마 델타 A/D 변환기(300b)의 입력으로 받아들이기 위해서 제2 샘플/홀드부(315) 회로가 이용된다. 즉 제2 증분형 시그마 델타 A/D 변환기(300b)에서의 디지털 신호로 변환하는 과정동안 미치는 오프셋의 영향을 줄이기 위하여 제2 샘플/홀드부(315) 회로를 이용하여 받아들이도록 설계하였다.
제1 증분형 시그마 델타 A/D 변환기(300a)는 제1 샘플/홀드부(310)와, 제1 피드백부(320)와, 제1 적분부(330)와, 제1 비교부(340)와, 제1 필터부(350)를 포함한다.
제1 샘플/홀드부(310)는 제1 아날로그 입력 신호를 일정한 전압으로 유지한다.
제1 적분부(330)는 제1 샘플/홀드부(310)의 출력을 적분하여 적분 전압을 출 력한다.
제1 비교부(340)는 적분 전압과 공통 모드 전압을 비교한다.
제1 피드백부(320)는 기준 전압(VREF)을 기초로 제1 샘플/홀드부(310)의 출력을 제1 적분부(330)의 적분 전압과 음의 피드백한다.
제1 필터부(350)는 제1 비교부(340) 출력의 다운 샘플링을 수행한다.
제2 증분형 시그마 델타 A/D 변환기(300b)는 제2 샘플/홀드부(315)와, 제2 피드백부(325)와, 제2 적분부(335)와, 제2 비교부(345)와, 제2 필터부(355)와, 반전부(360)를 포함한다.
제2 샘플/홀드부(315)는 제1 적분부(330)의 출력 전압을 반전하여 일정한 전압으로 유지한다.
제2 적분부(335)는 제2 샘플/홀드부(315)의 출력을 적분하여 제2 적분 전압을 출력한다.
제2 비교부(345)는 제2 적분 전압과 공통 모드 전압을 비교한다.
제2 피드백부(325)는 기준 전압을 기초로 제2 샘플/홀드부(315)의 출력을 제2 적분부(335)의 제2 적분 전압과 음의 피드백한다.
반전부(360)는 제2 비교부(345)의 출력을 반전한다.
제2 필터부(355)는 반전부(360) 출력의 다운 샘플링을 수행한다.
제1 필터부(330) 또는 제2 필터부(355)는 카운터를 이용하여 구현하는 것이 바람직하다.
또한 도시되지는 않았지만 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기는 제1 증분형 시그마 델타 A/D 변환기(300a) 또는 상기 증분형 시그마 델타 A/D 변환기(300b)의 출력 신호를 기준 클럭에 기초하여 출력 신호를 출력하거나 또는 이전의 출력 신호를 유지하는 출력부를 더 포함할 수 있다.
이하 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 오프셋 특성 개선 효과에 대해서 상세히 설명한다.
비교부(340, 345)에서 적분부(330, 335)의 출력전압과 공통모드 전압을 비교할 때, 수식적으로 분석을 하면 다음 수학식 22와 같다.
Figure 112006037891389-pat00042
수학식 18의 적분부(330, 335) 출력전압과 비교되는 전압은 공통 모드 전압인 Vcm이므로 수학식 22와 같이 표시할 수 있다. 디지털 출력값 D[i]는 W[N+1]과 공통 모드 전압 Vcm 사이의 전압 비교를 통해 결정된다. 디지털 출력의 1 비트 차이를 결정하는 입력 전압의 1 LSB 전압 차이가 클럭 시간 N 뒤에 적분부의 출력 전압값의 차이가 Vcm전압과 VREF전압 차이와 같을 때라는 것을 수학식 22로부터 알 수 있다.
입력 신호 Vin이 제1 샘플/홀드부(310) 회로의 입력에 인가되고, MSB의 비트를 결정하는 동안 신호가 1번째 증분형 시그마 델타 A/D 변환기(300a)의 입력에 인가된다. 1번째 증분형 시그마 델타 A/D 변환기(300a)의 동작을 통해 MSB가 결정 된 뒤, 1번째 증분형 시그마 델타 A/D 변환기(300a)의 적분기의 출력 전압 값이 제2 샘플/홀드부(315) 회로의 입력으로 인가된다. LSB를 결정을 위한 2번째 증분형 시그마 델타 A/D 변환기(300b)의 스위치드 커패시터 적분기에 연결된 제2 적분부(335)와 LSB를 카운트하기 위한 카운터(355)를 초기화해야 하므로 리셋 신호가 2.5 V로 된다. 2번째 증분형 시그마 델타 A/D 변환기(300b)의 동작을 통하여 LSB의 비트를 결정한다. MSB가 결정되면 임시적으로 저장하고 다시 입력신호를 받아들여 1번째 증분형 시그마 델타 A/D 변환기(300a)가 동작한다. 즉, 처음 읽어 들인 입력 신호 Vin의 LSB의 비트를 결정하는 것과 두 번째로 읽어 들인 입력 신호의 MSB의 비트를 결정하는 것이 독립적으로 동작한다. 동시에 동작하므로 2N/2 클럭의 변환 시간이 소요되므로 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기 구조의 2 × 2N/2 클럭의 변환 시간보다 2배 빠른 속도를 가지게 된다.
여기서 MSB와 LSB 결정시의 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기의 오프셋 전압의 영향을 살펴보면 다음과 같다.
Figure 112006037891389-pat00043
Figure 112006037891389-pat00044
수학식 23과 수학식 24의 기호 = 는 "비교"를 나타내는 기호이다. 적분 기(330, 335)의 전압에 클럭 횟수만큼 증폭된 오프셋 전압만큼 더해져서 MSB와 LSB 결정에 영향을 미치는 적분된 오프셋 전압을 나타내면 수학식 25 및 수학식 26과 같다.
Figure 112006037891389-pat00045
Figure 112006037891389-pat00046
즉 MSB 결정에 영향을 미치는 오프셋 전압은
Figure 112006037891389-pat00047
이고, LSB 결정에 영향을 미치는 오프셋 전압은
Figure 112006037891389-pat00048
이라는 것을 수학식 25와 수학식 26으로부터 확인할 수 있다.
이 경우 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기에서는 해상도가 증가함에 따라 증가한 오프셋 전압의 영향으로 오류 코드가 증가할 것이다.
본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에서 오프셋 전압에 의한 영향을 줄이기 위한 방법은 다음과 같다. LSB 결정을 하는 2번째 증분형 시그마 델타 A/D 변환기(300b)의 동작을 위해, 1번째 증분형 시그마 델타 A/D 변환기(300a)의 동작이 끝난 뒤의 제1 적분부(330)의 출력 전압을 제2 샘플/홀드부(335) 회로의 입력으로 넣도록 설계하였다. 제2 샘플/홀드부(335)는 인가된 입력 전압에 대해 입력 전압과 공통 모드 전압의 차이만큼 반대 방향으로 증가한 출력 전압이 나오는 회로이다.
도 12는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기를 스위치드 커패시터를 이용하여 구현한 회로도이다.
LSB의 비트를 결정하기 위하여 2번째 증분형 시그마 델타 A/D 변환기가 동작하여 스위치드 커패시터 동작에 대한 수학식 18의 반전된 값을 수학식 20에 대입하면 다음 수학식 27과 같다.
Figure 112006037891389-pat00049
Figure 112006037891389-pat00050
Figure 112006037891389-pat00051
Figure 112006037891389-pat00052
Figure 112006037891389-pat00053
따라서 LSB가 결정이 끝났을 때, 수학식 27으로부터 2번째 증분형 시그마 델타 A/D 변환기(300b)의 제2 적분부(335)의 출력전압은 W'[N+1] 으로 나타난다. 오프셋 전압의 영향에 의한 성분을 고려하면 다음 수학식 28로 표시할 수 있다.
Figure 112006037891389-pat00054
Figure 112006037891389-pat00055
MSB와 LSB의 비트 결정시의 오프셋 전압의 영향을 각각 구하면 다음 수학식 29 및 수학식 30으로 표시할 수 있다.
Figure 112006037891389-pat00056
Figure 112006037891389-pat00057
종래의 확장 카운팅 시그마 델타 A/D 변화기의 오프셋 전압의 영향을 나타낸 수학식 26과 본 발명에 따른 확장 카운팅 시그마 델타 A/D 변화기의 오프셋 전압의 영향을 나타낸 수학식 30을 비교하여, LSB의 비트를 결정시에 기존 구조의 A/D 변환기 오프셋 전압의 영향보다
Figure 112006037891389-pat00058
만큼 감소하였음을 알 수 있다.
여기서 1번째 증분형 시그마 델타 A/D 변환기의 적분기의 출력 전압 W[i]의 값이 2번째 증분형 시그마 델타 A/D 변환기의 입력으로 인가될 때, 반전하였으므로 비교기의 양자화된 출력 D'[i]값의 반전한 값으로 LSB의 비트를 결정한다.
도 13은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 동작 상황을 간단한 흐름도로 나타내었다. 아날로그 회로의 면적은 클럭을 생성하는 디지털 회로의 면적에 비하여 작기 때문에 추가한 아날로그 회로에 의한 면적의 증가는 전체 면적에 비하여 상대적으로 작다.
도시되듯이 첫 번째 입력 신호에 대해서 1번째 증분형 시그마 델타 A/D 변환기가 동작하여 MSB를 결정하면 MSB 신호를 저장한다. 이후 1번째 증분형 시그마 델타 A/D 변환기 내부의 적분기 전압을 2 째 증분형 시그마 델타 A/D 변환기의 입력으로 인가하고, 2번째 증분형 시그마 델타 A/D 변환기가 동작하여 LSB를 결정하면, MSB와 LSB가 동시에 출력된다. 첫 번째 입력 신호에 대해서 2번째 증분형 시그마 델타 A/D 변환기의 동작과 동시에 두 번째 입력 신호에 대해서 1번째 증분형 시그마 델타 A/D 변환기가 동작하여 MSB를 결정하고, MSB의 디지털 신호를 저장한다. 이 경우 1번째 증분형 시그마 델타 A/D 변환기 내부의 적분기 전압이 2번째 증분형 시그마 델타 A/D 변환기의 입력으로 인가되어 2번째 증분형 시그마 델타 A/D 변환기에서 LSB를 결정한다. 이후 MSB와 LSB가 동시에 출력된다. 두 번째 입력 신호에 대한 2번째 증분형 시그마 델타 A/D 변환기의 동작과 동시에 세 번째 신호 입력에 대해서 1번째 증분형 시그마 델타 A/D 변환기가 동작하여 세 번째 입력 신호에 대해서 MSB를 결정하고, MSB의 디지털 신호를 저장하는 식으로 계속된다.
본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에서는 오프셋 전압을 기존의 확장 카운팅 증분형 시그마 델타 A/D 변환기 구조보다
Figure 112006037891389-pat00059
만큼의 감소함을 확인하였고, 2배의 변환 속도 개선을 얻을 수 있었고, 전체 면적에 비하여 상대적으로 면적이 작게 증가하고, 추가된 아날로그 부분의 회로만큼 전력이 증가하는 것을 확인할 수 있다.
이하 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 각 구성 요소에 대한 특성에 대해서 상세히 설명한다.
도 14는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 연산 증폭기의 예시적인 회로도이다.
도 14에서 +, - 의 두 입력을 받아들이는 2개의 NMOS소자에서 신호를 받아들여 공통 소스 증폭기로 동작한다. NMOS와 연결된 4개의 PMOS중에서, 2개의 PMOS 소자는 다이오드 연결 부하로 동작하여 NMOS의 드레인에 대하여 저항으로서 동작한다. 출력 전압은 NMOS의 gm값에 비례하고 PMOS의 gm값에 반비례한다.
다른 2개의 PMOS소자에서 각각의 드레인과 게이트는 반대로 연결되어 양의 피드백으로서 작용하게 된다. 그래서 입력이 큰 차이에 대해서 +,-의 입력 전압값에 따라 증폭 능력이 달라진다. 이로 인해서 양의 피드백으로 차동 증폭 능력이 더 강하게 동작시킬 수 있다.
연산 증폭기의 비대칭으로 인한 노이즈를 향상하기 위해서 레이아웃에서 양 입력 게이트가 좌우 대칭이 되도록 설계하였다.
도 15a는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 연산 증폭기의 DC 특성 분석을 나타내는 도면이며, 도 15b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 연산 증폭기의 AC 특성 분석을 나타내는 도면이다.
도시되듯이 DC 특성 분석에서 선형성이 유지됨을 확인할 수 있으며, AC 특성 분석으로부터 이 연산 증폭기 회로가 40 MHz까지 동작할 수 있다는 것을 알 수 있 다.
도 16은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 비교부의 예시적인 회로도이다.
도시되듯이 비교부는 래치형 비교기로서 2단으로 설계할 수 있다. 첫 번째 단은 전치 증폭기로써 두 입력 전압을 각각 증폭하여 두 번째 단의 비교기 동작을 원활하게 한다. 1번째 단은 도 14의 연산 증폭기와 마찬가지 방식으로 설계하였다. 즉, 입력단은 공통 소스 증폭기로 동작하고, 부하 부분은 다이오드 연결 모드의 MOS와 양의 피드백 동작의 MOS로 구성되어 있다. 두 번째 단은 양의 피드백 구조를 다시 이용하여 입력 차이를 더 크게 한 뒤, 인버터의 사이즈를 조절하여 동작을 정확하게 동작하도록 조절하였다. 비교하는 두 신호는 입력 신호 (Vi1)와 공통 모드 전압 (Vi2=Vcm)으로서, 입력 신호가 공통 모드 전압보다 크면 Vo1_comp이 2.5 V이고 Vo2_comp가 0 V를 출력하고, 입력 신호가 공통 모드 전압보다 작으면 Vo1_comp이 0 V이고 Vo2_comp가 2.5 V를 출력하는 회로이다.
이 경우 클럭 주파수가 50 ns의 주기이므로 20 MHz 이상의 주파수에서 동작하면 정확히 동작하게 된다.
도 17a는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 비교부의 DC 특성 분석을 나타내는 도면이며, 도 17b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 비교부의 AC 특성 분석을 나타내는 도면이다.
도시되듯이 DC 특성 분석에서 입력전압 차이가 1 mV일 때의 선형 동작을 확인할 수 있으며, AC 특성 분석으로부터 이 비교부 회로는 38 MHz까지 동작시킬 수 있다. 전류는 170 μA가 흐른다.
도 18은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 래치의 예시적인 회로도이다.
도시되듯이 래치는 비교부에서 나온 디지털 출력값을 임시적으로 저장하여 스위치드 커패시터 적분기의 증폭 모드에서 입력 전압으로부터
Figure 112006037891389-pat00060
을 빼거나 더하는 역할을 하는 회로이다.
도 18에서 인버터의 기호의 크기의 차이는 전류 전도능력의 차이를 의미하므로 두 인버터에서 NMOS 소자와 PMOS소자의 폭의 비율은 같지만, 큰 크기의 기호인 인버터가 소자의 폭이 더 길고 길이는 더 짧다. 2개의 래치를 비중첩 클럭인 φ1과 φ2를 이용하여, 증폭 모드에서 출력 전압이 이전 출력전압을 유지하도록 클럭 φ1은 스위치드 커패시터의 샘플링 모드에서 2.5 V가 되고 클럭 φ2은 0 V가 된다.
스위치드 커패시터의 증폭 모드에서는 반대로 φ1은 스위치드 커패시터의 샘플링 모드에서 0 V가 되고 클럭 φ2은 2.5 V가 된다. 그러므로 각 클럭은 스위치드 커패시터에서 이용한 비중첩 클럭 φ1과 φ2을 이용한다.
도 19a 내지 도 19b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 제1 샘플/홀드부와 제2 샘플/홀드부의 예시적인 회로도이고, 도 20a 내지 도 20b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 제1 샘플/홀드부와 제2 샘플/홀드부의 클럭 변화에 따른 시간 응답 특성을 나타내며, 도 21a 내지 도 21b는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 제1 샘플/홀드부와 제2 샘플/홀드부의 입력 전압에 대한 출력 전압 특성 곡선을 나타낸다.
도 19a에서는 MSB를 결정하기 위해 A/D 변환기의 입력 전압이 일정한 전압으로 유지되도록 하는 제1 샘플/홀드부의 구현 회로를 나타내었다. 도 20a는 변환하기 위한 입력 전압이 제1 샘플/홀드부 회로에 입력되었을 때, 클럭 시간동안 입력 전압이 일정하게 출력되어 나오는 시간 응답을 나타내었다. 도 210a에서 입력 전압의 증가에 따라 출력전압이 선형적으로 증가하는 것을 확인할 수 있다.
도 19b는 LSB를 결정하기 위해 MSB를 결정한 뒤의 증분형 시그마 델타 A/D 변환기의 스위치드 커패시터 적분기의 출력 전압 W[i]을 제2 샘플/홀드부 회로의 입력으로 받아들여 LSB를 결정하는 동안 반전된 전압이 계속 값을 유지하는 제2 샘플/홀드부 회로를 나타낸다. 도 20b는 제2 샘플/홀드부 회로에 입력 전압이 1.3 V가 인가되었을 때의 시간 응답을 나타내었다. 클럭 신호가 2.5 V가 된 시간동안 커패시터에 입력전압의 전하량이 저장되고, 클럭 신호가 0 V가 된 시간동안 입력 전압과 공통 모드 전압의 차이의 반대 크기 전압만큼 공통 모드 전압에서 더해진 출력 전압이 일정하게 나오는 것을 확인할 수 있다. 도 21b에서 입력 전압의 증가에 따라 출력 전압이 공통모드 전압인 1.25 V를 기준으로 선형적으로 반전되어 나오는 것을 확인할 수 있다.
도 22는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기에 사용되는 출력단의 예시적인 회로도이다.
출력단 회로는 클럭이 2.5 V인 경우 출력단의 현재의 입력이 출력 신호로 나오고, 클럭이 0 V인 경우 이전의 출력을 계속 유지하게 하는 것이다.
출력단의 동작에 대한 진리표는 표 1에서 나타내었다.
V IN V CK A B V OUT
0 V 0 V 2.5 V 0 V Hi-Z
0 V 2.5 V 2.5 V 2.5 V Low
2.5 V 0 V 2.5 V 0 V Hi-Z
2.5 V 2.5 V 0 V 0 V High
클럭 전압 VCK가 0 V일 때에는 노드 A의 전압값이 2.5 V이고 노드 B의 전압값 0 V가 되어 출력 노드와 연결된 두 트랜지스터가 모두 꺼지므로 출력 전압은 이전 출력값을 유지하고, 클럭 전압 VCK가 2.5 V일 때는 노드 A와 B의 전압값이 입력전압의 반전된 값이 되고 출력전압은 입력전압 값과 같은 값을 가진다. 따라서 클럭 신호가 2.5 V일 때에 출력단의 입력신호를 받아들여 출력하고 클럭 신호가 0 V일 때에는 이전 출력신호를 유지하는 특성을 가진다.
본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기 회로의 특성 시뮬레이션 결과에 대한 설명은 다음과 같다.
A/D 변환기의 시뮬레이션은 해상도가 증가할수록 아날로그 신호와 디지털 신호에 대해 정보량의 증가로 시뮬레이션이 어렵다. 따라서 MATLAB을 이용하여 본 발며에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기를 구성하여 시뮬레이션을 수행하였다.
도 23은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기가 아날로그 신호를 7 비트의 디지털 신호로 변환할 때의 INL(integral non-linearity)을 시뮬레이션한 결과로써 아날로그 입력 신호에 대한 디지털 출력 코드에 대한 함수로 나타난다. INL의 그래프에서 아날로그 입력 신호에 대해 디지털 출력 코드가 단조 증가하여 1:1 대응을 이루고 있으므로 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기가 높은 선형성을 가지는 것을 확인할 수 있다.
도 24에서는 입력 전압에 따른 양자화 전압을 나타내고 있다. 양자화 오차를 살펴 보면 0.5 LSB 이내의 범위에서 변하고 있는 것을 확인할 수 있다.
도 23 내지 도 24를 통하여 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기가 높은 선형성을 만족하므로 예컨대 적외선 영상 센서에 적용이 가능하다는 것을 확인할 수 있다.
도 25는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 MSB와 LSB를 결정하는 시간의 타이밍을 나타낸다.
본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 동작 시점을 결정하는 신호가 2.5 V가 되면 1번째 증분형 시그마 델타 A/D 변환기의 적분기와 카운터를 초기화하는 리셋 신호가 2.5 V가 되어 A/D 변환기 회로를 초기화 한 뒤, MSB를 결정하기 위한 동작을 수행한다. 1번째 증분형 시그마 델타 A/D 변환기의 동작이 끝나서 MSB가 결정되면 2번째 증분형 시그마 델타 A/D 변환기의 적분기와 카운터를 초기화하는 리셋 신호가 2.5 V가 되어 A/D 변환기 회로를 초기화한 뒤, LSB를 결정하기 위한 동작을 수행한다. 1번째 증분형 시그마 델타 A/D 변환기의 동작은 MSB가 결정된 뒤, 다시 시작될 수 있다. MSB가 결정된 뒤, 약간의 여분의 시간 뒤에 다시 다음 신호를 받아들여 MSB를 결정하는 동작 타이밍을 나타내고 있다.
도 26은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 MSB와 LSB를 결정하는 각각의 증분형 시그마 델타 A/D 변환기의 스위치드 커패시터 적분부의 출력값의 변화를 나타낸다.
도시되듯이 MSB의 결정이 끝난 뒤 LSB의 결정이 시작되는 것을 확인할 수 있다. 그리고 LSB의 결정이 진행되는 중간에 두 번째 입력 신호에 대한 MSB의 결정 동작이 진행되고 있다는 것을 확인할 수 있다.
도 37는 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기 전체 회로의 레이아웃을 나타내는 도면이다.
도시되듯이 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기 전체 회로는 크게 세 부분으로 나뉜다. 도 32의 가장 위의 사각형 부분은 디지털 클럭을 생성하는 회로들로서 MSB와 LSB를 결정하는 타이밍을 제어하는 제어 신호, 초기화하는 리셋 신호의 타이밍을 제어하는 신호, 비중첩 클럭을 생성하는 회로 등이 포함된다. 중간 부분은 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 핵심 아날로그 회로부분으로 연산 증폭기 회로, 스위치드 커패시터 적분기, 비교부, 래치 회로 등이 포함된다. 세 번째 부분은 비교기에서 나오는 양자화된 디지털 출력값을 카운트하여 고해상도의 디지털 출력으로 만들기 위한 카운터와 출력단 회로로 구성되어 있다. 회로의 외곽을 둘러싼 4 개의 연결선은 아날로그와 디지털 회로의 VDD와 VSS를 분리하여 설계한 것이다.
표 2는 종래의 유사한 증분형 시그마 델타 A/D 변환기들과 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 특성을 비교한 표이다. 표 1을 참조로 알 수 있듯이, 기존 A/D 변환기들과 비교하여 대체로 전력 소비가 낮고 향상된 해상도와 높은 변환 속도와 작은 면적을 차지하는 것을 알 수 있다.
연구 저자 Roman Genov Christer Jason 본 발명
공정 0.5 μm 0.8 μm 0.25 μm
해상도 8 Bit 16 Bit 14 Bit
변환 속도 100 Ksamples/sec 12.8 Ksamples/sec 150 Ksamples/sec
클럭 주파수 1.67 MHz 3.4 MHz 25 MHz
면적 0.014 × 0.85 mm2 10.2 × 1.51 mm2 0.500 × 0.3501 mm2
전력소모 2.6 mW (128 채널) 130 mW 1.7 mW
이상에서 설명한 바와 같이 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기는 MSB를 결정하는 회로와 LSB를 결정하는 회로를 각각 분리하여 독립적으로 동작하도록 설계하여 속도를 개선하였다. 본 발명에 따른 확장 카운팅 증분형 시그마 델타 A/D 변환기의 실제 구현예에서 14 비트 해상도에 변환 속도는 150 Ksamples/sec이며 스위치드 커패시터에 이용한 클럭의 주파수는 25 MHz이다. 이 경우 MATLAB 시뮬레이션을 통하여 구한 7 비트의 증분형 시그마 델타 A/D 변환기의 INL과 DNL 특성으로부터 1 LSB의 전압은 0.01983 V이고, 전체 A/D 변환기의 1 LSB의 전압은 0.000393 V임을 확인할 수 있었으며, 0.25 μm CMOS 공정 파라미터로 회로 레이아웃을 설계하고 칩을 제작하였고, 시뮬레이션 결과를 통해 검증하여 다음과 같은 결론을 얻었다.
1) 0.50 × 0.35 mm2의 작은 면적의 A/D 변환기를 구현하였다.
2) 평균 소비 전력은 1.7 mW로 저전력 A/D 변환기를 구현하였다.
3) LSB의 비트를 결정할 때 미치는 오프셋 전압의 영향을 기존의 구조보다
Figure 112006037891389-pat00061
만큼 줄일 수 있었다.
4) 14 비트의 해상도에 150 Ksamples/sec의 변환 속도를 향상시켰다.
비록 본 발명의 구성이 구체적으로 설명되었지만 이는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 보호 범위가 이들에 의해 제한되는 것은 아니며, 본 발명의 보호 범위는 청구범위의 기재를 통하여 정하여진다.
이상 설명한 바와 같이, 본 발명에 따르면 저전력 소모 및 작은 면적으로 확장 카운팅 증분형 시그마 델타 A/D 변환기를 제공할 수 있으며 MSB와 LSB 결정의 2 단계 동작에서 각각 결정시에 독립적으로 동작하도록 구성하여 변환 속도를 향상시킬 수 있으며 LSB의 비트의 결정을 위한 증분형 시그마 델타 A/D 변환기의 입력에 반전 샘플/홀드부 회로를 사용하여 종래의 확장 카운팅 증분형 시그마 델타 A/D 변환기 구조에서 LSB의 비트 결정시에 미치는 오프셋 전압의 영향을 줄일 수 있어서 저전력 고해상도가 요구되는 USN RFID 모듈 응용 분야에 적용이 가능하다.

Claims (10)

  1. 삭제
  2. 제1 아날로그 입력 신호로부터 상기 제1 아날로그 입력 신호를 연산하여 디지털 변환한 신호의 MSB 신호를 출력하는 제1 증분형 시그마 델타 A/D 변환기와,
    상기 제1 증분형 시그마 델타 A/D 변환기 내부의 적분 전압을 입력받아 상기 제1 아날로그 입력 신호를 연산하여 디지털 변환한 신호의 LSB 신호를 출력하는 제2 증분형 시그마 델타 A/D 변환기를 포함하여 이루어지되,
    상기 제2 증분형 시그마 델타 A/D 변환기에서 상기 제1 아날로그 신호의 상기 LSB 신호 연산 도중에 상기 제1 증분형 시그마 델타 A/D 변환기는 제2 아날로그 입력 신호의 MSB를 연산하여 출력하는 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  3. 제2항에 있어서,
    상기 제1 증분형 시그마 델타 A/D 변환기는,
    아날로그 입력 신호를 일정한 전압으로 유지하는 제1 샘플/홀드부와,
    상기 제1 샘플/홀드부의 출력을 적분하여 상기 적분 전압을 출력하는 제1 적분부와,
    상기 적분 전압과 공통 모드 전압을 비교하는 제1 비교부와,
    기준 전압을 기초로 상기 제1 샘플/홀드부의 출력을 상기 제1 적분부의 상기 적분 전압과 음의 피드백하는 제1 피드백부와,
    상기 제1 비교부 출력의 다운 샘플링을 수행하는 제1 필터부를 포함하는 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  4. 제3항에 있어서,
    상기 제2 증분형 시그마 델타 A/D 변환기는,
    상기 제1 적분부의 출력 전압을 반전하여 일정한 전압으로 유지하는 제2 샘플/홀드부와,
    상기 제2 샘플/홀드부의 출력을 적분하여 제2 적분 전압을 출력하는 제2 적분부와,
    상기 제2 적분 전압과 공통 모드 전압을 비교하는 제2 비교부와,
    상기 기준 전압을 기초로 상기 제2 샘플/홀드부의 출력을 상기 제2 적분부의 상기 적분 전압과 음의 피드백하는 제2 피드백부와,
    상기 제2 비교부의 출력을 반전하는 반전부와,
    상기 반전부 출력의 다운 샘플링을 수행하는 제2 필터부
    를 포함하는 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  5. 제3항 또는 제4항에 있어서,
    상기 제1 필터부 또는 상기 제2 필터부는 카운터를 이용하여 구현되는 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  6. 제3항 또는 제4항에 있어서,
    상기 제1 적분부 또는 상기 제2 적분부는 스위치드 커패시터를 더 포함하는 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  7. 제3항 또는 제4항에 있어서,
    상기 제1 적분부와 상기 제1 필터부는 MSB 리셋 신호를 기초로 리셋되고, 상기 제2 적분부와 상기 제2 필터부는 LSB 리셋 신호를 기초로 리셋되며, 상기 MSB 리셋 신호와 상기 LSB 신호는 독립적인 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  8. 제3항 또는 제4항에 있어서,
    상기 제1 비교부 또는 제2 비교부는 1 비트를 결과로서 출력하는 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  9. 제3항 또는 제4항에 있어서,
    상기 제1 비교부 또는 제2 비교부는 2단 래치형 비교기인 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
  10. 제2항에 있어서,
    상기 제1 증분형 시그마 델타 A/D 변환기 또는 상기 제2 증분형 시그마 델타 A/D 변환기의 출력 신호를 기준 클럭에 기초하여 상기 출력 신호를 출력하거나 또는 이전의 출력 신호를 유지하는 출력부를 더 포함하는 것인 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기.
KR1020060048230A 2006-05-29 2006-05-29 확장 카운팅 증분형 시그마 델타 아날로그-디지털 변환기 KR100789907B1 (ko)

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