KR101276439B1 - 샘플링 정확도를 증가시키기 위한 아날로그 리셋 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터 - Google Patents

샘플링 정확도를 증가시키기 위한 아날로그 리셋 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터 Download PDF

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Abstract

샘플링 정확도를 증가시키기 위한 스위칭 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터가 개시된다. 시그마-델타 방식의 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터(switched capacitor) 적분기는 샘플링 클럭에 따라 스위치드-커패시터 적분기의 샘플링 동작(sampling phase)을 스위칭 하는 제1 스위칭 회로; 적분 클럭에 따라 스위치드-커패시터 적분기의 적분 동작(integration phase)을 스위칭 하는 제2 스위칭 회로; 및 리셋 클럭에 따라 스위치드-커패시터 적분기의 리셋 동작(reset phase)을 스위칭 하는 제3 스위칭 회로를 포함할 수 있다.

Description

샘플링 정확도를 증가시키기 위한 아날로그 리셋 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터{SIGMA-DELTA ANALOG-DIGITAL CONVERTER USING ANALOG RESET CIRCUIT FOR IMPROVING THE SAMPLING ACCURACY}
본 발명의 실시예들은 시그마-델타 아날로그-디지털 컨버터에 관한 것으로, 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터를 구동하기 위한 버퍼 및 프리-앰프의 전력 소모를 줄일 수 있는 시그마-델타 아날로그-디지털 컨버터에 관한 것이다.
일반적인 시그마 델타 변조기는 적분기(시그마)와 적분기의 출력을 디지털 신호로 변환하는 아날로그 디지털 변환기로 구성된다. 이때, 적분기는 입력 아날로그 신호와 디지털 출력신호가 변환되고, 피드백 되는 아날로그 신호의 차를 적분하는 것이며, 아날로그 디지털 변환기는 적분기의 출력에 상응하는 디지털 신호를 양산하는 것이다.
일반적인 멀티-비트 양자화기를 사용하는 시그마-델타 모듈레이터의 경우, 그 내부에 스위치드-커패시터 적분기를 사용하게 된다. 멀티-비트 양자화기를 사용하는 경우, 피드백 신호는 -Vref~Vref 사이의 여러 레벨로 피드백 되며, 그 신호가 입력단의 샘플링 커패시터에 저장이 되게 된다. 샘플링 커패시터가 입력을 샘플링 할 때에는 이 피드백 된 값으로부터 출발하여 입력 신호값으로 커패시터에 충전되는 전압값이 바뀌게 된다. 그런데, 샘플링 커패시터에 전하를 충전시키기 위한 버퍼 혹은 프리-앰프는 출력 속도의 한계 때문에, 피드백 된 신호의 값에 따라서 최종 샘플링되는 전압이 바뀌는 결과가 발생할 수 있다. 이를 막기 위해서는 매우 고속의 버퍼 혹은 프리앰프를 사용해야 하는데, 이를 위해서는 전력소모가 많아지게 된다.
도 1은 일반적인 스위치드-커패시터 적분기의 구조를 도시한 것이다.
일반적인 스위치드-커패시터 적분기의 경우 두 개의 겹치지 않는 클럭이 필요하다. 도 1을 참조하면, 스위치를 구동하는 클럭이 적분 클럭(CLKint)과 샘플링 클럭(CLKsam)으로 이루어져 있는 것을 확인할 수 있다. 우선, 입력을 샘플링 할 때에는 CLKsam이 하이(high)가 되어 그 클럭이 들어가는 스위치를 켜고, 그 순간에는 CLKint는 로우(low)가 되어 그 클럭이 들어가는 스위치는 끄게 된다. 즉, 도 2에 도시된 회로 형태가 되고 입력은 샘플링 커패시터(Cs)에 샘플링 되게 된다.
그리고, 샘플링이 끝난 후, 즉 CLKsam이 로우가 되고 CLKint가 하이가 되는 순간 적분기는 도 3에 도시한 회로의 형태를 띄게 된다. 다시 말해, 샘플링 커패시터(Cs)에 샘플링 되었던 신호가 샘플링 커패시터(Cs)와 적분 커패시터(Cint)의 비율을 게인(Gain)으로 가지며 입력된 신호를 샘플링 하게 된다. 시그마-델타 아날로그-디지털 컨버터의 경우에는 도 3의 과정에서 Vref라는 피드백 신호가 전체 적분기의 입력단에 연결이 되어 Vin-Vref의 신호를 적분을 하게 된다. 즉, 샘플링 커패시터(Cs)의 입력단쪽에는 Vref에 해당하는 전하가 충전되어 있다.
그러나, 만약 피드백된 전압 신호의 레벨이 -Vref에 해당하는 전압이고, 다음 입력 전압 레벨이 Vref에 해당하는 신호일 경우 샘플링 시간 내에 2Vref에 해당하는 전압만큼을 이동한다. 하지만, 피드백된 전압 신호가 Vref일 경우레벨과 입력 전압 레벨이 같으므로 전압의 이동이 없다. 버퍼 혹은 프리 앰프가 충분히 고속이 아닐 경우, 이 두 경우 동일한 입력전압임에도 불구하고 샘플링 되는 값이 달라진다. 이를 막기 위해서는 앞에서 언급한대로 고속의 프리 앰프를 사용하게 되는데 그 만큼 전력소모가 커지게 된다.
본 명세서에서는 멀티-비트 양자화기를 사용하는 아날로그-디지털 컨버터를 적용할 경우 아날로그-디지털 컨버터를 구동하는 버퍼 및 프리-앰프의 전력 소모를 줄이고 아날로그-디지털 컨버터 자체의 샘플링 정확도를 높이기 위한 시그마-델타 아날로그-디지털 컨버터를 제안한다.
멀티-비트 양자화기를 사용하는 아날로그-디지털 컨버터를 적용할 경우 샘플링 정확도를 높이기 위한 스위칭 회로를 적용시킨 시그마-델타 아날로그-디지털 컨버터를 제공할 수 있다.
피드백 되는 아날로그 신호와 입력 신호의 차이 값을 적분하는 스위치드-커패시터(switched capacitor) 적분기를 사용하는 아날로그-디지털 컨버터에 있어서, 스위치드-커패시터 적분기는 샘플링 클럭에 따라 스위치드-커패시터 적분기의 샘플링 동작(sampling phase)을 스위칭 하는 제1 스위칭 회로; 적분 클럭에 따라 스위치드-커패시터 적분기의 적분 동작(integration phase)을 스위칭 하는 제2 스위칭 회로; 및 리셋 클럭에 따라 스위치드-커패시터 적분기의 리셋 동작(reset phase)을 스위칭 하는 제3 스위칭 회로를 포함할 수 있다.
일 측면에 따르면, 스위치드-커패시터 적분기는 입력단과 출력단 사이에 입력단을 기준으로 차례로 제1 노드, 제2 노드, 제3 노드가 형성되며, 입력 단자가 제3 노드에 연결되고 출력 단자가 출력단에 연결되는 연산 증폭기와, 일단이 제1 노드에 연결되고 타단이 제2 노드에 연결되는 샘플링 커패시터와, 일단이 제3 노드에 연결되고 타단이 연산 증폭기의 출력 단자에 연결되는 적분 캐패시터와, 일단이 입력단에 연결되고 타단이 제1 노드에 연결되는 제1 스위치와, 일단이 제2 노드에 연결되고 타단이 접지 단자에 연결되는 제2 스위치와, 일단이 제2 노드에 연결되고 타단이 제3 노드에 연결되는 제3 스위치와, 일단이 제1 노드에 연결되고 타단이 접지 단자에 연결되는 제4 스위치와, 일단이 제1 노드에 연결되고 타단이 리셋 전원단에 연결되는 제5 스위치와, 일단이 상기 제2 노드에 연결되고 타단이 상기 리셋 전원단에 연결되는 제6 스위치를 포함할 수 있다. 이때, 제1 스위칭 회로는 제1 스위치 및 제2 스위치로 구성되고, 제2 스위칭 회로는 제3 스위치 및 제4 스위치로 구성되며, 제3 스위칭 회로는 제5 스위치 및 제6 스위치로 구성될 수 있다.
다른 측면에 따르면, 리셋 동작은 리셋 클럭에 따라 샘플링 커패시터에 충전된 전압을 리셋할 수 있다.
또 다른 측면에 따르면, 리셋 클럭은 샘플링 클럭과 적분 클럭이 모두 로우(low)일 때 하이(high)가 될 수 있다.
멀티-비트 양자화기를 사용하는 아날로그-디지털 컨버터를 적용할 경우 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터 적분기에 두 개의 스위치를 추가함으로써 아날로그-디지털 컨버터의 샘플링 정확도가 증가할 수 있다.
따라서, 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터의 전체적인 해상도가 올라갈 수 있다.
도 1은 종래의 스위치드-커패시터 적분기의 구조를 도시한 것이다.
도 2와 도 3은 종래 스위치드-커패시터 적분기에서의 샘플링 동작과 적분 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일실시예에 따른 스위치드-커패시터 적분기의 구조를 도시한 것이다.
도 5는 본 발명의 일실시예에 있어서, 스위치드-커패시터 적분기에서 사용되는 클럭을 도시한 것이다.
도 6 내지 도 8은 본 발명의 일실시예에 따른 스위치드-커패시터 적분기에서의 샘플링 동작과 적분 동작, 그리고 리셋 동작을 설명하기 위한 도면이다.
도 9 내지 도 11은 시그마-델타 아날로그-디지털 컨버터에 대한 정착 시간을 설명하기 위한 도면이다.
도 12는 아날로그-디지털 컨버터에 적용된 시그마-델타 개념을 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
본 실시예들은 시그마-델타 모듈레이터에 관한 것으로, 저 전력의 시그마-델타 아날로그-디지털 컨버터가 필요한 각종 모바일 기기, 난청 보상용 보청기, 휴대용 음향기기 및 각종 센서에 적용될 수 있다.
일반적인 스위치드-커패시터 적분기는 샘플링 클럭와 적분 클럭으로 이루어진, 서로 겹치지 않는 두 개의 클럭이 필요하다. 본 실시예에서는 스위치드-커패시터 적분기에 적분 클럭이 로우가 되고 샘플링 클럭은 아직 하이가 되지 않은 시간에 하이가 되는 제3 의 클럭에 의해 동작하는 새로운 스위치를 추가하여 샘플링 커패시터를 0(zero)으로 리셋할 수 있다. 이러한 구조의 스위치드-커패시터 적분기를 사용할 경우 멀티비트 양자화기를 사용하는 시그마-델타 아날로그-디지털 컨버터를 구동하기 위한 버퍼 및 프리-앰프가 감당해야 하는 전압의 변화는 최악의 경우에도 Vref수준에 그치므로 기존 구조의 스위치드-커패시터 적분기에 비해 절반으로 줄어들게 된다.
도 4를 참조하여, 본 발명의 일실시예에 따른 스위치드-커패시터 적분기의 구조를 상세하기 설명하면 다음과 같다.
시그마-델타 방식의 아날로그-디지털 컨버터에서는 피드백 되는 아날로그 신호와 입력 신호의 차이 값을 적분하는 스위치드-커패시터 적분기를 사용한다.
일실시예에 따른 시그마-델타 방식의 아날로그-디지털 컨버터에서는 샘플링 클럭에 따라 스위치드-커패시터 적분기의 샘플링 동작을 스위칭 하는 제1 스위칭 회로; 적분 클럭에 따라 스위치드-커패시터 적분기의 적분 동작을 스위칭 하는 제2 스위칭 회로; 및 리셋 클럭에 따라 스위치드-커패시터 적분기의 리셋 동작을 스위칭 하는 제3 스위칭 회로를 포함하는 스위치드-커패시터 적분기를 적용할 수 있다.
도 4는 시그마-델타 방식의 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터 적분기의 구조를 도시한 것이다.
도 4에 도시한 바와 같이, 스위치드-커패시터 적분기는 입력단(Vin)과 출력단(Vout) 사이에 입력단(Vin)을 기준으로 차례로 제1 노드, 제2 노드, 제3 노드가 형성될 수 있다. 도 4에 표기된 도시 부호 A와 B가 제1 노드에 해당되고, 도시 부호 C와 D가 제2 노드에 해당되며, 도시 부호 E가 제3 노드에 해당된다.
기본적으로 스위치드-커패시터 적분기는 입력 단자가 제3 노드에 연결되고 출력 단자가 출력단(Vout)에 연결되는 연산 증폭기(10)와, 일단이 제1 노드에 연결되고 타단이 제2 노드에 연결되어 샘플링 동작을 수행하는 샘플링 커패시터(Cs)(20)와, 일단이 제3 노드에 연결되고 타단이 연산 증폭기(10)의 출력 단자에 연결되어 피드백 되는 아날로그 신호와 입력 신호의 차이 값을 적분하는 적분 동작을 수행하는 적분 캐패시터(Cint)(30)로 구성될 수 있다.
이때, 스위치드-커패시터 적분기는 샘플링 동작을 위한 제1 스위칭 회로와 적분 동작을 위한 제2 스위칭 회로 이외에도 샘플링 커패시터(20)에 대한 리셋 동작을 위한 제3 스위칭 회로가 추가되어 구성될 수 있다.
상세하게, 샘플링 동작을 스위칭 하기 위한 제1 스위칭 회로는 일단이 입력단(Vin)에 연결되고 타단이 제1 노드에 연결되는 제1 스위치(CLKsam)(40)와, 일단이 제2 노드에 연결되고 타단이 접지 단자에 연결되는 제2 스위치(CLKsam)(50)로 구성될 수 있다. 또한, 적분 동작을 스위칭 하기 위한 제2 스위칭 회로는 일단이 제2 노드에 연결되고 타단이 제3 노드에 연결되는 제3 스위치(CLKint)(60)와, 일단이 제1 노드에 연결되고 타단이 접지 단자에 연결되는 제4 스위치(CLKint)(70)로 구성될 수 있다. 더욱이, 본 실시예에서 리셋 동작을 스위칭 하기 위한 제3 스위칭 회로는 일단이 제1 노드에 연결되고 타단이 리셋 전원단(Vreset)에 연결되는 제5 스위치(CLKreset)(80)와, 일단이 제2 노드에 연결되고 타단이 리셋 전원단(Vreset)에 연결되는 제6 스위치(CLKreset)(90)를 포함할 수 있다.
제1 스위칭 회로(40)(50), 제2 스위칭 회로(60)(70), 그리고 제3 스위칭 회로(80)(90)의 클럭 신호는 도 5와 같다. 이때, 샘플링 클럭이 하이일 때 적분 클럭은 로우이고, 적분 클럭이 로우일 때 샘플링 클럭은 하이가 된다. 그리고, 리셋 클럭은 적분 클럭이 로우가 되고 샘플링 클럭이 미처 하이가 되지 않은 시간에 하이가 되는 형태를 가진다.
샘플링 클럭은 제1 스위칭 회로(40)(50)로 들어가고, 적분 클럭은 제2 스위칭 회로(60)(70)로 들어가며, 리셋 클럭은 제3 스위칭 회로(80)(90)로 들어간다. 이때, 하이 상태의 클럭이 입력되면 스위치 동작이 온(on) 되고, 로우 상태의 클럭이 입력되면 스위치 동작이 오프(off) 된다.
본 발명의 일실시예에 따른 스위치드-커패시터 적분기의 동작을 상세히 설명한다.
먼저, 하이 상태의 샘플링 클럭이 제1 스위칭 회로(40)(50)에 입력되면 스위치드-커패시터 적분기가 도 6과 같은 상태가 되며 이때 입력은 샘플링 커패시터(20)에 샘플링 되면서 샘플링 동작이 이루어진다.
샘플링 동작이 끝난 후, 하이 상태의 적분 클럭이 제2 스위칭 회로(60)(70)에 입력되면 스위치드-커패시터 적분기는 도 7에 도시한 회로 형태가 된다. 즉, 샘플링 커패시터(20)에 샘플링 되었던 신호가 샘플링 커패시터(20)와 적분 커패시터(30)의 비율을 게인(Gian)으로 가지며 적분 동작이 이루어진다. 시그마-델타 방식의 아날로그-디지털 컨버터의 경우에는 도 7의 회로 형태에 따라 Vref라는 피드백 신호가 전체 적분기의 입력 단자에 연결이 되어 Vin-Vref의 신호를 적분을 하게 된다.
리셋 타이밍에는 샘플링 커패시터(20)의 일 단이 리셋 전원단(Vreset)에 연결되도록 하여 샘플링 커패시터(20)를 리셋하게 된다. 즉, 하이 상태의 리셋 클럭이 제3 스위칭 회로(80)(90)에 입력되면 스위치드-커패시터 적분기는 도 8과 같은 회로 형태가 된다. 제3 스위칭 회로(80)(90)가 없는 일반적인 구조의 경우 적분 시간 이후 바로 샘플링 동작으로 넘어가므로 최대 Vref 혹은 -Vref에서 입력 신호까지 전압이 변해야 하지만, 제3 스위칭 회로(80)(90)가 추가된 본 발명의 스위치드-커패시터 적분기에서는 샘플링 커패시터(20)를 리셋함으로 인해서 전압 변화의 양을 리셋 전원단(Vreset)을 통해 조절할 수 있게 된다.
따라서, 본 발명의 스위치드-커패시터 적분기에서는 샘플링 클럭과 적분 클럭이 동시에 1이 되지 않을 때 리셋 클럭은 1이 된다. 즉, 샘플링 클럭과 적분 클럭이 모두 0일 될 때, 리셋 클럭이 1이 되면 된다. 이러한 리셋 클럭을 입력 받는 제3 스위칭 회로(80)(90)에 의해 피드백 되는 신호를 리셋시켜 줄 수 있다.
도 9는 일반적인 정착(settling)에 관한 파형을 도시한 것이다.
일반적으로 정착 시간(settling time)은 정착되는 노드의 저항(R)과 커패시터(C)에 의해서 결정이 된다.
도 10와 같은 회로에서 어떠한 이득 값(Gm)을 가지는 증폭기(amp)가 커패시터(CL)을 충전할 경우 정착 시간은 CL/Gm에 비례하게 된다. 즉, 빠른 정착 값을 가지기 위해서는 증폭기의 이득을 키워야 하는데, 이득 값은 직접적으로 증폭기의 전류(current)에 비례하므로 빠른 정착을 위해서는 전력소모가 필연적으로 수반된다.
도 11과 같은 RC 회로의 경우에는 정착 시간은 저항 값(R)과 커패시터 값(C)의 곱, 즉 시상수에 비례하게 된다. 다시 말해, 저항 값이 작을수록 정착 시간은 줄어들게 된다.
일반적으로 정착 시간은 회로의 전체적인 클럭에 따라 결정되어 있으므로 정착 시간을 길게 가져갈 수는 없다. 즉, 빠른 정착을 위해서는 회로적인 요소를 덧붙여 줘야 한다. CL에 걸리는 전압이 -Vref에서 Vref까지 변하는 경우 증폭기를 통해서 충전하는 경우와 저항과 커패시터를 통해서 충전하는 경우에 차이가 발생하게 되는 것이다. 증폭기를 통해서 충전시켜주는 경우에는 정착 시간 내에 정착을 시키기 위해서 증폭기의 이득을 키워주어야 하고, 그에 해당하는 만큼의 전력소모가 늘어나게 된다.
본 발명에 따른 스위치드-커패시터 적분기의 회로는 CL을 소정의 리셋 전압(Vreset)에 리셋을 시킴으로서 증폭기가 충전시켜주어야 하는 전압의 양을 절반으로 줄일 수 있는 효과가 있게 된다. 즉, 이득 값을 일반적인 회로에 비해 절반으로 가져가면서도 원하는 시간 내에 정착을 시킬 수 있는 장점이 있다. 물론, 리셋 시키는 과정에는 스위치의 온 동작에 따른 저항과 CL의 값이 중요한데 스위치의 온 저항은 얼마든지 작게 설계가 가능하므로 전체적인 회로의 동작을 볼 때 리셋 스위치를 통해 커패시터의 전압을 리셋시켜 주는 것이 유리하다고 할 수 있다.
도 12에 도시한 바와 같이, 본 발명의 아날로그-디지털 컨버터는 입력이 들어가고 출력이 피드백 되는 부분의 차이를 적분한다는 점이 델타의 개념이 되고, 그리고 적분기에서 적분을 한다는 것이 결국 더하는 것을 의미하므로 시그마의 개념이 될 수 있다. 상기한 시그마-델타 개념이 적용된 것이므로 '시그마-델타 아날로그-디지털 컨버터'라 명명한 것이다.
이와 같이, 본 발명의 실시예들에 따르면, 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터를 구동시키기 위한 버퍼 혹은 프리-앰프의 전력 소모를 줄여 전체 시스템의 전력 소모를 최소화할 수 있다. 델타-시그마 아날로그-디지털 컨버터를 사용하는 휴대용 기기(예컨대, 휴대용 음향 기기 등)의 버퍼나 프리-앰프의 전력 소모를 감소시켜 줄 수 있다. 또한, 아날로그-디지털 컨버터에 사용되는 스위치드-커패시터 적분기에 두 개의 스위치를 추가함으로써 아날로그-디지털 컨버터의 샘플링 정확도가 증가할 수 있어 멀티-비트 양자화기를 사용하는 시그마-델타 방식의 아날로그-디지털 컨버터의 전체적인 해상도를 향상시킬 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10: 연산 증폭기
20: 샘플링 커패시터
30: 적분 커패시터
40: 제1 스위치
50: 제2 스위치
60: 제3 스위치
70: 제4 스위치
80: 제5 스위치
90: 제6 스위치

Claims (4)

  1. 삭제
  2. 피드백 되는 아날로그 신호와 입력 신호의 차이 값을 적분하는 스위치드-커패시터(switched capacitor) 적분기를 사용하는 아날로그-디지털 컨버터에 있어서,
    상기 스위치드-커패시터 적분기는,
    입력단과 출력단 사이에 상기 입력단을 기준으로 차례로 제1 노드, 제2 노드, 제3 노드가 형성되며,
    입력 단자가 상기 제3 노드에 연결되고 출력 단자가 상기 출력단에 연결되는 연산 증폭기와,
    일단이 상기 제1 노드에 연결되고 타단이 상기 제2 노드에 연결되는 샘플링 커패시터와,
    일단이 상기 제3 노드에 연결되고 타단이 상기 연산 증폭기의 출력 단자에 연결되는 적분 캐패시터와,
    일단이 상기 입력단에 연결되고 타단이 상기 제1 노드에 연결되는 제1 스위치와,
    일단이 상기 제2 노드에 연결되고 타단이 접지 단자에 연결되는 제2 스위치와,
    일단이 상기 제2 노드에 연결되고 타단이 상기 제3 노드에 연결되는 제3 스위치와,
    일단이 상기 제1 노드에 연결되고 타단이 상기 접지 단자에 연결되는 제4 스위치와,
    일단이 상기 제1 노드에 연결되고 타단이 리셋 전원단에 연결되는 제5 스위치와,
    일단이 상기 제2 노드에 연결되고 타단이 상기 리셋 전원단에 연결되는 제6 스위치
    를 포함하며,
    상기 제1 스위치 및 상기 제2 스위치로 구성되는 제1 스위칭 회로는 샘플링 클럭에 따라 상기 스위치드-커패시터 적분기의 샘플링 동작(sampling phase)을 스위칭 하고,
    상기 제3 스위치 및 상기 제4 스위치로 구성되는 제2 스위칭 회로는 적분 클럭에 따라 상기 스위치드-커패시터 적분기의 적분 동작(integration phase)을 스위칭 하며,
    상기 제5 스위치 및 상기 제6 스위치로 구성되는 제3 스위칭 회로는 리셋 클럭에 따라 상기 스위치드-커패시터 적분기의 리셋 동작(reset phase)을 스위칭 하는 것
    을 특징으로 하는 시그마-델타 방식의 아날로그-디지털 컨버터.
  3. 제2항에 있어서,
    상기 리셋 동작은,
    상기 리셋 클럭에 따라 상기 샘플링 커패시터에 충전된 전압을 리셋하는 것
    을 특징으로 하는 시그마-델타 방식의 아날로그-디지털 컨버터.
  4. 제2항에 있어서,
    상기 리셋 클럭은,
    상기 샘플링 클럭과 상기 적분 클럭이 모두 로우(low)일 때 하이(high)가 되는 것
    을 특징으로 하는 시그마-델타 방식의 아날로그-디지털 컨버터.
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