JP2006333053A - アナログデジタル変換器 - Google Patents
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Abstract
【課題】連続型デルタシグマ(△Σ)変調器を利用したアナログデジタル変換器において、外部クロックによるジッタの影響を少なくして精度の向上を図ることができる技術を提供する。
【解決手段】帰還ループ内のデジタルアナログ(D/A)変換器デコーダ13の後段に、所定のパルス幅(Tw)を持つ単安定マルチバイブレータ14を設ける。帰還D/A(スイッチ15)のスイッチングを、単安定マルチバイブレータ14を用いて行うことにより、外部クロック(サンプリングクロックΦ1)のジッタの影響を減らすことができる。
【選択図】図1
【解決手段】帰還ループ内のデジタルアナログ(D/A)変換器デコーダ13の後段に、所定のパルス幅(Tw)を持つ単安定マルチバイブレータ14を設ける。帰還D/A(スイッチ15)のスイッチングを、単安定マルチバイブレータ14を用いて行うことにより、外部クロック(サンプリングクロックΦ1)のジッタの影響を減らすことができる。
【選択図】図1
Description
本発明は、アナログデジタル(A/D)変換器に関し、特に、連続型デルタシグマ(△Σ)変調器を利用したアナログデジタル変換器の構成に適用して有効な技術に関する。
本発明者が検討した技術として、例えば、デルタシグマ(△Σ)変調器においては、以下の技術が考えられる(例えば、非特許文献1及び非特許文献2参照)。
△Σ変調器の実現方法として、離散型と連続型がある。図6に示すように、離散型はスイッチトキャパシタ型積分器を用いた変調器である。それに対して、連続型は、図7に示すように、入力(X)にスイッチがなく、CR時定数の積分器、もしくは電流積分器によって構成される△Σ変調器である。
ジェームズ・チェリ(James A.Cherry)、"クロックジッタ・アンド・クァンタイザ・メタスタビリティ・イン・コンティニュアウスタイム・デルタシグマ・モデュレイターズ(Clock Jitter and Quantizer Metastability in Continuous-Time Delta-Sigma Modulators)"、「アイ・イ・イ・イ・トランザクションズ・オン・サーキッツ・アンド・システムズ2(IEEE Trans.on Circuits and Systems II)」、(米国)、1999年6月、第46巻、第6号 サンダ・ジャーキン(Sander L.J.Gierkink)、"ア・カップルドゥ・ソウトゥートゥ・オシレータ・コンバイニング・ロウ・ジッタ・ウィドゥ・ハイ・コントロール・リニアリティ(A Coupled Sawtooth Oscillator Combining Low Jitter With High Control Linearity"、「アイ・イ・イ・イ・ジャーナル・オブ・ソリッドステート・サーキッツ(IEEE J.Solid-State Circuits)」、(米国)、2002年6月、第37巻、p.702−710
ジェームズ・チェリ(James A.Cherry)、"クロックジッタ・アンド・クァンタイザ・メタスタビリティ・イン・コンティニュアウスタイム・デルタシグマ・モデュレイターズ(Clock Jitter and Quantizer Metastability in Continuous-Time Delta-Sigma Modulators)"、「アイ・イ・イ・イ・トランザクションズ・オン・サーキッツ・アンド・システムズ2(IEEE Trans.on Circuits and Systems II)」、(米国)、1999年6月、第46巻、第6号 サンダ・ジャーキン(Sander L.J.Gierkink)、"ア・カップルドゥ・ソウトゥートゥ・オシレータ・コンバイニング・ロウ・ジッタ・ウィドゥ・ハイ・コントロール・リニアリティ(A Coupled Sawtooth Oscillator Combining Low Jitter With High Control Linearity"、「アイ・イ・イ・イ・ジャーナル・オブ・ソリッドステート・サーキッツ(IEEE J.Solid-State Circuits)」、(米国)、2002年6月、第37巻、p.702−710
ところで、前記のような△Σ変調器の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
例えば、図7に示すように、連続型△Σ変調器はサンプリングが不要なため、入力部(X)にサンプリングスイッチがなく、低電圧化に向いている反面、帰還デジタルアナログ(D/A)変換器のクロックジッタに対する感度が高く、性能を向上させることが困難であった。また、ジッタの影響を小さくするために帰還D/A変換器にはノンリターンゼロ(NRZ)型のD/A変換器を使用する。この場合、D/A変換器の遷移によって積分器入力に帰還される電荷の量が変化し、結果として精度を劣化させる原因となっていた。
そこで、本発明の目的は、連続型デルタシグマ(△Σ)変調器を利用したアナログデジタル変換器において、クロックによるジッタの影響を少なくして精度の向上を図ることができる技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明によるアナログデジタル変換器は、帰還ループ内のデジタルアナログ変換器デコーダの後段に、所定のパルス幅を持つ単安定マルチバイブレータを設けたものである。そして、帰還D/Aのスイッチングを、その単安定マルチバイブレータを用いて行うことにより、外部クロックのジッタの影響を減らすことができる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
外部クロックのジッタの影響を減らすことができ、アナログデジタル変換器の精度が向上する。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図1は本発明の一実施の形態によるアナログデジタル(A/D)変換器の概略構成を示す図、図2は本実施の形態のA/D変換器において、クロックタイミングを示す図である。
まず、図1により、本実施の形態によるA/D変換器の構成の一例を説明する。本実施の形態のA/D変換器は、例えば、連続型デルタシグマ(△Σ)変調器を利用したアナログデジタル変換器とされ、抵抗Rin,RDAC、コンデンサCs、演算増幅器11、比較器12、デジタルアナログ(D/A)変換器デコーダ13、単安定マルチバイブレータ14、スイッチ15などから構成されている。
抵抗Rinの一端にアナログ入力(X)が接続され、抵抗Rinの他端は演算増幅器11の反転入力端子に接続されている。演算増幅器11の非反転入力端子はGNDに接続され、演算増幅器11の反転入力端子と出力端子の間にはコンデンサCsが接続されている。すなわち、抵抗Rin、コンデンサCs及び演算増幅器11で積分回路を構成している。また、演算増幅器11の出力は比較器12の非反転入力に入力している。比較器12の反転入力はGNDに接続されている。比較器12のデジタル出力(Y)は帰還ループを構成するため、D/A変換器デコーダ13に入力している。また、D/A変換器デコーダ13にはサンプリングクロックΦ1が入力している。D/A変換器デコーダ13の出力DAOは単安定マルチバイブレータ14に入力している。単安定マルチバイブレータ14の出力Φ1Dはスイッチ15に入力している。スイッチ15には、参照電圧Vref +,Vref −が接続されており、単安定マルチバイブレータ14の出力Φ1Dによりそれぞれスイッチング(切り替えられる)ようになっている。また、スイッチ15の出力は、抵抗RDACを介して演算増幅器11の反転入力端子に入力している。そして、D/A変換器デコーダ13、単安定マルチバイブレータ14、スイッチ15及び抵抗RDACなどにより帰還ループ(帰還D/A変換器)が構成されている。
D/A変換器デコーダ13は、比較器12のデジタル出力(Y)の値に応じて、サンプリングクロックΦ1のタイミングでDAOを出力する。図8に、D/A変換器デコーダ13の構成の一例を示す。
単安定マルチバイブレータ14は、D/A変換器デコーダ13の出力DAOを入力し、所定のパルス幅(Tw)を持つ信号に変換する。
図2に、D/A変換器デコーダ13に入力されるサンプリングクロックΦ1と、単安定マルチバイブレータ14の出力Φ1Dとのタイミング関係を示す。図2に示すように、サンプリングクロックΦ1の立ち上がりのタイミングで出力Φ1Dが立ち上がり、出力Φ1Dは所定のパスル幅(Tw)を維持した後、下がる。
一般に、連続系の△Σ変調器では、帰還D/A変換器から積分器へ転送される電荷の量は、D/A変換器出力がサンプリング毎にある基準値に戻り、次の信号に変位することで、出力波形の前値依存性の小さいRZ(リターンゼロ)、前の出力値と次の出力値が連続になっているNRZ帰還を問わず、変換クロック周波数に依存し、NRZの場合はQDAC=0.5TS・Vref/RDACとなる。なお、QDACは帰還電荷量、TSはサンプリングクロック周期、Vrefは参照電圧、RDACはD/A変換器の抵抗である。
つまり、サンプリングクロックにジッタ△TSがあると、帰還電荷量はQDAC=0.5(TS+△TS)・Vref/RDACとなり、 D/A変換器として現れる。このとき、ジッタ△TSはランダムであると考えられるので、△Σ変調器出力にも同じエネルギーの白色雑音が加わることになり、結果として信号対雑音比(SNR)を悪化させる結果となる。
これに対して、本発明では図1のように、D/A変換器デコーダ13の後段に、所定のパスル幅(Tw)を有する単安定マルチバイブレータ14を設ける。そして、図2のようなパルスを帰還D/A変換器のスイッチ15に与えることにより、帰還電荷量を、外部クロック周波数に無相関な値QDAC=Tw・Vref/RDACとし、外部クロックのジッタに対する影響をなくした。すなわち、サンプリングクロックΦ1のエッジでジッタが発生しても、単安定マルチバイブレータ14のパルス幅(Tw)が無相関であれば、帰還D/A変換器の帰還電荷量は単安定マルチバイブレータ14のパルス幅(Tw)にのみ依存し、ジッタの影響を受けない。
また、本実施の形態により、連続系△Σ変調器においてもRZスイッチングが可能となり、D/A変位時の波形の変化や、前値の出力,出力のリンギング等によるSNRへの影響を小さくすることができる。
本実施の形態でも、単安定マルチバイブレータのジッタ成分の影響を受け、SNRを悪化させる可能性がある。そこで、次に、帰還D/A変換器スイッチング法により、ジッタを低減でき、さらに抵抗変動の影響をなくすことを可能とする構成を説明する。
図1に示したA/D変換器の帰還D/A変換器の後段部分は、等価的に電流源Irefに置き換えられる。つまり、RDACはスイッチを備えた電流源に置き換えることが可能となる。図3に、図1の帰還D/A変換器の後段部分を電流源Irefに置き換えた場合の等価回路を示す。図4は、図3のD/A変換器スイッチ回路16の構成を示す回路図、図5はD/A変換器スイッチ回路16の信号波形を示す図である。なお、図4において、スイッチ15の対となるスイッチの片方のみを表している。
図4に示すように、D/A変換器スイッチ回路16は、NANDゲート41、電流積分回路42、差動スイッチ43,44、電流比較器45、SRラッチ46などから構成されている。
電流源Irefとコモンソースを有する差動スイッチ43において、差動スイッチのひとつの入力には参照電圧Vref、もうひとつの入力には電流源Icを有する電流積分回路42の出力電圧(ノードn1)を接続する。
D/A変換器デコーダ13の出力DAOが“0”の時は、ノードn2が“1”であり、電流積分回路42の電荷は放電され、その電圧はGNDレベルとなる。またSRラッチ46もリセットされ、差動スイッチ44はGND側に導通となる。
次に、D/A変換器デコーダ13の出力DAOが“0”から“1”に変位したときは、ノードn2が“0”となり、差動スイッチ44がDAC−Output側に導通となり、D/A変換器スイッチ回路16の出力(DAC−Output)に電流が流れる。このとき、電流積分回路42のコンデンサCcにも電荷が充電され始め、ノードn1の電圧が上昇する。電流積分回路42のノードn1の電圧が参照電圧Vrefを超えると、差動スイッチ43はD/A変換器出力に対して選択から非選択へ推移する。このとき電流比較器45が非選択側に電流が流れたことを感知し、SRラッチ46の出力を反転させ、差動スイッチ44を非選択側へ切り替え、電流積分回路42をリセットする。
以上の動作により、このD/A変換器スイッチ回路16の選択する時間は、電流源IcがVrefまでノードn1の電荷を積分する時間と等しくなり、帰還電荷量QDAC=Tw・Iref=(Cc・Vref/Iref)・Iref=Cc・Vrefとなり、見た目上、時間に対する依存性がなくなる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、連続型△Σ変調器を用いたA/D変換器について適用可能である。
11 演算増幅器
12 比較器
13 デジタルアナログ(D/A)変換器デコーダ
14 単安定マルチバイブレータ
15 スイッチ
16 D/A変換器スイッチ回路
41 NANDゲート
42 電流積分回路
43,44 差動スイッチ
45 電流比較器
46 SRラッチ
81 D−フリップフロップ
82 インバータ
DAO デジタルアナログ(D/A)変換器デコーダの出力
Cc,Cs コンデンサ
Ic,Iref 電流源
RDAC,Rin 抵抗
TS サンプリングクロック周期
Vref 参照電圧
n1,n2 ノード
Φ1 サンプリングクロック
Φ1D 単安定マルチバイブレータの出力
12 比較器
13 デジタルアナログ(D/A)変換器デコーダ
14 単安定マルチバイブレータ
15 スイッチ
16 D/A変換器スイッチ回路
41 NANDゲート
42 電流積分回路
43,44 差動スイッチ
45 電流比較器
46 SRラッチ
81 D−フリップフロップ
82 インバータ
DAO デジタルアナログ(D/A)変換器デコーダの出力
Cc,Cs コンデンサ
Ic,Iref 電流源
RDAC,Rin 抵抗
TS サンプリングクロック周期
Vref 参照電圧
n1,n2 ノード
Φ1 サンプリングクロック
Φ1D 単安定マルチバイブレータの出力
Claims (5)
- 連続型デルタシグマ変調器を利用したアナログデジタル変換器であって、
帰還ループ内のデジタルアナログ変換器デコーダの後段に、所定のパルス幅を持つ単安定マルチバイブレータを有することを特徴とするアナログデジタル変換器。 - 請求項1記載のアナログデジタル変換器において、
前記帰還ループ内に電流源を有し、
前記電流源は、前記単安定マルチバイブレータの出力によりスイッチングされることを特徴とするアナログデジタル変換器。 - 請求項1記載のアナログデジタル変換器において、
前記単安定マルチバイブレータは、容量と電流源と電圧源とを備え、
前記パルス幅は、前記容量の容量値、前記電流源の電流値及び前記電圧源の電圧値により定まることを特徴とするアナログデジタル変換器。 - 請求項1記載のアナログデジタル変換器において、
前記単安定マルチバイブレータは、容量と、前記容量を充電する電流源と、前記容量の充電電圧と参照電圧との差により動作する差動スイッチとを備え、
前記パルス幅は、前記容量の容量値、前記電流源の電流値及び前記参照電圧の値により定まることを特徴とするアナログデジタル変換器。 - 請求項1記載のアナログデジタル変換器において、
前記帰還ループ内に第1の電流源を有し、
前記第1の電流源は、前記単安定マルチバイブレータの出力によりスイッチングされ、
前記単安定マルチバイブレータは、容量と、前記容量を充電する第2の電流源と、前記容量の充電電圧と参照電圧との差により動作する差動スイッチとを備え、
前記パルス幅は、前記容量の容量値、前記第2の電流源の電流値及び前記参照電圧の値により定まることを特徴とするアナログデジタル変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005153625A JP2006333053A (ja) | 2005-05-26 | 2005-05-26 | アナログデジタル変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005153625A JP2006333053A (ja) | 2005-05-26 | 2005-05-26 | アナログデジタル変換器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006333053A true JP2006333053A (ja) | 2006-12-07 |
Family
ID=37554270
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005153625A Pending JP2006333053A (ja) | 2005-05-26 | 2005-05-26 | アナログデジタル変換器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006333053A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2005
- 2005-05-26 JP JP2005153625A patent/JP2006333053A/ja active Pending
Cited By (10)
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KR101284647B1 (ko) | 2009-12-29 | 2013-07-10 | 쟈인 에레쿠토로닉스 가부시키가이샤 | 시그마 델타 변조기 |
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