DE4127078C2

DE4127078C2 - Phasenentzerrer für einen Digital/Analog-Wandler

Info

Publication number: DE4127078C2
Application number: DE4127078A
Authority: DE
Inventors: Navdeep Singh Sooch; Donald Allan Kerth; Eric J Swanson; Tetsuro Sugimoto
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1990-08-22
Filing date: 1991-08-16
Publication date: 1996-03-21
Anticipated expiration: 2011-08-17
Also published as: GB9116735D0; DE4127078A1; GB2247370B; US5061925A; GB2247370A; JPH04257121A; JP2505328B2

Description

Die vorliegende Erfindung betrifft einen Digital/Analog-Wandler mit einem Digital-Eingang und einem Analog-Ausgang, und sie be trifft insbesondere eine Einrichtung und ein Verfahren zur Line arisierung des Phasengangs des Digital/Analog-Wandlers.

Im Bereich der digitalen Audiotechnik und Telekommunikation ist die Technologie der hochpräzisen und hochauflösenden Digi tal/Analog-Konvertierung (DAC) eine der Schlüsseltechnologien bei Analogschaltungen geworden. Üblicherweise wurde bisher für hochauflösende Digital/Analog-Wandlung entweder die Schaltungs technik des belasteten Netzwerks mit Trimmung oder die Technik der Mehrfachschleifen-Integration benutzt. Beim belasteten Netz werk war die Trimmung des belasteten Netzwerks mittels eines La sers, dynamischer Abgleichelemente oder der Einsatz des digita len Verfahrens unter Verwendung von Nur-Lese-Speichern (ROM) er forderlich. Dies ist notwendig im Hinblick auf die Umwandlungs genauigkeit, welche zu einem großen Teil von der Anpassungsge nauigkeit des belasteten Netzwerks abhängt. Typischerweise läßt sich mit nicht abgeglichenen belasteten Netzwerken eine Genauig keit von 14 Bit erzielen, wohingegen das abgeglichene Netzwerk eine Umwandlungsgenauigkeit von über 15 Bit erreichen kann. Bei der Schaltungstechnik mit Mehrfachschleifen-Integration sind an dererseits Integratoren, Abtast- und Haltekreise und Stromquel len erforderlich, welche notwendigerweise sehr schnell und mit relativ hoher Präzision arbeitende Einrichtungen sein müssen. Die Realisierung von hochauflösenden Digital/Analog-Wandlern un ter Benutzung dieser letzteren Technologie ist schwierig wegen der Abtastladung und der Abtastkapazität, die über die Basisim pedanz des typischerweise in Bipolar-Technologie ausgeführten Transistors leckt.

Eine andere Technik, die in der DAC-Technologie großen Stellen wert hat, ist die DA-Wandlung mit überhöhter Abtastrate (Over sampling). Bei dieser wird typischerweise ein Delta-Sigma-Modu lator in Verbindung mit üblichen Oversampling-Rauschunter drückungsverfahren mittels digitaler Filter eingesetzt. Dabei wird vorzugsweise ein Interpolationsfilter benutzt, um die Ab tastrate zu erhöhen und anschließend alles Abbildungs- und Quan tisierungsrauschen bei Fs/2 und darüber herauszufiltern, wobei Fs die Eingangs-Abtastfrequenz ist. Das Ausgangssignal des In terpolationsfilters wird anschließend in einem Abtast- und Hal tekreis (Sample-and-Hold-Glied) weiter verarbeitet, um das Over sampling-Ausgangssignal zu erhalten. Wenn das Interpolationsfil ter die Abtastrate um den Faktor 8 vervielfacht, kann im Abtast- und Haltekreis eine weitere, ebenfalls 8fache Überhöhung der Ab tastrate stattfinden, so daß sich insgesamt ein 64fach-Oversam pling ergibt. Der Delta-Sigma-Modulator nimmt das Ausgangssignal des kombinierten Interpolationsfilter- und Abtast- und Halte kreises auf und wandelt dieses Oversampling-Signal in einen 1-Bit-Datenstrom um. Dieses i-Bit-Ausgangssignal steuert dann einen Digital/Analog-Wandler, welcher nur zwei analoge Potentia lebenen aufweist und aus diesem Grunde inhärent linear ist. Das Signal wird anschließend auf ein analoges Tiefpaßfilter gegeben.

Bei der Technik der Störgeräuschunterdrückung durch Oversamp ling bei hochauflösenden Digital/Analog-Wandlern treten zwei Probleme auf: Gleichspannungs-Offset und mangelhafte Phasenline arität. Der Digitalteil des Digital/Analog-Wandlers, umfassend das Interpolationsfilter, den Abtast- und Haltekreis sowie den Delta-Sigma-Modulator, kann so ausgelegt werden, daß er bezüg lich der Phase inhärent linear arbeitet, und es kann auch ein Gleichspannungs-Offset vorgesehen werden. Wenn der Analogteil des gesamten DAC-Systems implementiert wird, kann allerdings ein zusätzlicher Wert eines Gleichspannungs-Offsets zusätzlich zur Nichtlinearität des Phasengangs in das System eingeführt werden. Es ist sehr schwierig, den Gleichspannungs-Offset zu unter drücken und einen absolut linearen Phasengang im Analogteil des Digital/Analog-Wandlers zu erreichen. In Anwendungen, wie Digi tal-Audio, wird ein Gleichspannungs-Offset und die Nichtlinea rität des Phasengangs schnell hörbar und vermindert die ange strebte hohe Audio-Qualität oft signifikant.

Angesichts dieser Nachteile liegt der Erfindung die Aufgabe zu grunde, ein verbessertes Digital/Analog-Wandlersystem zu schaf fen, das sich durch einen besonders linearen Über-Alles-Phasen gang auszeichnet.

Dieses technische Problem wird bei einem Digital/Analog-Wandler der eingangs erwähnten Art durch die kennzeichnenden Merkmale des Patentanspruchs 1 gelöst. Die auf die Angabe eines Verfah rens gerichteten Aufgabe wird durch die im Patentanspruch 7 an gegebenen Verfahrensschritte gelöst.

Die erfindungsgemäße Lösung beruht auf dem Gedanken, die unver meidbare Nichtlinearität des Phasengangs des analogen Tiefpaß filters nicht im analogen Bereich, sondern durch das Vorsehen eines Phasenentzerrers im Digitalteil zu kompensieren. Dagegen war es bisher üblich, sowohl den Digitalteil als auch den Ana logteil jeweils für sich getrennt zu entzerren, um einen mög lichst linearen Überalles-Frequenzgang des DA-Wandlers zu errei chen.

Der Aufsatz von Tewksbury und Hallock in: IEEE Transactions on Circuits and Systems, 1978, Nr. 7, Seiten 436-446, befaßt sich mit der Konstruktion von Analog/Digital-Wandlern und insbesonde re mit einem Digital/Analog-Wandler, der in Kombination mit ei nem Analog/Digital-Wandler eingesetzt wird. Dort ist auch ein Rauschunterdrückungs-Kodierer beschrieben, der in Kombination mit dem Analog/Digital-Wandler Verwendung findet. Von einer Pha senentzerrung ist in dieser Druckschrift indes nicht die Rede.

Der Aufsatz von Matsuya, Uchimura, Iwata und Kaneko in: IEEE Journal of Solid-State Circuits, 1989, Nr. 4, Seiten 969-975, setzt sich mit der Technik der Rauschunterdrückung mittels drei stufiger Integration auseinander. Diese Technik benutzt präzise Pulsweitenmodulation (PWM), was eine hohe Genauigkeit der Digi tal/Analog-Wandlung erlaubt. Diese Veröffentlichung beschreibt einfach, doppelt und dreifach integrierende Sigma-Delta-Quanti sierer für mehrstufige Rauschunterdrückung (multi-stage noise shaping, MASH). Es wird aber nicht vorgeschlagen, eine Delta- Sigma-Modulation durchzuführen. Statt dessen wird dort ein zwei fach integrierender Sigma-Delta-Quantisierer mit 64facher Over sampling-Rate beschrieben. In diesem Aufsatz findet sich kein Hinweis auf die Phasenlinearisierung bei Delta-Sigma-Modulation.

Oppenheim und Schafer beschreiben in ihrem Buch "Discrete-Time Signal Processing", Prentica-Hall International, Inc., 1989, Seiten 127-131, die Verwendung von analogen und digitalen Fil tern zur Verhinderung von Alias-Erscheinungen im Zusammenhang mit Digital/Analog-Wandlern. Die dort diskutierten Filter bezie hen sich auf das zeitkontinuierliche Filtern bei der DA-Konver tierung sowie die genaue Rekonstruktion eines zeitkontinuierli chen analogen Ausgangssignals. Auch diese Vorveröffentlichung schlägt keine Delta-Sigma-Modulation vor oder gibt gar einen Hinweis auf das spezielle Problem der Phasenlinearisierung bei der Delta-Sigma-Modulation.

Die erfindungsgemäße Durchführung der Phasenentzerrung im Digi talteil - also außerhalb des Analogteils, dessen Analogfilter für die Nichtlinearität verantwortlich ist - hat große Vorteile; beispielsweise führt die Phasenentzerrung innerhalb des digita len Bereichs nur zu einer unbedeutenden Verschlechterung des Signal-Rausch-Abstands des DA-Wandlers.

Ein Ausführungsbeispiel der Erfindung und die damit verbundenen Vorteile werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 den Digitalteil und den Analogteil eines Digital/Analog-Wandlers in ei nem Blockschaltbild;

Fig. 2 das Interpolationsfilter und den Ab tast- und Haltekreis des DA-Wand lers, in einem Blockschaltbild;

Fig. 3 den Delta-Sigma-Modulator, in einem Blockschaltbild;

Fig. 4, 4a und 4b schematische Schaltbilder des Kon densatorfilters und kontinuierlichen Filters, welches das analoge Tief paßfilter umfaßt;

Fig. 5 ein Logik-Diagramm für die Kali brier-Steuereinrichtung und das Offset-Register;

Fig. 5a ein Zeitdiagramm für den Kalibrier- Schaltkreis;

Fig. 6 den Amplitudengang des mittleren Interpolationsfilters, in einem Frequenzdiagramm;

Fig. 7 die Phasengänge des Analogfilters, des mittleren Interpolationsfilters und deren überlagerter Phasengang, in einem Frequenzdiagramm.

In Fig. 1 ist ein Digital/Analog-Konvertersystem (DAC) darge stellt. Das DA-Wandlersystem besteht aus einem Digitalteil 10 und einem Analogteil 12. Der Digitalteil 10 umfaßt teilweise einen Interpolationskreis 14, der ein Interpolationsfilter sowie einen Abtast- und Haltekreis einschließt. Der Digital teil 10 umfaßt ferner einen Delta-Sigma-Modulator 16. Der Digitalteil 10 bewirkt eine Umwandlung des an einem Ein gang 18 anstehenden digitalen Eingangssignals in einen digi talen 1-Bit-Datenstrom an einem Ausgang 20. Der Ausgang 20 ist gleichzeitig Eingang des Analogteils 12, wobei der Analog teil 12 im allgemeinen einen 1-Bit-DA-Wandler 21 und ein analoges Tiefpaßfilter 22 umfaßt. Obwohl hier ein Delta- Sigma-Modulator 16 dargestellt ist, kann selbstverständlich auch jeder andere Typ eines 1-Bit-Quantisierers oder ein Äquivalent eingesetzt werden, um die Umwandlung in einen digitalen 1-Bit-Datenstrom durchzuführen. Der Delta-Sigma- Modulator 16 wird hier eingesetzt, da er sich durch gute Leistung bei niedrigem Niveau und differentieller Nichtli nearität auszeichnet. Die allgemeine Arbeitsweise des Digital teils 10 ist bekannt und beispielsweise beschrieben in Yasuykui Matsuya, Kuniharu Uchimura, Atsushi Awaiti und Takayo Kaneko, "A 17-Bit Oversampling D-to-A Conversion Tech nology Using Multi-Stage Noise Shaping", IEEE J. of Solid- State Circuits, Vol. 24, No. 4, August 1989. Auf diesen Auf satz wird hier ergänzend Bezug genommen.

Der Ausgang des Interpolationskreises 14 ist mit dem Eingang eines Summierers 24 verbunden, dessen Ausgang mit dem Eingang des Delta-Sigma-Modulators 16 verbunden ist. Der andere Ein gang des Summierers 24 ist mit dem Ausgang eines Offset-Regi sters 26 verbunden. Der Inhalt des Offset-Registers 26 stellt einen Gleichspannungs-Offset bereit, der ausreicht, um jedes möglicherweise in dem in Fig. 1 dargestellten System auftre tende Gleichspannungsdrift-Problem zu korrigieren. Wie später noch erläutert werden wird, wird der Inhalt des Offset-Regi sters 26 bestimmt durch eine interne Kalibrierroutine.

Das Analogfilter 22 im Analogteil 12 ist mit einem Verstär ker 28 an seinem Ausgang versehen. Der positive Eingang des Verstärkers 28 ist an Masse angeschlossen, und sein negativer Eingang ist über ein Widerstandselement 30 mit dem Ausgang des Analogfilters 22 verbunden. Der Ausgang des Verstär kers 28 ist mit dem Eingang einer zweiten Verstärkerstufe 32 verbunden, und der Ausgang der zweiten Verstärkerstufe 32 ist verbunden mit dem einem Knotenpunkt 34 zugeordneten Pfad für den Analogausgang. Ein Widerstandselement 36 ist zwischen den negativen Eingang des Verstärkers 28 und den Knotenpunkt 34 geschaltet. Der Ausgang des Verstärkers 28 ist zu einem der Eingänge eines Gatters 38 geführt, dessen Ausgang mit dem Eingang eines Kalibrier-Steuerkreises 40 verbunden ist. Der andere Eingang des Gatters 38 ist durch den Kalibrier- Steuerkreis 40 mit einem Ausgang für ein Kalibrier/Squelch- Signal CAL/SQUELCH verbunden. Der Kalibrier-Steuerkreis 40 setzt den Inhalt des Offset-Registers 22 auf einen Offset- Wert. Der Kalibrier-Steuerkreis 40 verfügt ferner über einen Digital-Eingang 18 und einen Rücksetz-Eingang. Ausgangsseitig weist der Kalibrier-Steuerkreis 40 zudem eine Steuerleitung zu dem Interpolationskreis 14 auf, um dessen Ausgang auf alle Null-Werte während des Kalibrierzyklus zu zwingen. Zu Zwecken der Kalibrierung ist ein Schalter 44 am Analogausgang zwischen dem Knotenpunkt 34 und Masse vorgesehen. Steht der Knotenpunkt 34 mit Masse in Verbindung, so ist damit auch der Widerstand 36 über den Schalter 44 geerdet, wodurch der Verstärker 28 mit offenem Gegenkopplungszweig (open loop) betrieben wird und als Vergleicher arbeitet.

Im Betrieb initiiert der Kalibrier-Steuerkreis 40 eine interne Kalibrierprozedur, bei der erst der Ausgang des Interpolationskreises 14 in einen völligen Ruhezustand versetzt und dann der Inhalt des Offset-Registers 26 auf einen vorbestimmten Wert gesetzt wird. Dies ergibt das erste Eingangssignal für den Delta-Sigma-Modulator 16. Anschließend wird der Ausgang des Verstärkers 28 von dem Kalibrier- Steuerkreis 40 abgetastet, um festzustellen, ob das Signal am Ausgang des Analogfilters 22 über Null liegt. Wenn der Ausgang des Analogfilters 22 über Null liegt, so wird am Ausgang des Verstärkers 28 der Logikzustand "Null" anstehen. Wenn das Signal am Ausgang des Analogfilters 22 unter den Wert "Null" abfällt, so wird das Signal am Ausgang des Verstärkers 28 den logischen Wert "Eins" annehmen. Der Inhalt des Offset-Registers 26 wird so lange zum Durchlaufen einer Reihe von Werten veranlaßt, bis der Übergangspunkt am Ausgang des Verstärkers 28 gefunden ist; so wird der zutreffende Offset festgestellt, der am Ausgang des Analogfilters 22 einen Null-Wert und gleichzeitig einen Null-Wert am Eingang des Interpolationskreises 14 ergibt. Während des Kalibriervor gangs ist der Schalter 44 geschlossen und der ausgangsseitige Verstärker 32 hat kein Ausgangssignal. Obwohl in dieser Dar stellung der Summierer 24 zwischen dem Interpolationskreis 14 und dem Eingang des Delta-Sigma-Modulators 16 angeordnet ist, kann das Summierglied selbstverständlich auch am Digitalein gang des Interpolationskreises 14 vorgesehen sein. Jedoch hat sich herausgestellt, daß vom Schaltungsdesign her betrachtet der Abgleichvorgang zwischen dem Interpolationskreis und dem Delta-Sigma-Modulator 16 vorgenommen werden sollte.

Um einen linearen Phasengang des gesamten DA-Wandlersystems zu erreichen, ist es möglich, sowohl einen linearen Phasen gang beim Digitalteil 10 als auch einen linearen Phasengang beim Analogteil 12 zu haben. Es ist ohne größeren Aufwand durchaus möglich, Phasenlinearität beim Digitalteil 10 zu erreichen. Jedoch ist es weitaus schwieriger, einen linearen Phasengang beim analogen Filter 22 zu realisieren, da es eines analogen Filters außerordentlich hoher Ordnung bedarf, um einen flach verlaufenden Amplitudengang zu erzielen, ebenso wie einen linearen Phasengang. Das Analogfilter 22 ist erforderlich, um Abbildungs- und Quantisierungsrauschen außerhalb des Durchlaßbereichs niedrig zu halten und im Falle der Verwendung eines Delta-Sigma-Modulators das Quantisie rungsrauschen zu reduzieren. Um ein befriedigendes Frequenz verhalten beim Analogfilter 22 zu erreichen, kann ein Bessel- Filter nicht eingesetzt werden. Aus diesem Grunde dürfte das eingesetzte Analogfilter eine beträchtliche Nichtlinearität des Phasengangs im Durchlaßbereich aufweisen.

Zwecks Kompensierung der Phasen-Nichtlinearität des analogen Tiefpaßfilters 22 wird im Digitalteil 10 eine Phasenentzer rung durchgeführt, um die Phasen-Nichtlinearität im Analog teil 12 auszugleichen. Bisher war es üblich, jeden Teil für sich getrennt zu entzerren. Infolge der Durchführung der Phasenentzerrung im Digitalteil 10 im digitalen Bereich kann die Nichtlinearität des Phasengangs des Analogfilters 22 ausgeglichen werden. Diese Phasenentzerrung hat nur eine unbedeutende Verschlechterung des Gesamt-Signal/Rausch- Abstands des Digital/Analog-Wandlers zur Folge. Vorzugsweise ist die Phasenentzerrung als Teil des Interpolationsfilters implementiert. Selbstverständlich kann jedoch ebensogut auch ein separater Phasenentzerrer getrennt und außerhalb des Interpolationsfilters verwendet werden.

In Fig. 2 ist nun das Blockschaltbild des Interpolations kreises 14 dargestellt, welcher das Interpolationsfilter und den Abtast- und Haltekreis (Sample-and Hold-Glied) enthält. Das Interpolationsfilter ist hier in einer dreistufigen Topo logie ausgeführt: Ein als 125 Abgriffe aufweisendes Halbband filter ausgeführtes 2fach-Interpolationsfilter 50, ein als 24 Abgriffe aufweisendes Filter ausgebildetes 2fach-Interpo lationsfilter 52 und ein als mit vier Abgriffen ausgestat tetes Filter ausgeführtes 2fach-Interpolationsfilter 54. Das Interpolationsfilter 50 arbeitet so, daß es die Abtastfre quenz für ein 18-Bit-Eingangssignal von 48 kHz auf ein 18- Bit-Signal von 96 kHz transformiert. Das Interpolations filter 52 arbeitet 50, daß es die Abtastfrequenz von 96 kHz auf 192 kHz erhöht, und das 2fach-Interpolationsfilter 54 transformiert die Abtastrate von 192 kHz auf eine Abtastfre quenz von 384 kHz. Diese dreistufige Topologie wurde aus Gründen der Flächenausnutzung und im Hinblick auf effiziente Berechnung gewählt. Das Interpolationsfilter 52 hat die Auf gabe, den Phasen- und Frequenzgang des Analogfilters 22 im Analogteil 12 zu kompensieren. Allerdings können alle drei Interpolationsfilter 50, 52 und 54 dazu benutzt werden, die sen Phasen- und Frequenzgang auszugleichen. Infolge der Aus stattung des Interpolationsfilters 50 mit einem Halbband- Filter, bei dem jeder andere Koeffizient Null ist, konnte eine wesentliche Reduzierung von Rechenvorgängen (z. B. An zahl der Multiplikationen pro Sekunde) erzielt werden. Die Interpolationsfilter 52 und 54 sind ebenfalls mittels FIR- Filtern realisiert, wobei jedes dieser FIR-Filter die zugehö rigen Filter-Koeffizienten in einem Speicher 56 abgespeichert hat. Anders als die typischen FIR-Filter hat das Interpola tionsfilter 52 einen nichtlinearen Phasengang, wie noch spä ter beschrieben wird.

Jedes FIR-Filter ist durch den Einsatz einer digitalen Signal verarbeitungseinheit (DSP, Digital Signal Processing) reali siert, welche im wesentlichen eine arithmetisch-logische Einheit (ALU, Arithmetic Logic Unit) ist, deren Eingänge im Multiplex-Verfahren betrieben werden, um die für die Filter funktion notwendigen Berechnungen auszuführen. Typischerweise werden digitale Filter durch eine Folge von in einer bestimm ten Reihenfolge auszuführenden Multiplikations- und Addi tions/Subtraktions-Schritten ausgeführt, wobei die Reihenfol ge sequentiell ist. Also werden die digitalen Daten des Ein gangs von jedem der FIR-Filter 50-54 gemäß dem im Speicher 56 abgespeicherten Koeffizienten verarbeitet. Dies ergibt die Filter- und Interpolationsfunktion für den Ausgang des die dritte Stufe darstellenden Interpolationsfilters 54.

Das Ausgangssignal von 384 kHz des die dritte Stufe darstel lenden Interpolationsfilters 54 ist gleichzeitig das Eingangs signal für einen 8fach-Abtast- und Haltekreis 58, der die Abtastfrequenz auf 3072 MHz erhöht. Dies ist dann das Ein gangssignal für - die Summierstelle 24. Zusätzlich ist eine Steuerleitung 60 von dem Kalibrier-Steuerkreis 40 angeschlos sen. Diese Steuerleitung 60 bewirkt einen Über-Alles-Grundzu stand am Ausgang des Abtast- und Haltekreises 58 zu Zwecken des Kalibrierens, was nachstehend detailliert beschrieben wird.

Fig. 3 enthält ein Blockschaltbild des Delta-Sigma-Modula tors 16, welcher das digitale 18-Bit-Signal in einen 1-Bit- Datenstrom umwandelt. Das Signal am Ausgang des Summierers 24 wird auf den Eingang eines Summierers 62 gegeben und daiin einer ersten Integrierstufe 64 zugeleitet. Das Ausgangssignal der ersten Integrierstufe 64 wird auf den Eingang einer Sum mierstelle 66 gegeben, deren Ausgangssignal dem Eingang einer zweiten Integrierstufe 68 zugeführt wird. Das Ausgangssignal der zweiten Integrierstufe 68 wird auf den Eingang einer dritten Integrierstufe 70 gegeben. Der Ausgang der dritten Integrierstufe 70 ist auf den Eingang einer Summierstelle 72 geschaltet, deren Ausgangssignal auf den Eingang einer vier ten Integrierstufe 74 gegeben wird. Der Ausgang der vierten Integrierstufe 74 ist mit dem Eingang einer fünften Integrier stufe 76 verbunden. Die Ausgänge aller Integrierstufen 64, 68, 70, 74 und 76 sind jeweils mit dem Eingang einer Summier stelle 80 über Vorwärtskopplungspfade 82, 84, 86, 88 und 90 verbunden, wobei diesen die Koeffizienten a₁, a_2,a_3,a₄ und a₅ zugeordnet sind. Das Ausgangssignal der fünften Integrier stufe 76 wird über einen negativen Rückkopplungspfad 92 auf den Eingang der Summierstelle 72 gegeben, wobei diesem der Koeffizient b₂ zugeordnet ist. Das Minuszeichen am Eingang der Summierstelle 72 deutet eine Subtraktion an. Zusätzlich wird auch das Ausgangssignal von der fünften Integrier stufe 76 über einen positiven Vorwärtskopplungspfad 94 auf den Eingang der Summierstelle 72 gegeben, wobei diesem ein Koeffizient b₃ zugeordnet ist. Ein Pluszeichen am Eingang des Rückkopplungspfades 94 zur Summierstelle 72 deutet eine Addi tion an. Der Rückkopplungspfad 96 verbindet den Ausgang der dritten Integrierstufe mit dem Eingang der Summierstelle 66 am Eingang der zweiten Integrierstufe 68, wobei der Rückkopp lungspfad 96 eine negative Gegenkopplung darstellt und einen zugehörigen Koeffizienten b₁ hat.

Das Ausgangssignal der Summierstelle 80 ist gleichzeitig das Eingangssignal für einen 1-Bit-Quantisierer, der das Ausgangs signal der Summierstelle 80 in ein Signal umwandelt, welches den Endwert mit positivem oder negativem Vorzeichen annimmt. Das Ausgangssignal des Quantisierers 98 passiert eine Verzö gerungs-Übertragungsfunktion 100 und erscheint als Ausgangs signal auf der Leitung 102. Das Ausgangssignal auf der Lei tung 102 wird gleichzeitig über ein Funktionsglied 103 mit Koeffizientem g auf den Eingang der Summierstelle 62 gegeben, so daß es zu dem digitalen Eingangssignal des Delta-Sigma- Modulators 16 hinzuaddiert wird. Die Struktur der Schaltung gemäß Fig. 3 stellt somit einen Delta-Sigma-Modulator fünf ter Ordnung dar. Die Koeffizienten dieses Modulators fünfter Ordnung, wie er in Fig. 3 dargestellt ist, sind in der nach stehenden Liste 1 aufgeführt.

Liste 1

Koeffizienten des Delta-Sigma-Modulators

In Fig. 4 ist das schematische Blockschaltbild des Analog teils 12 mit dem Analogfilter 22 dargestellt. Das Analog filter 22 besteht aus zwei Abschnitten, nämlich einem getakte ten Kondensatorfilter 106 sowie einem kontinuierlichen Filter teil 108. Das getaktete Kondensatorfilter 106 enthält ein Tiefpaßfilter vierter Ordnung vom Butterworth-Typ, während der kontinuierliche Filter 108 von einem Butterworth-Tiefpaß filter zweiter Ordnung gebildet wird.

Das getaktete Kondensatorfilter 106 wird von vier getakteten Kondensatorstufen 110, 112, 114 und 116 gebildet. Das analoge Eingangssignal wird auf den positiven Eingang einer Summier stelle 118 gegeben, deren Ausgang mit dem Eingang der ersten getakteten Kondensatorstufe 110 verbunden ist. Das Ausgangs signal der getakteten Kondensatorstufe 110 wird auf den posi tiven Eingang einer Summierstelle 120 gegeben. Das Ausgangs signal der Summierstelle 120 wird auf den Eingang der zweiten getakteten Kondensatorstufe 112 gegeben, deren Ausgang mit dem positiven Eingang einer Summierstelle 122 verbunden ist. Das Ausgangssignal der Summierstelle 122 wird auf den Eingang der dritten getakteten Kondensatorstufe 114 gegeben, deren Ausgang mit dem positiven Eingang einer Summierstelle 124 verbunden ist. Das Ausgangssignal der Summierstelle 124 wird auf den Eingang einer getakteten Kondensatorstufe 116 gege ben, deren Ausgang mit einem Knotenpunkt 126 in Verbindung steht. Der Knotenpunkt 126 ist auf alle negativen Eingänge der Summierstellen 118, 120, 122 und 124 rückgekoppelt.

Das kontinuierliche Filter 108 ist mit seinem Eingang an den Knotenpunkt 126 angeschlossen, wobei der Knotenpunkt 126 über einen Widerstand 128 mit dem Knotenpunkt 130 verbunden ist. Ein Kondensator 132 ist mit einer Elektrode mit dem Knoten punkt 130 verbunden; seine andere Elektrode ist an Masse angeschlossen. Der Knotenpunkt 130 ist über einen Wider stand 134 mit dem negativen Eingang eines Verstärkers 136 verbunden; dessen positiver Eingang ist an Masse angeschlos sen. Der Verstärker 136 ist vorzugsweise ein zur Realisierung von Filtern geeigneter Operationsverstärker. Der Ausgang des Verstärkers 136 ist mit dem Analog-Ausgang am Knotenpunkt 138 verbunden. Der Knotenpunkt 138 ist über einen in Serie ge schalteten Kondensator 140 mit dem negativen Eingang des Verstärkers 136 verbunden. Gleichzeitig ist der Knoten punkt 138 über einen Widerstand 142 mit dem Knotenpunkt 130 verbunden. Ein Schalter 144 ist zwischen den Analog-Ausgangs pfad am Knotenpunkt 138 und Masse geschaltet. Das Steuer signal CAL/SQUELCH wird über eine Steuerleitung 146 sowohl dem Verstärker 136 als auch dem Schalter 144 zugeführt. Wie unten noch beschrieben werden wird, dient die Steuerlei tung 146 dazu, das Ausgangssignal des Verstärkers 136 von dem Knotenpunkt 138 für den Analog-Ausgang verschwinden zu lassen und überdies den Schalter 144 während des Kalibriervorgangs zu schließen. Dies veranlaßt dann die erste Verstarker stufe 136, als Vergleicher zu arbeiten.

Fig. 4a dient der detaillierten Beschreibung des Verstär kers 136. Dieser Verstärker 136 besteht aus einer ersten Stufe 148 und einer Ausgangsstufe 150. Die Ausgangsstufe 150 enthält zwei CMOS-Transistoren 152, von denen der eine mit seinem Source/Drain-Pfad zwischen positiver Spannung und dem Ausgangsknotenpunkt 138 schaltet und von denen der andere Transistor mit seinem Source/Drain-Pfad zwischen den Knoten punkt und Masse geschaltet ist. Die Transistoren 152 werden durch das CAL/SQUELCH-Signal auf der Leitung 146 gesteuert, um den Knotenpunkt 138 vom Ausgang der ersten Stufe 148 zu trennen. Der Ausgang der Stufe 148 stellt die Vergleichsope ration zur Verfügung, deren Ergebnissignal auf einen Eingang des Gatters 38 (vergleiche Fig. 1) gegeben wird. Der andere Eingang des Gatters 38 ist mit der Leitung 146 verbunden. Somit wird der Schalter 144 geschlossen und der Knoten punkt 138 mit Masse verbunden, sobald der Kalibriervorgang eingeleitet wird.

Ein Detail der getakteten Kondensatorstufen 110-116 ist in Fig. 4b dargestellt. Jede dieser Stufen weist eine Verstär kerstufe 143 auf, die einen zwischen ihrem negativen Eingang und dem Ausgang angeordneten Rückkopplungs-Kondensator 145 hat. Am Eingang ist ein geschalteter bzw. getakteter Kondensa tor 147 vorgesehen, der vom Ausgang der vorangehenden Summier stelle 118-124 mit zugehörigen, in der Nähe angeordneten Schaltern geschaltet wird. Die Schalter werden durch Signale Φ1 und Φ2 gesteuert. In gleicher Weise hat der Rückkopp lungszweig einen damit in Serie geschalteten getakteten Kon densator 149 und Zugang zum negativen Eingang des Verstär kers 143. Gleichartige Schalter sind in einer Anordnung von getakteten Kondensatoren vorgesehen und werden durch die Zeitsignale Φ1 und Φ2 gesteuert. Hierbei handelt es sich um eine übliche Schaltungsstruktur.

Ein den Kalibrier-Steuerkreis 40 näher erläuterndes Block schaltbild ist in Fig. 5 enthalten. Das Offset-Register ist ein 16-Bit-Register. Es ist eine Steuereinheit 154 für fort laufende Annäherung (Approximation) vorgesehen, welche über eine Schnittstelle mit dem Offset-Register 26 zusammen arbei tet. Das Offset-Register 26 hat 16 Bits, die von einem LSB (Last Significant Bit) bis zu einem MSB (Most Significant Bit) reichen. Die Steuereinheit 154 für fortlaufende Annähe rung ist dafür ausgelegt, entweder jedes Bit im Offset-Regi ster 26 auf den logischen Wert "Null" oder jedes Bit auf den logischen Wert "Eins" zu setzen. Die Steuereinheit 154 für sukzessive Annäherung ist dafür ausgelegt, anfangs alle Regi ster im Offset-Register 26 auf den logischen Wert "Null" zu setzen und anschließend jedes Bit, beginnend mit dem MSB, zu setzen und anschließend, sofern zweckmäßig, auf ein Rücksetz signal am Ende des Zyklus zu warten, welches bei seinem Er scheinen das Bit auf "Null" zurücksetzt, und dann den Zyklus mit dem nächst tieferen Bit fortzusetzen. Das CAL/SQUELCH- Signal stellt den Eingang für die Steuereinheit 154 für suk zessive Approximation auf der Leitung 146 dar und löst die Operation aus.

Ein ferner vorgesehener 10-Bit-Zähler 156 hat zwei Eingabe eingänge EN1 und EN2, die eine Ingangsetzung des Zäh lers 156 bewirken. Der Freigabeeingang EN1 ist über eine Leitung 159 mit einem Ausgang der Steuereinheit 154 für fort laufende Annäherung verbunden. Das Ausgangssignal auf der Leitung 159 wird durch einen internen Zähler 160 erzeugt. Von der Steuereinheit 154 wird ein Rücksetzsignal auf eine Lei tung 162 ausgegeben, um den 10-Bit-Zähler für jedes von der Steuereinheit 154 getestete Bit rückzusetzen. Das MSB des Zählers 156 erscheint als Ausgang auf der Leitung 164 zu einem Rücksetzeingang an der Steuereinheit 154 für fortlaufen de Annäherung. Wie später noch beschrieben wird, dient eine Leitung 164 und das darauf liegende Signal dazu, das über prüfte Bit vor einem Rücksetzen auf den logischen Wert "Null" zu schützen. Das Ausgangssignal des Vergleichers auf der Leitung 158 wird auf den Freigabeeingang EN2 gegeben und inkrementiert den Zähler 156, wenn es mit dem Takteingang kombiniert wird. Der Takteingang ist mit einem Signal beauf schlagt, welches das 64fache der Abtastfrequenz F_S ist.

In Fig. 5a ist ein Zeitdiagramm für den Kalibriervorgang dargestellt. Das CAL/SQUELCH-Signal ist durch ein Signal 166 repräsentiert, dessen ansteigende Flanke die Kalibrierproze dur startet. Das MSB der Steuereinheit 154 wird repräsentiert durch einen zweiten Impuls 167, welcher dem Impuls 166 folgt.

Ein Zählerrücksetzsignal wird gleichzeitig mit dem Impuls 167 erzeugt und über die Leitung 162 an den Zähler 156 ausgege ben, um den Zahlerstand darin auf Null rückzusetzen. Der Freigabeeingang EN1 des Zählers 156 auf der Leitung 159 wird für eine bestimmte Ruhezeit 168 auf niedrigem Spannungsniveau (low) gehalten. Diese Ruhezeit ist vorgesehen, um den Digi tal/Analog-Wandler für ein bestimmtes Zeitintervall nach Beaufschlagung des Eingangs des Digital/Analog-Wandlers mit einem neuen Eingangssignalwert zur Ruhe kommen zu lassen, wobei dieses Eingangssignal von allen logischen "Null"s am Eingang des Summierers 24 gebildet wird. Typischerweise ist das analoge Tiefpaßfilter 22 die primäre Komponente des Schaltkreises, die für dieses Erfordernis von Bedeutung ist. Die Freigabeleitung 159 ändert dann für 1024 Takte ihr Span nungsniveau auf "Hoch", was durch einen Impuls 165 repräsen tiert wird, wobei dies der gleiche Takt ist, wie er dem Ein gang des 10-Bit-Zählers 156 zugeführt wird. Die Zählfunktion wird von einem Zähler 160 ausgeführt. Nach 1024 Takten wird die MSB-Leitung 164 abgetastet, um ein Rücksetzsignal zu erhalten, welches dann, wenn es den Zustand "Hoch" hat, das betreffende Bit nicht rücksetzt. Die Rücksetzfunktion er scheint bei einem Impuls 163, welcher dann, wenn das MSB des Zählers niedriges Spannungsniveau (low) annimmt, zu einem Rücksetzen des Bits auf Null führt. Anschließend wird das auf das MSB nächstfolgende Bit gesetzt, kann der Digital/Analog- Wandler für die mit dem Bezugszeichen 168 versehene Offset- Ruhezeit in den Ruhezustand gehen und wird das Ausgangssignal des Vergleichers über 1024 Takte abgetastet. Dies wird für alle 16 Bits fortgesetzt.

Die Steuereinheit für fortlaufende Annäherung kann in einem zweiten Arbeitsmodus ein Signal auf einem Preset-Eingang 161 empfangen. Der Preset-Eingang 161 bringt ein anderes Bit als das MSB dazu, das erste in der fortlaufenden Approximations- Routine zu sein. Zusätzlich setzt das CAL/SQUELCH-Signal nicht alle Bits im Offset-Register 26 auf Null, wenn das Preset-Signal 161 benutzt wird. Der Wert im Register wird festgehalten, so daß die Suche in kürzerer Zeit durchgeführt werden kann.

Der vorstehend beschriebene Kalibrier-Steuerkreis 40 ist dafür ausgelegt, daß er das CAL/SQUELCH-Signal im Ansprechen auf einexternes Rücksetzsignal generiert. Darüber hinaus ist das Kalibrier-Steuersignal dazu geschaffen, mit dem Digital- Eingang 18 verbunden zu werden und den Augenblick festzustel len, wenn alle dessen Bits für eine vorbestimmte Zeitdauer den logischen Wert "Null" haben. Sofern dieser Zustand vor liegt, erzeugt der Kalibrier-Steuerkreis 40 das CAL-SQUELCH- Signal. Auf diese Weise wird ein mit Masse verbundener Aus gang immer dann geschaffen, wenn der Ausgang des Digital/ Analog-Wandlers einen echten Null-Eingangswert annimmt. Immer dann, wenn dieser Zustand auftritt, setzt der Kalibrier- Steuerkreis 40 den Bit-Zähler 156 zurück, so daß die Kalibrie rung nicht von einem Offset-Wert von Null aus begonnen wird. Vielmehr beginnt diese mit einem Offset-Wert, der geringfügig geringer ist als der im Offset-Register 26 zuvor eingespei cherte Offset-Wert. Es ist deshalb nicht notwendig, die gesam te binäre Suche, die von der Bit-Steuereinheit 154 durchge führt wird, zu durchlaufen, sondern statt dessen einen modifi zierten Suchlauf.

Obwohl vorstehend der Kalibriervorgang hinsichtlich eines Null-Offsets beschrieben wurde, könnte der Verstärkungsfaktor des Delta-Sigma-Modulators auch eingestellt werden. Dies würde für ein bekanntes Eingangssignal die Messung von zwei Spannungen, nämlich einer niedrigen Spannung sowie einer hohen Spannung, erforderlich machen. Das bekannte Eingangs signal könnte in der Summierstelle 24 durch das Offset-Regi ster 26 aufaddiert werden, und es könnte dann eine Messung erfolgen. Eine Berechnung könnte durchgeführt werden, und der Verstärkungsfaktor des Delta-Sigma-Modulators könnte eingere gelt werden. Dies wäre eine ähnliche Vorgehensweise, wie sie in dem US-Patent Nr. 4 943 807 (Early) vom 24. Juli 1990 beschrieben ist.

In Fig. 6 ist ein Diagramm des Amplitudengangs als Funktion über der- Frequenz dargestellt. Wie zuvor bereits erwähnt, ist das Interpolationsfilter 52 ein Filter mit 25 Abgriffen. Der Frequenzgang ist relativ flach ausgebildet, mit einer bei ungefähr 22 kHz beginnenden Erhöhung bei Punkt 170. Der Amplitudengang zeigt ein Maximum um 40 kHz mit einem Verstärkungsfaktor von ungefähr +15.0 dB. Es schließt sich ein Abfall auf einen ersten Nullwert bei ungefähr 70 kHz an. Der Amplitudengang ergibt sich aus der Auslegung des Inter polationsfilters 52 und kompensiert den Amplitudengang des analogen Filters am Rande des Durchlaßbereichs, welcher ungefähr 20 kHz beträgt.

In Fig. 7 ist ein Diagramm des Phasengangs sowohl für das analogen Tiefpaßfilter 22 als auch für das Interpolations filter 22 dargestellt. Da, wie zuvor erwähnt, die Phasengänge der beiden anderen Interpolationsfilter 50 und 54 linear sind, bestimmt die Linearität des Interpolationsfilters 52 den überlagerten Gesamt-Phasengang des Digitalteils 20. Die Phase ist in Y-Richtung über der Frequenz auf der X-Achse aufgetragen. Die Phase beträgt zwischen 8 und -300 Winkel graden. Die zusätzlich eingezeichnete Gerade 172 gibt die lineare Phase für das Interpolationsfilter 52 an, wenn es für einen linearen Phasengang ausgelegt wäre, also beispielsweise als symmetrisches FIR-Filter.

Es ist ferner eine Gerade 174 eingezeichnet, welche den line aren Phasengang für das analoge Tiefpaßfilter 22 angibt. Ein wesentlicher Gedanke der vorliegenden Erfindung besteht in der Auslegung des Phasengangs für das Interpolationsfilter 52 so, daß eine Kompensation bezüglich der Phasenverzerrung beim analogen Tiefpaßfilter 22 bewirkt wird. Deshalb wird jede mögliche Abweichung von dem durch die Gerade 174 angedeuteten linearen Phasengang durch das analoge Tiefpaßfilter 22 kompen siert durch eine betragsmäßig gleiche, jedoch entgegengerich tete Phasenabweichung des Interpolationsfilters 52 von dem durch die Gerade 172 angedeuteten linearen Phasenverlauf. Den aktuellen tatsächlichen Phasengang des analogen Tiefpaßfil ters 22 zeigt die Linie 176. Es ist erkennbar, daß die Linie 176 sich für Frequenzen unterhalb 10 kHz an die Gerade 174 annähert, wohingegen sie bei einer Frequenz um 20 kHz signifikant abweicht. Die Phasendrehung des Interpola tionsfilters 52 ist bewußt so ausgelegt, daß eine Abweichung in die entgegengesetzte Richtung zum linearen Phasengang gemäß Gerade 172 abweicht, wobei die tatsächliche Phasen drehung des Interpolationsfilters 52 durch die Kurve 178 angegeben ist. Die resultierende gemeinsame Phase des Inter polationsfilters 52 in dem analogen Tiefpaßfilter 52 ist durch die Linie 180 dargestellt. Diese ist im wesentlichen eine Überlagerung der Linien 176 und 180. Es ist erkennbar, daß die Linie 180 im wesentlichen eine lineare Phasenverdre hung angibt.

Zusammenfassend ist festzustellen, daß ein Phasenentzerrer für einen Digital/Analog-Wandler vorgeschlagen wird. Der Digital/Analog-Wandler umfaßt einen Digitalteil zur Verarbei tung des empfangenen digitalen Signals zu einem analogen Signal sowie einen Analogteil zur Ausfilterung des außerhalb des Durchlaßbereichs liegenden Abbildungs- und Quantisierungs rauschens. Die Nichtlinearitäten im Phasengang des Analog teils werden durch Phasenentzerrung im Digitalteil kompen siert.

Obwohl vorstehend ein bevorzugtes Ausführungsbeispiel detail liert beschrieben ist, können darin auch verschiedene Abände rungen, Ersetzungen und Abweichungen vorgenommen werden, ohne die grundlegenden Gedanken und Prinzipien der Erfindung zu verlassen.

Bezugszeichenliste

10 Digitalteil
12 Analogteil
14 Interpolationskreis
16 Delta-Sigma-Modulator
18 Digital-Eingang
20 Analog-Ausgang
21 Digital-Analog-Wandler (DAC)
22 Tiefpaßfilter
24 Summierer
26 Offset-Register
28 Verstärker
30 Widerstandselement
32 (zweite) Verstärkerstufe
34 Knotenpunkt
36 Widerstand
38 Gatter
40 Kalibriersteuerkreis
44 Schalter
50 Interpolationsfilter
52 Interpolationsfilter
54 Interpolationsfilter
56 Speicher
58 Abtast- und Haltekreis (Sample-and-Hold-Glied)
60 Steuerleitung
62 Summierstelle
64 (erste) Integrierstufe
66 Summierstelle
68 (zweite) Integrierstufe
70 (dritte) Integrierstufe
72 Summierstelle
74 (vierte) Integrierstufe
76 (fünfte) Integrierstufe
80 Summierstelle
82 Vorwärtskopplungspfad
84 Vorwärtskopplungspfad
86 Vorwärtskopplungspfad
88 Vorwärtskopplungspfad
90 Vorwärtskopplungspfad
92 Rückkopplungspfad
94 Rückkopplungspfad
96 Gegenkopplungszweig
98 1-Bit-Quantisierer
100 Verzögerungs-Übertragungsfunktion
102 Leitung
103 Funktionsglied
106 getaktetes Kondensatorfilter
108 kontinuierliches Filter
110 Kondensatorstufe
112 Kondensatorstufe
114 Kondensatorstufe
116 Kondensatorstufe
118 Summierstelle
120 Summierstelle
122 Summierstelle
124 Summierstelle
126 Knotenpunkt
128 Widerstand
130 Knotenpunkt
132 Kondensator
134 Widerstand
136 Verstärker
138 Knotenpunkt
140 Kondensator
142 Widerstand
143 Verstärkerstufe
144 Schalter
145 Rückkopplungs-Kondensator
146 Steuerleitung
147 Kondensator
148 (erste) Stufe
149 Kondensator
150 Ausgangsstufe
152 Transistoren
154 Steuereinheit
156 10-Bit-Zähler
159 Leitung
160 Zähler
161 Preset-Eingang
162 Leitung
164 Leitung
165 Impuls
166 Signal
167 Impuls
168 Ruhezeit
169 Rücksetzsignal
170 Punkt
172 Gerade
174 Gerade
176 Linie
178 Kurve
180 Linie

Claims

1. Digital/Analog-Wandler mit linearem Phasengang, umfassend

- einen Digital-Eingang (18);
- einen Analog-Ausgang (34);

gekennzeichnet durch

- eine digitale Verarbeitungseinheit, die ein am Digital- Eingang (18) angelegtes digitales Eingangssignal kondi tioniert und ein konditioniertes digitales Ausgangssignal bereitstellt, wobei diese digitale Verarbeitungseinheit einen vorgegebenen Phasengang hat;
- einen Analogteil mit vorgegebenem Phasengang innerhalb des Durchlaßbereichs des Analogteils, der das Ausgangssignal der digitalen Verarbeitungseinheit empfängt, das konditio nierte digitale Ausgangssignal in ein analoges Signal umwan delt und Abbildungs- und Quantisierungsrauschen ausfiltert, welches von der digitalen Verarbeitungseinheit erzeugt wird und außerhalb des Durchlaßbereichs des Analogteils liegt; und
- einen im digitalen Bereich arbeitenden und der digitalen Verarbeitungseinheit zugeordneten Phasenentzerrer, der den Phasengang der digitalen Verarbeitungseinheit einregelt, um eine Kompensation bezüglich Abweichungen von einem linearen Phasenverlauf des Phasengangs des Analogteils zu kompensie ren und dadurch einen im wesentlichen linearen Phasengang für die Kombination aus digitaler Verarbeitungseinheit und Analogteil zu gewährleisten.

2. Digital/Analog-Wandler nach Anspruch 1, dadurch ge kennzeichnet, daß der Analogteil (12) ein analo ges Tiefpaßfilter (22) enthält.

3. Digital/Analog-Wandler nach Anspruch 1, dadurch ge kennzeichnet, daß die digitale Verarbeitungsein heit umfaßt:

- ein Interpolationsfilter (14, 50, 52, 54) zur Aufnahme des digitalen Eingangssignals und Erhöhung dessen Abtastfre quenz;
- einen n-Bit-Quantisierer, der das Ausgangssignal des Inter polationsfilters (14, 50, 52, 54) empfängt und einen digita len n-Bit-Datenstrom als Eingangssignal für den Analog teil (12) abgibt; und
- einen in dem Analogteil (12) enthaltenen n-Bit-Digital/ Analog-Wandler (21), der den digitalen 1-Bit-Datenstrom in ein konvertiertes Signal umwandelt.

4. Digital/Analog-Wandler nach Anspruch 3, dadurch ge kennzeichnet, daß der n-Bit-Quantisierer einen Delta-Sigma-Modulator (16) umfaßt.

5. Digital/Analog-Wandler nach Anspruch 3, dadurch ge kennzeichnet, daß das Interpolationsfilter (14, 50, 52, 54) eine Filterfunktion mit endlicher Impulsantwort hat.

6. Digital/Analog-Wandler nach Anspruch 3, dadurch ge kennzeichnet, daß das Interpolationsfil ter (14, 50, 52, 54) eine Einrichtung zur Einstellung der Phase des Interpolationsfilters enthält, um den Phasenent zerrer zu bilden und die Kompensation bezüglich der Abweichun gen von einem linearen Phasenverlauf des Phasengangs des Analogteils (12) zu bewirken.

7. Verfahren zum Linearisieren des Phasengangs eines Digital/ Analog-Wandlers, umfassend die Verfahrensschritte:

- Empfangen eines digitalen Eingangssignals an einem Digital- Eingang (10);
- Verarbeitung des digitalen Signals, indem das digitale Eingangssignal konditioniert wird, um ein konditioniertes Ausgangssignal vorzusehen;
- Umwandeln des digitalen konditionierten Ausgangssignals in ein analoges Signal;
- Filtern des analogen Signals im analogen Bereich über einen vorgegebenen Durchlaßbereich, um außerhalb des Durchlaßbe reichs auftretende Abbildungs- und Quantisierungsstörungen auszufiltern und ein analoges Ausgangssignal am Analog- Ausgang (20) vorzusehen; und
- Einstellen des Phasengangs im digitalen Bereich, um eine Kompensation bezüglich Abweichungen von einem linearen Phasengang der Filterung im analogen Bereich zu bewirken;
- wobei sich ein im wesentlichen linearer Phasengang für die kombinierte Operation der Umwandlung des digitalen Signals in ein analoges Signal und des Filterns im analogen Bereich ergibt.

8. Verfahren nach Anspruch 7, dadurch gekennzeich net, daß der Verfahrensschritt des Filterns eine Verar beitung des durch den Verfahrens schritt des Umwandelns gewon nenen analogen Signals mittels eines Tiefpaßfilters (22) umfaßt.

9. Verfahren nach Anspruch 7, dadurch gekennzeich net, daß der Verfahrensschritt der Verarbeitung des digitalen Eingangssignals im digitalen Bereich und Umwandeln in ein analoges Signal umfaßt:

- Vorsehen eines Interpolationsfilters (14, 50, 52, 54);
- Verarbeitung des digitalen Signals mittels des Interpola tionsfilters, um dessen Abtastfrequenz zu erhöhen; und
- Umwandeln des digitalen Eingangssignals im digitalen Be reich in einen n-Bit-Datenstrom mittels eines n-Bit-Quanti sierers.

10. Verfahren nach Anspruch 9, dadurch gekenn zeichnet, daß der Verfahrensschritt der Umwandlung des von dem Interpolationsfilter (14, 50, 52, 54) abgegebenen digitalen Signals in einen digitalen n-Bit-Datenstrom die Verarbeitung des von dem Interpolationsfilter abgegebenen digitalen Signals mittels eines Delta-Sigma-Modulators (16) umfaßt.

11. Verfahren nach Anspruch 9, dadurch gekenn zeichnet, daß das Interpolationsfilter (14, 50, 52, 54) eine Filterfunktion mit endlicher Impulsantwort hat.

12. Verfahren nach Anspruch 9, dadurch gekenn zeichnet, daß der Verfahrensschritt der Phasenent zerrung die Einstellung der Phase des Phasengangs des Interpo lationsfilters (14, 50, 52, 54) umfaßt.