JP2505328B2 - Ｄ／ａコンバ―タの位相応答線形化方法とｄ／ａコンバ―タ - Google Patents
Ｄ／ａコンバ―タの位相応答線形化方法とｄ／ａコンバ―タInfo
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
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- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/3035—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with provisions for rendering the modulator inherently stable, e.g. by restricting the swing within the loop, by removing part of the zeroes using local feedback loops, by positioning zeroes outside the unit circle causing the modulator to operate in a chaotic regime
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａコンバータの位
相応答線形化方法とＤ／Ａコンバータに関するものであ
る。
相応答線形化方法とＤ／Ａコンバータに関するものであ
る。
【０００２】
【従来の技術】ディジタルオーディオとテレコミュニケ
ーションの分野において、高精度，高分解能のディジタ
ルアナログ変換技術は、アナログ回路技術の主要技術の
１つになっている。従来、高分解能ＤＡＣにはトリミン
グを行う重付け回路網法や多重積分法が利用されてい
る。重付け回路網ではレーザーで重付け回路をトリミン
グしたり、また、ダイナミックエレメントマッチングあ
るいは読み出し専用メモリ（ＲＯＭ）を利用した方法が
必要である。これは、重付け回路網のデバイスマッチン
グ許容誤差が変換精度に大きく依存するためである。典
型的には、トリミングなしの重付け回路網では１４ビッ
トの変換精度しか得ることができないのに対し、トリミ
ングすると１５ビット以上の変換精度を得ることができ
る。一方、多重積分型の回路においては、積分器，サン
プルホールド回路、および電流源が必要で、それらは比
較的高い精度を持つ高速度の素子でなければならない。
この技術を使った高分解能のＤＡＣは、典型的にはバイ
ポーラ技術を用いたトランジスタのベースインピーダン
スを通して、サンプリング時に充電され、サンプルコン
デンサに蓄えられた電荷がリークするため、実現が困難
である。
ーションの分野において、高精度，高分解能のディジタ
ルアナログ変換技術は、アナログ回路技術の主要技術の
１つになっている。従来、高分解能ＤＡＣにはトリミン
グを行う重付け回路網法や多重積分法が利用されてい
る。重付け回路網ではレーザーで重付け回路をトリミン
グしたり、また、ダイナミックエレメントマッチングあ
るいは読み出し専用メモリ（ＲＯＭ）を利用した方法が
必要である。これは、重付け回路網のデバイスマッチン
グ許容誤差が変換精度に大きく依存するためである。典
型的には、トリミングなしの重付け回路網では１４ビッ
トの変換精度しか得ることができないのに対し、トリミ
ングすると１５ビット以上の変換精度を得ることができ
る。一方、多重積分型の回路においては、積分器，サン
プルホールド回路、および電流源が必要で、それらは比
較的高い精度を持つ高速度の素子でなければならない。
この技術を使った高分解能のＤＡＣは、典型的にはバイ
ポーラ技術を用いたトランジスタのベースインピーダン
スを通して、サンプリング時に充電され、サンプルコン
デンサに蓄えられた電荷がリークするため、実現が困難
である。
【０００３】また、オーバーサンプリング変換法を利用
したＤＡＣ技術が新しく注目されるようになった。この
技術はディジタルフィルタを用いた公知のオーバーサン
プリングノイズシェーピング法とともに、デルタシグマ
変調器を使用している。典型的には、補間フィルタがサ
ンプリングレートを増加させるために用いられ、フィル
タは全ての繰り返し成分とＦｓ／２以上にある量子化ノ
イズを取り除く。Ｆｓは入力のサンプリング周波数であ
る。補間フィルタの出力はオーバーサンプリングされた
出力を生成するため、サンプルホールド回路を通して処
理される。補間フィルタがサンプリングレートを８倍に
し、サンプルホールド回路でさらに８倍にした場合、全
体で６４倍のオーバーサンプリングになる。デルタシグ
マ変調器は補間フィルタとサンプルホールド回路を通っ
た出力を受け、このオーバーサンプリングされた信号を
１ビットデータストリームに変換する。この１ビット出
力は２つのアナログレベルだけしかないＤＡＣを制御す
る。従って、本質的に線形である。この信号はそのあと
アナログローパスフィルタに入力される。
したＤＡＣ技術が新しく注目されるようになった。この
技術はディジタルフィルタを用いた公知のオーバーサン
プリングノイズシェーピング法とともに、デルタシグマ
変調器を使用している。典型的には、補間フィルタがサ
ンプリングレートを増加させるために用いられ、フィル
タは全ての繰り返し成分とＦｓ／２以上にある量子化ノ
イズを取り除く。Ｆｓは入力のサンプリング周波数であ
る。補間フィルタの出力はオーバーサンプリングされた
出力を生成するため、サンプルホールド回路を通して処
理される。補間フィルタがサンプリングレートを８倍に
し、サンプルホールド回路でさらに８倍にした場合、全
体で６４倍のオーバーサンプリングになる。デルタシグ
マ変調器は補間フィルタとサンプルホールド回路を通っ
た出力を受け、このオーバーサンプリングされた信号を
１ビットデータストリームに変換する。この１ビット出
力は２つのアナログレベルだけしかないＤＡＣを制御す
る。従って、本質的に線形である。この信号はそのあと
アナログローパスフィルタに入力される。
【０００４】
【発明が解決しようとする課題】オーバーサンプリング
ノイズシェイピング法を高分解能ＤＡＣとともに用いた
場合、２つの問題が認識されている。それはＤＣオフセ
ットと位相の線形性である。ＤＡＣのディジタル部は補
間フィルタ，サンプルホールド回路、およびデルタシグ
マ変換器を備えており、位相が実質的に線形になるよう
に設計することができ、ＤＣオフセットを与えることも
できる。しかしながら、ＤＡＣシステムのアナログ部が
実現されると、すなわち、アナログローパスフィルタが
実現されると、付加的なＤＣオフセットがシステムに現
れ、さらに位相特性の非線形性が現れる。アナログ部の
ＤＣオフセットと位相応答の非線形性を除去することは
非常に困難である。ディジタルオーディオのようなアプ
リケーションでは、このＤＣオフセットと位相特性の非
線形性は可聴であり、オーディオの高品質を悪化させ
る。以上の点に鑑み、ＤＡＣシステムにおいて、組み合
わせられたディジタルとアナログ部に対してＤＣオフセ
ットをキャリブレーションする方法を提供し、システム
全体に対して位相の線形性をもつＤＡＣシステムを提供
することが望ましい。
ノイズシェイピング法を高分解能ＤＡＣとともに用いた
場合、２つの問題が認識されている。それはＤＣオフセ
ットと位相の線形性である。ＤＡＣのディジタル部は補
間フィルタ，サンプルホールド回路、およびデルタシグ
マ変換器を備えており、位相が実質的に線形になるよう
に設計することができ、ＤＣオフセットを与えることも
できる。しかしながら、ＤＡＣシステムのアナログ部が
実現されると、すなわち、アナログローパスフィルタが
実現されると、付加的なＤＣオフセットがシステムに現
れ、さらに位相特性の非線形性が現れる。アナログ部の
ＤＣオフセットと位相応答の非線形性を除去することは
非常に困難である。ディジタルオーディオのようなアプ
リケーションでは、このＤＣオフセットと位相特性の非
線形性は可聴であり、オーディオの高品質を悪化させ
る。以上の点に鑑み、ＤＡＣシステムにおいて、組み合
わせられたディジタルとアナログ部に対してＤＣオフセ
ットをキャリブレーションする方法を提供し、システム
全体に対して位相の線形性をもつＤＡＣシステムを提供
することが望ましい。
【０００５】
【課題を解決するための手段】本発明は、線形位相応答
を有するＤＡコンバータを備えている。ディジタル処理
部はディジタル入力端子に入力されたディジタル信号を
適正なものにし、適正なディジタル信号を供給するもの
である。アナログ部はディジタル処理部の出力を受け、
適正なディジタル信号をアナログ信号に変換し、通過域
全体に亘って予め決められた位相と周波数応答を有する
フィルタによりアナログ信号をフィルタリングし、アナ
ログ信号を出力するものである。位相等化器はディジタ
ル領域で動作し、アナログ部の位相応答の線形位相から
のずれを補償するため、ディジタル処理部の位相応答を
調整するようになっている。これは、ディジタル処理部
とアナログ部が組み合わさって全体で線形位相応答す
る。
を有するＤＡコンバータを備えている。ディジタル処理
部はディジタル入力端子に入力されたディジタル信号を
適正なものにし、適正なディジタル信号を供給するもの
である。アナログ部はディジタル処理部の出力を受け、
適正なディジタル信号をアナログ信号に変換し、通過域
全体に亘って予め決められた位相と周波数応答を有する
フィルタによりアナログ信号をフィルタリングし、アナ
ログ信号を出力するものである。位相等化器はディジタ
ル領域で動作し、アナログ部の位相応答の線形位相から
のずれを補償するため、ディジタル処理部の位相応答を
調整するようになっている。これは、ディジタル処理部
とアナログ部が組み合わさって全体で線形位相応答す
る。
【０００６】本発明の実施態様において、ディジタル処
理部はディジタル入力信号を受け、そのサンプリング周
波数を増加する補間フィルタを含む。補間フィルタの出
力は１ビット量子化器により処理され、１ビット出力ス
トリームが供給されている。その１ビット出力ストリー
ムはアナログ部の１ビットＤＡＣに入力されている。そ
の１ビット量子化器はデルタシグマ変調器を備えてい
る。
理部はディジタル入力信号を受け、そのサンプリング周
波数を増加する補間フィルタを含む。補間フィルタの出
力は１ビット量子化器により処理され、１ビット出力ス
トリームが供給されている。その１ビット出力ストリー
ムはアナログ部の１ビットＤＡＣに入力されている。そ
の１ビット量子化器はデルタシグマ変調器を備えてい
る。
【０００７】さらに、本発明の実施態様において、補間
フィルタは有限インパルス応答フィルタ（ＦＩＲフィル
タ：Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｃｅ
フィルタ）関数を備えている。そのフィルタ関数の位相
応答は位相等化を行うために変化され、アナログ部の位
相応答の変動を補償する。
フィルタは有限インパルス応答フィルタ（ＦＩＲフィル
タ：Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｃｅ
フィルタ）関数を備えている。そのフィルタ関数の位相
応答は位相等化を行うために変化され、アナログ部の位
相応答の変動を補償する。
【０００８】線形位相特性を有するＤ／Ａコンバータで
あって、ディジタル入力端子と、アナログ出力端子と、
予め定めた位相応答を有し、前記ディジタル入力端子に
入力されたディジタル入力信号を適正に処理して適正な
ディジタル出力信号を供給するディジタル処理部と、前
記ディジタル処理部の出力を受けるため、アナログ部の
通過域に亘って予め定めた位相応答を有し、前記適正な
ディジタル出力信号をアナログ信号に変換し、前記アナ
ログ部の通過域の外側にあり、前記ディジタル処理部に
より発生されるイメージと量子化ノイズをフィルタリン
グするアナログ部と、ディジタル領域で動作し、前記デ
ィジタル処理部とともに、ディジタル処理部の位相応答
を調整し、前記アナログ部の位相応答の線形位相からの
位相変動を補償する位相等化器とを有し、前記ディジタ
ル処理部と前記アナログ部の組み合わせたものに対して
実質的に線形位相応答をさせることを特徴とする。
あって、ディジタル入力端子と、アナログ出力端子と、
予め定めた位相応答を有し、前記ディジタル入力端子に
入力されたディジタル入力信号を適正に処理して適正な
ディジタル出力信号を供給するディジタル処理部と、前
記ディジタル処理部の出力を受けるため、アナログ部の
通過域に亘って予め定めた位相応答を有し、前記適正な
ディジタル出力信号をアナログ信号に変換し、前記アナ
ログ部の通過域の外側にあり、前記ディジタル処理部に
より発生されるイメージと量子化ノイズをフィルタリン
グするアナログ部と、ディジタル領域で動作し、前記デ
ィジタル処理部とともに、ディジタル処理部の位相応答
を調整し、前記アナログ部の位相応答の線形位相からの
位相変動を補償する位相等化器とを有し、前記ディジタ
ル処理部と前記アナログ部の組み合わせたものに対して
実質的に線形位相応答をさせることを特徴とする。
【０００９】Ｄ／Ａコンバータにおいて、アナログ部は
アナログローパスフィルタを備えたことを特徴とする。
アナログローパスフィルタを備えたことを特徴とする。
【００１０】Ｄ／Ａコンバータにおいて、ディジタル処
理部は、ディジタル入力信号を受け、サンプリング周波
数を増加する補間フィルタと、補間フィルタの出力を受
け、アナログ部の入力に対してｎビットディジタルスト
リームを出力するｎビット量子化器と、１ビットディジ
タルストリームを変換するｎビットＤ／Ａコンバータを
含むアナログ部とを備えたことを特徴とする。
理部は、ディジタル入力信号を受け、サンプリング周波
数を増加する補間フィルタと、補間フィルタの出力を受
け、アナログ部の入力に対してｎビットディジタルスト
リームを出力するｎビット量子化器と、１ビットディジ
タルストリームを変換するｎビットＤ／Ａコンバータを
含むアナログ部とを備えたことを特徴とする。
【００１１】Ｄ／Ａコンバータにおいて、ｎビット量子
化器はデルタシグマ変調器を備えたことを特徴とする。
化器はデルタシグマ変調器を備えたことを特徴とする。
【００１２】Ｄ／Ａコンバータにおいて、補間フィルタ
は有限インプルス応答フィルタ関数を備えたことを特徴
とする。
は有限インプルス応答フィルタ関数を備えたことを特徴
とする。
【００１３】Ｄ／Ａコンバータにおいて、補間フィルタ
は、補間フィルタの位相を調整し、位相等化器を備え、
アナログ部の位相応答の線形位相を応答からの変動を補
償する手段を含むことを特徴とする。
は、補間フィルタの位相を調整し、位相等化器を備え、
アナログ部の位相応答の線形位相を応答からの変動を補
償する手段を含むことを特徴とする。
【００１４】Ｄ／Ａコンバータの位相応答線形化方法に
おいて、ディジタル入力端子でディジタル入力信号を受
けるステップと、前記ディジタル入力信号を処理して適
正なディジタル出力信号にするステップと、前記適正な
ディジタル出力信号をアナログ信号に変換するステップ
と、予め定めた通過域に亘るアナログ領域でフィルタリ
ングし、通過域の外側のイメージと量子化ノイズをフィ
ルタリングし、アナログ出力端子にアナログ信号を出力
するステップと、ディジタル領域で位相応答を調整し、
前記アナログ領域における前記フィルタリングするステ
ップでの線形位相応答からの変動を補償するステップと
を備え、前記ディジタル信号をアナログ信号に変換する
とともに、アナログ領域でフィルタリングすることによ
り、実質的に線形な位相応答を供給することを特徴とす
る。
おいて、ディジタル入力端子でディジタル入力信号を受
けるステップと、前記ディジタル入力信号を処理して適
正なディジタル出力信号にするステップと、前記適正な
ディジタル出力信号をアナログ信号に変換するステップ
と、予め定めた通過域に亘るアナログ領域でフィルタリ
ングし、通過域の外側のイメージと量子化ノイズをフィ
ルタリングし、アナログ出力端子にアナログ信号を出力
するステップと、ディジタル領域で位相応答を調整し、
前記アナログ領域における前記フィルタリングするステ
ップでの線形位相応答からの変動を補償するステップと
を備え、前記ディジタル信号をアナログ信号に変換する
とともに、アナログ領域でフィルタリングすることによ
り、実質的に線形な位相応答を供給することを特徴とす
る。
【００１５】Ｄ／Ａコンバータの位相応答線形化方法に
おいて、フィルタリングするステップは、ローパスフィ
ルタを用いて変換するステップにより出力されるアナロ
グ信号を処理するステップを備えたことを特徴とする。
おいて、フィルタリングするステップは、ローパスフィ
ルタを用いて変換するステップにより出力されるアナロ
グ信号を処理するステップを備えたことを特徴とする。
【００１６】Ｄ／Ａコンバータの位相応答線形化方法に
おいて、ディジタル領域でディジタル入力信号を処理
し、アナログ信号に変換するステップは、補間フィルタ
を供給するステップと、補間フィルタによりディジタル
信号を処理し、サンプリング周波数を増加するステップ
と、ｎビット量子化器を用いて、ディジタル領域で、デ
ィジタル入力信号をｎビットストリームに変換するステ
ップとを備えたことを特徴とする。
おいて、ディジタル領域でディジタル入力信号を処理
し、アナログ信号に変換するステップは、補間フィルタ
を供給するステップと、補間フィルタによりディジタル
信号を処理し、サンプリング周波数を増加するステップ
と、ｎビット量子化器を用いて、ディジタル領域で、デ
ィジタル入力信号をｎビットストリームに変換するステ
ップとを備えたことを特徴とする。
【００１７】Ｄ／Ａコンバータの位相応答線形化方法に
おいて、補間フィルタにより出力されるディジタル信号
をｎビットディジタルストリームに変換するステップ
は、補間フィルタにより出力されるディジタル信号をデ
ルタシグマ変調器により処理するステップを備えたこと
を特徴とする。
おいて、補間フィルタにより出力されるディジタル信号
をｎビットディジタルストリームに変換するステップ
は、補間フィルタにより出力されるディジタル信号をデ
ルタシグマ変調器により処理するステップを備えたこと
を特徴とする。
【００１８】Ｄ／Ａコンバータの位相応答線形化方法に
おいて、補間フィルタは有限インパルス応答フィルタ関
数を有することを特徴とする。
おいて、補間フィルタは有限インパルス応答フィルタ関
数を有することを特徴とする。
【００１９】Ｄ／Ａコンバータの位相応答線形化方法に
おいて、位相を等化するステップは、補間フィルタの位
相応答の位相を調整するステップを備えたことを特徴と
する。
おいて、位相を等化するステップは、補間フィルタの位
相応答の位相を調整するステップを備えたことを特徴と
する。
【００２０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００２１】図１はディジタル／アナログ変換システム
（ＤＡＣ）を示す。
（ＤＡＣ）を示す。
【００２２】ＤＡＣシステムはディジタル部１０とアナ
ログ部１２を備えている。ディジタル部１０は補間回路
１４を有し、補間回路１４は補間フィルタ，サンプルホ
ールド回路，位相等化回路を有する。また、ディジタル
部１０はデルタシグマ変調器１６を含んでいる。ディジ
タル部１０は端子１８により入力されるディジタル入力
信号を１ビットディジタルストリームに効率的に変換
し、端子２０に出力する。端子２０はアナログ部１２の
入力端子であり、アナログ部１２は通常１ビットＤＡＣ
２１とアナログローパスフィルタ２２を備えている。デ
ルタシグマ変調器が図示されているが、１ビット量子化
器もしくは、それと同等な回路は全て１ビットディジタ
ルストリームに変換するために、利用できるものであ
る。デルタシグマ変調器１６は微小信号動作と微分線形
性誤差が優れているので利用されている。ディジタル部
１０の一般的な動作は当業者に知られており、文献、Ｙ
ａｓｕｙｕｋｉ Ｍａｔｓｕｙａ，Ｋｕｎｉｈａｒｕ
Ｕｃｈｉｍｕｒａ，Ａｔｓｕｓｈｉ Ａｗａｔａ ａｎ
ｄ Ｔａｋａｏ Ｋａｎｅｋｏ，“Ａ １７−ｂｉｔＯ
ｖｅｒｓａｍｐｌｉｎｇ Ｄ−ｔｏ−Ａ Ｃｏｎｖｅｒ
ｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｍｕｌ
ｔｉｓｔａｇｅ Ｎｏｉｓｅ ｓｈａｐｉｎｇ”，ＩＥ
ＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，Ｖｏｌ．２４，Ｎｏ．４ Ａｕｇｕｓｔ １９
８９に記載されている。文献名を付して実施例の一部と
する。
ログ部１２を備えている。ディジタル部１０は補間回路
１４を有し、補間回路１４は補間フィルタ，サンプルホ
ールド回路，位相等化回路を有する。また、ディジタル
部１０はデルタシグマ変調器１６を含んでいる。ディジ
タル部１０は端子１８により入力されるディジタル入力
信号を１ビットディジタルストリームに効率的に変換
し、端子２０に出力する。端子２０はアナログ部１２の
入力端子であり、アナログ部１２は通常１ビットＤＡＣ
２１とアナログローパスフィルタ２２を備えている。デ
ルタシグマ変調器が図示されているが、１ビット量子化
器もしくは、それと同等な回路は全て１ビットディジタ
ルストリームに変換するために、利用できるものであ
る。デルタシグマ変調器１６は微小信号動作と微分線形
性誤差が優れているので利用されている。ディジタル部
１０の一般的な動作は当業者に知られており、文献、Ｙ
ａｓｕｙｕｋｉ Ｍａｔｓｕｙａ，Ｋｕｎｉｈａｒｕ
Ｕｃｈｉｍｕｒａ，Ａｔｓｕｓｈｉ Ａｗａｔａ ａｎ
ｄ Ｔａｋａｏ Ｋａｎｅｋｏ，“Ａ １７−ｂｉｔＯ
ｖｅｒｓａｍｐｌｉｎｇ Ｄ−ｔｏ−Ａ Ｃｏｎｖｅｒ
ｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｍｕｌ
ｔｉｓｔａｇｅ Ｎｏｉｓｅ ｓｈａｐｉｎｇ”，ＩＥ
ＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，Ｖｏｌ．２４，Ｎｏ．４ Ａｕｇｕｓｔ １９
８９に記載されている。文献名を付して実施例の一部と
する。
【００２３】補間回路１４の出力は加算回路２４の入力
になっており、加算回路２４の出力はデルタシグマ変調
器の入力となっている。加算回路２４はもう一方の入力
は、オフセットレジスタ２６からの出力である。オフセ
ットレジスタ２６の内容はＤＣオフセットを与える。こ
れは図１に示すシステムにより起こるＤＣドリフトを修
正するのに使用されている。後述するように、オフセッ
トレジスタ２６の内容は内部キャリブレーション機構に
よって決定されている。
になっており、加算回路２４の出力はデルタシグマ変調
器の入力となっている。加算回路２４はもう一方の入力
は、オフセットレジスタ２６からの出力である。オフセ
ットレジスタ２６の内容はＤＣオフセットを与える。こ
れは図１に示すシステムにより起こるＤＣドリフトを修
正するのに使用されている。後述するように、オフセッ
トレジスタ２６の内容は内部キャリブレーション機構に
よって決定されている。
【００２４】アナログ部１２のアナログフィルタ２２は
その出力にアンプ２８をもっている。アンプ２８の非反
転入力端子はグラウンドに接続され、反転入力端子は抵
抗素子３０を介してアナログフィルタ２２の出力に接続
されている。アンプ２８の出力端子は増幅部第２段３２
の入力端子に接続され、第２段３２の出力はノード３４
のアナログ出力パッドに接続されている。抵抗素子３６
は図に示すようにアンプ２８の反転入力とノード３４の
間に接続されている。アンプ２８の出力はゲート回路３
８の入力の１つとなっている。ゲート回路３８の出力は
キャリブレーション制御回路４０の入力となっている。
ゲート回路３８のもう１つの入力はＣＡＬ／ＳＱＵＥＬ
ＣＨ信号である。これはキャリブレーション制御回路４
０の出力である。キャリブレーション制御回路４０はオ
フセットレジスタ２６にオフセット値を与える。また、
ディジタル入力１８やリセット入力も受け取る。キャリ
ブレーション回路４０は補間回路１４に制御信号を出力
し、キャリブレーションサイクル中、出力を全てゼロと
する。キャリブレーション用のスイッチ４４がアナログ
出力端子３４とグラウンドの間に接続されている。ノー
ド３４がグラウンドされると、抵抗３６もスイッチ４４
を通してグラウンドされる。このため、アンプ２８はオ
ープンループ状態となり、コンパレータとして機能す
る。
その出力にアンプ２８をもっている。アンプ２８の非反
転入力端子はグラウンドに接続され、反転入力端子は抵
抗素子３０を介してアナログフィルタ２２の出力に接続
されている。アンプ２８の出力端子は増幅部第２段３２
の入力端子に接続され、第２段３２の出力はノード３４
のアナログ出力パッドに接続されている。抵抗素子３６
は図に示すようにアンプ２８の反転入力とノード３４の
間に接続されている。アンプ２８の出力はゲート回路３
８の入力の１つとなっている。ゲート回路３８の出力は
キャリブレーション制御回路４０の入力となっている。
ゲート回路３８のもう１つの入力はＣＡＬ／ＳＱＵＥＬ
ＣＨ信号である。これはキャリブレーション制御回路４
０の出力である。キャリブレーション制御回路４０はオ
フセットレジスタ２６にオフセット値を与える。また、
ディジタル入力１８やリセット入力も受け取る。キャリ
ブレーション回路４０は補間回路１４に制御信号を出力
し、キャリブレーションサイクル中、出力を全てゼロと
する。キャリブレーション用のスイッチ４４がアナログ
出力端子３４とグラウンドの間に接続されている。ノー
ド３４がグラウンドされると、抵抗３６もスイッチ４４
を通してグラウンドされる。このため、アンプ２８はオ
ープンループ状態となり、コンパレータとして機能す
る。
【００２５】動作中、キャリブレーション制御回路４０
は最初に補間回路１４の出力を強制的に全てゼロ状態と
してから、オフセットレジスタ２６に予め定めた値をセ
ットする、内部キャリブレーション手順を開始すること
ができる。この手順によりデルタシグマ変調器１６に最
初の入力が与えられる。ついで、アナログフィルタ２２
の出力がゼロより大きいかどうかを判断するため、アン
プ２８の出力がキャリブレーション制御回路４０により
サンプリングされる。アナログフィルタ２２の出力がゼ
ロより大きい場合、アンプ２８の出力は論理０となる。
アナログフィルタ２２の出力がゼロより小さくなると、
アンプ２８の出力は論理１となる。オフセットレジスタ
２６の内容はアンプ２８の出力が遷移するまでは、ある
範囲を変化する。従って、適正な値を示し、補間回路１
４からの入力がゼロとなるとともに、アナログフィルタ
２２の出力がゼロとなる。キャリブレーション動作中、
スイッチ４４は閉じられ、出力アンプ３２の出力不能と
なる。加算回路２４は図に示すように補間回路１４とデ
ルタシグマ変調器１６の入力端子の間に配置されている
が、補間回路１４のディジタル入力端子に配置すること
もできるものである。しかし、回路設計上の観点から、
オフセットキャリブレーション回路は補間回路１４とデ
ルタシグマ変調器１６の間に配置することになった。
は最初に補間回路１４の出力を強制的に全てゼロ状態と
してから、オフセットレジスタ２６に予め定めた値をセ
ットする、内部キャリブレーション手順を開始すること
ができる。この手順によりデルタシグマ変調器１６に最
初の入力が与えられる。ついで、アナログフィルタ２２
の出力がゼロより大きいかどうかを判断するため、アン
プ２８の出力がキャリブレーション制御回路４０により
サンプリングされる。アナログフィルタ２２の出力がゼ
ロより大きい場合、アンプ２８の出力は論理０となる。
アナログフィルタ２２の出力がゼロより小さくなると、
アンプ２８の出力は論理１となる。オフセットレジスタ
２６の内容はアンプ２８の出力が遷移するまでは、ある
範囲を変化する。従って、適正な値を示し、補間回路１
４からの入力がゼロとなるとともに、アナログフィルタ
２２の出力がゼロとなる。キャリブレーション動作中、
スイッチ４４は閉じられ、出力アンプ３２の出力不能と
なる。加算回路２４は図に示すように補間回路１４とデ
ルタシグマ変調器１６の入力端子の間に配置されている
が、補間回路１４のディジタル入力端子に配置すること
もできるものである。しかし、回路設計上の観点から、
オフセットキャリブレーション回路は補間回路１４とデ
ルタシグマ変調器１６の間に配置することになった。
【００２６】全ＤＡＣシステムの位相を線形にするた
め、ディジタル部１０に線形位相を有し、アナログ部１
２に線形位相を有することは可能である。ディジタル部
１０において、位相の線形性を達成することは比較的簡
単である。しかしながら、線形位相と同様にフラットな
振幅特性を実現するために、過度に高次のアナログフィ
ルタを用いることになるが、アナログフィルタ２２に対
して位相を線形にすることはもっと困難である。アナロ
グフィルタ２２は通過域外のイメージと量子化ノイズも
小さく保つことが要求され、また、デルタシグマ変調器
が用いられた場合、量子化ノイズも小さくすることが要
求される。適正な周波数ロールオフ特性をもつアナログ
フィルタ２２を実現するには、ベッセル関数のフィルタ
を用いることはできない。従って、用いられるアナログ
フィルタは、通過域内で位相が多少非線形になる。
め、ディジタル部１０に線形位相を有し、アナログ部１
２に線形位相を有することは可能である。ディジタル部
１０において、位相の線形性を達成することは比較的簡
単である。しかしながら、線形位相と同様にフラットな
振幅特性を実現するために、過度に高次のアナログフィ
ルタを用いることになるが、アナログフィルタ２２に対
して位相を線形にすることはもっと困難である。アナロ
グフィルタ２２は通過域外のイメージと量子化ノイズも
小さく保つことが要求され、また、デルタシグマ変調器
が用いられた場合、量子化ノイズも小さくすることが要
求される。適正な周波数ロールオフ特性をもつアナログ
フィルタ２２を実現するには、ベッセル関数のフィルタ
を用いることはできない。従って、用いられるアナログ
フィルタは、通過域内で位相が多少非線形になる。
【００２７】アナログフィルタ２２の位相の非線形性を
補償するため、ディジタル部１０において実行される。
今までは、それぞれの部分で別々に補償されてきた。デ
ィジタル領域におけるディジタル部１０の中で位相等化
を実現することによって、アナログフィルタ２２の位相
の非線形が補償される。この位相等化はＤＡＣの全体の
ＳＮ比に影響を与えない。実施例において、位相等化は
補間フィルタで実行されているが、位相等化が補間フィ
ルタから分離され、別々に実行することができる。
補償するため、ディジタル部１０において実行される。
今までは、それぞれの部分で別々に補償されてきた。デ
ィジタル領域におけるディジタル部１０の中で位相等化
を実現することによって、アナログフィルタ２２の位相
の非線形が補償される。この位相等化はＤＡＣの全体の
ＳＮ比に影響を与えない。実施例において、位相等化は
補間フィルタで実行されているが、位相等化が補間フィ
ルタから分離され、別々に実行することができる。
【００２８】図２に示すのは、補間フィルタとサンプル
ホールド回路を含む補間回路１４のブロック図である。
補間フィルタは図に示すように３段に構成されている。
２倍の補間フィルタ５０は１２５タップのハーフバンド
フィルタである。２倍の補間フィルタ５２は２４タップ
フィルタである。２倍の補間フィルタ５４は４タップフ
ィルタである。補間フィルタ５０はサンプリング周波数
を上昇させ、１８ビット４８ｋＨｚの入力信号を１８ビ
ット９６ｋＨｚの信号に変換する。補間フィルタ５２は
サンプリング周波数を９６ｋＨｚから１９２ｋＨｚに上
昇させ、２倍の補間フィルタ５４は１９２ｋＨｚを３８
４ｋＨｚに変換する。３段構成としたのは面積および演
算効率のためである。補間フィルタ５２はアナログ部１
２内のアナログフィルタ２２の位相と周波数応答を補償
するのに利用されている。しかし、補間フィルタ５０，
５２，５４は全て位相と周波数応答の補償に利用でき
る。補間フィルタは１つおきに係数がゼロであるハーフ
バンド補間フィルタを内蔵することにより、演算量節約
（すなわち、１秒当たりの積算数）が実現できた。補間
フィルタ５２，５４はＦＩＲフィルタで実現され、各々
のＦＩＲフィルタのフィルタ係数はメモリ５６に格納さ
れている。補間フィルタ５２は典型的なＦＩＲフィルタ
と異なり、後で述べるように非線形位相応答を持ってい
る。
ホールド回路を含む補間回路１４のブロック図である。
補間フィルタは図に示すように３段に構成されている。
２倍の補間フィルタ５０は１２５タップのハーフバンド
フィルタである。２倍の補間フィルタ５２は２４タップ
フィルタである。２倍の補間フィルタ５４は４タップフ
ィルタである。補間フィルタ５０はサンプリング周波数
を上昇させ、１８ビット４８ｋＨｚの入力信号を１８ビ
ット９６ｋＨｚの信号に変換する。補間フィルタ５２は
サンプリング周波数を９６ｋＨｚから１９２ｋＨｚに上
昇させ、２倍の補間フィルタ５４は１９２ｋＨｚを３８
４ｋＨｚに変換する。３段構成としたのは面積および演
算効率のためである。補間フィルタ５２はアナログ部１
２内のアナログフィルタ２２の位相と周波数応答を補償
するのに利用されている。しかし、補間フィルタ５０，
５２，５４は全て位相と周波数応答の補償に利用でき
る。補間フィルタは１つおきに係数がゼロであるハーフ
バンド補間フィルタを内蔵することにより、演算量節約
（すなわち、１秒当たりの積算数）が実現できた。補間
フィルタ５２，５４はＦＩＲフィルタで実現され、各々
のＦＩＲフィルタのフィルタ係数はメモリ５６に格納さ
れている。補間フィルタ５２は典型的なＦＩＲフィルタ
と異なり、後で述べるように非線形位相応答を持ってい
る。
【００２９】ＦＩＲフィルタは、各々、ディジタル信号
処理装置（ＤＳＰ）を利用して実現される。ＤＳＰは、
本質的に、演算論理装置（ＡＬＵ）であり、その入力は
多重選択され、フィルタ関数の実現に必要な計算が実行
される。一般に、ディジタルフィルタは予め定めた順序
にしたがって実行されなければならない一連の積算およ
び加減算ステップを備えている。そのために、ディジタ
ル入力値は、メモリ５６に格納されている係数に従って
ＦＩＲフィルタ５０−５４により各々処理される。この
処理によりフィルタ処理と補間処理が行われ、３段目の
補間フィルタ５４から出力が得られる。
処理装置（ＤＳＰ）を利用して実現される。ＤＳＰは、
本質的に、演算論理装置（ＡＬＵ）であり、その入力は
多重選択され、フィルタ関数の実現に必要な計算が実行
される。一般に、ディジタルフィルタは予め定めた順序
にしたがって実行されなければならない一連の積算およ
び加減算ステップを備えている。そのために、ディジタ
ル入力値は、メモリ５６に格納されている係数に従って
ＦＩＲフィルタ５０−５４により各々処理される。この
処理によりフィルタ処理と補間処理が行われ、３段目の
補間フィルタ５４から出力が得られる。
【００３０】３段目の補間フィルタ５４からの３８４ｋ
Ｈｚ出力は、８倍のサンプルホールド回路５８の入力で
ある。回路５８はサンプリング周波数を３．０７ＭＨｚ
に増加する。これは加算回路２４の入力となる。さら
に、制御信号６０はキャリブレーション時、サンプルホ
ールド回路５８の出力を強制的に全ゼロ状態にするもの
である。これについては、後でより詳細に説明する。
Ｈｚ出力は、８倍のサンプルホールド回路５８の入力で
ある。回路５８はサンプリング周波数を３．０７ＭＨｚ
に増加する。これは加算回路２４の入力となる。さら
に、制御信号６０はキャリブレーション時、サンプルホ
ールド回路５８の出力を強制的に全ゼロ状態にするもの
である。これについては、後でより詳細に説明する。
【００３１】図３に示すのは、１８ビットディジタル信
号を１ビットディジタルストリームに変換するデルタシ
グマ変調器１６のブロック図である。加算点２４の出力
は加算点６２の入力であり、加算点６２の出力は１段目
の積分器６４に入力される。１段目の積分器６４の出力
は加算点６６の入力であり、加算点６６の出力は２段目
の積分器６８の入力である。２段目の積分器の出力は３
段目の積分器７０の入力である。３段目の積分器の出力
は加算点７２の入力である。加算点７２の出力は４段目
の積分器７４の入力である。４段目の積分器７４の出力
は５段目の積分器７６の入力である。積分器６４，６
８，７０，７４，７６の各出力は、加算点８０への入力
であり、各々、係数ａ１，ａ２，ａ３，ａ４，ａ５を持
ったフィードフォワード経路８２，８４，８６，８８，
９０を経由して加算点８０に入力されている。５段目の
積分器７６の出力は、係数ｂ２を持った負帰還経路９２
を経由して加算点７２に入力されている。加算点７２の
入力に付された負の符号は減算を意味する。さらに、５
段目の積分器７６の出力は、係数ｂ３を持った正帰還経
路９４を通って加算点７２に入力されている。帰還経路
９４の加算点７２への入力に付された正符号は加算を意
味する。３段目の積分器７０の出力は係数ｂ１を持つ帰
還経路９６を経由し、２段目の積分器６８の入力にある
加算点６６に入力されている。
号を１ビットディジタルストリームに変換するデルタシ
グマ変調器１６のブロック図である。加算点２４の出力
は加算点６２の入力であり、加算点６２の出力は１段目
の積分器６４に入力される。１段目の積分器６４の出力
は加算点６６の入力であり、加算点６６の出力は２段目
の積分器６８の入力である。２段目の積分器の出力は３
段目の積分器７０の入力である。３段目の積分器の出力
は加算点７２の入力である。加算点７２の出力は４段目
の積分器７４の入力である。４段目の積分器７４の出力
は５段目の積分器７６の入力である。積分器６４，６
８，７０，７４，７６の各出力は、加算点８０への入力
であり、各々、係数ａ１，ａ２，ａ３，ａ４，ａ５を持
ったフィードフォワード経路８２，８４，８６，８８，
９０を経由して加算点８０に入力されている。５段目の
積分器７６の出力は、係数ｂ２を持った負帰還経路９２
を経由して加算点７２に入力されている。加算点７２の
入力に付された負の符号は減算を意味する。さらに、５
段目の積分器７６の出力は、係数ｂ３を持った正帰還経
路９４を通って加算点７２に入力されている。帰還経路
９４の加算点７２への入力に付された正符号は加算を意
味する。３段目の積分器７０の出力は係数ｂ１を持つ帰
還経路９６を経由し、２段目の積分器６８の入力にある
加算点６６に入力されている。
【００３２】加算点８０の出力は１ビット量子化器９８
への入力である。１ビット量子化器９８は加算点８０の
出力を正もしくは負の最大振幅信号に変換するものであ
る。量子化器９８の出力は遅延伝達関数回路１００を経
由して出力１０２となる。出力１０２は係数ｇを持つ機
能ブロック１０３を通過し加算点６２へ入力され、デル
タシグマ変調器１６へのディジタル入力信号との和が演
算されている。このように、図３の構造は５次デルタシ
グマ変調器で実現されている。図３に示す５次変調器の
係数は、表１にまとめて示す。
への入力である。１ビット量子化器９８は加算点８０の
出力を正もしくは負の最大振幅信号に変換するものであ
る。量子化器９８の出力は遅延伝達関数回路１００を経
由して出力１０２となる。出力１０２は係数ｇを持つ機
能ブロック１０３を通過し加算点６２へ入力され、デル
タシグマ変調器１６へのディジタル入力信号との和が演
算されている。このように、図３の構造は５次デルタシ
グマ変調器で実現されている。図３に示す５次変調器の
係数は、表１にまとめて示す。
【００３３】
【表１】
【００３４】図４に示すのは、アナログフィルタ２２を
含むアナログ部１２である。アナログフィルタ２２は、
スイッチトキャパシタフィルタ（以下、ＳＣＦという）
１０６と連続時間フィルタ１０８とを備えている。ＳＣ
Ｆ１０６は４次バタワースローパスフィルタを備えてお
り、連続時間フィルタ１０８は２次バタワースローパス
フィルタを備えている。
含むアナログ部１２である。アナログフィルタ２２は、
スイッチトキャパシタフィルタ（以下、ＳＣＦという）
１０６と連続時間フィルタ１０８とを備えている。ＳＣ
Ｆ１０６は４次バタワースローパスフィルタを備えてお
り、連続時間フィルタ１０８は２次バタワースローパス
フィルタを備えている。
【００３５】ＳＣＦ１０６は４段のスイッチトキャパシ
タ（ＳＣ）１１０，１１２，１１４，１１６を備えてい
る。アナログ入力は加算点１１８の正入力であり、加算
点１１８の出力は１段目のＳＣ１１０の入力である。１
段目のスイッチトキャパシタは１ビットＤＡＣとして機
能する。ＳＣ１１０の出力は加算点１２０の正入力であ
る。加算点１２０の出力は２段目のＳＣ１１２の入力で
あり、ＳＣ１１２の出力は加算点１２２の正入力であ
る。加算点１２２の出力は３段目のＳＣ１１４の入力で
あり、ＳＣ１１４の出力は加算点１２４の正入力であ
る。加算点１２４の出力はＳＣ１１６の入力であり、Ｓ
Ｃ１１６の出力はノード１２６に接続されている。ノー
ド１２６の信号は加算点１１８，１２０，１２２，１２
４の各負入力に加算されている。
タ（ＳＣ）１１０，１１２，１１４，１１６を備えてい
る。アナログ入力は加算点１１８の正入力であり、加算
点１１８の出力は１段目のＳＣ１１０の入力である。１
段目のスイッチトキャパシタは１ビットＤＡＣとして機
能する。ＳＣ１１０の出力は加算点１２０の正入力であ
る。加算点１２０の出力は２段目のＳＣ１１２の入力で
あり、ＳＣ１１２の出力は加算点１２２の正入力であ
る。加算点１２２の出力は３段目のＳＣ１１４の入力で
あり、ＳＣ１１４の出力は加算点１２４の正入力であ
る。加算点１２４の出力はＳＣ１１６の入力であり、Ｓ
Ｃ１１６の出力はノード１２６に接続されている。ノー
ド１２６の信号は加算点１１８，１２０，１２２，１２
４の各負入力に加算されている。
【００３６】連続時間フィルタ１０８はその入力にノー
ド１２６が接続され、ノード１２６は抵抗１２８を介し
てノード１３０に接続されている。コンデンサ１３２は
一方の端子はノード１３０に接続され、もう一方の端子
はグラウンドされている。ノード１３０は抵抗１３４を
介してアンプ１３６の反転入力に接続され、アンプの非
反転入力はグラウンドされている。アンプ１３６は本質
的にはフィルタを実現するための演算増幅器である。ア
ンプ１３６の出力はノード１３８でアナログ出力パッド
に接続されている。ノード１３８は直列コンデンサ１４
０を介してアンプ１３６の反転入力に接続されている。
さらに、ノード１３８は抵抗１４２を介してノード１３
０にも接続されている。スイッチ１４４はノード１３８
のアナログ出力パッドとグラウンドの間に接続されてい
る。制御信号ＣＡＬ／ＳＱＵＥＬＣＨは信号線１４６を
通してアンプ１３６とスイッチ１４４に入力されてい
る。以下に記述するように、信号線１４６はキャリブレ
ーション動作中、アナログ出力端子１３８へのアンプ１
３６の出力を不能とし、スイッチ１４４を閉じる。その
結果、アンプ１３６の１段目を比較器として機能させ
る。
ド１２６が接続され、ノード１２６は抵抗１２８を介し
てノード１３０に接続されている。コンデンサ１３２は
一方の端子はノード１３０に接続され、もう一方の端子
はグラウンドされている。ノード１３０は抵抗１３４を
介してアンプ１３６の反転入力に接続され、アンプの非
反転入力はグラウンドされている。アンプ１３６は本質
的にはフィルタを実現するための演算増幅器である。ア
ンプ１３６の出力はノード１３８でアナログ出力パッド
に接続されている。ノード１３８は直列コンデンサ１４
０を介してアンプ１３６の反転入力に接続されている。
さらに、ノード１３８は抵抗１４２を介してノード１３
０にも接続されている。スイッチ１４４はノード１３８
のアナログ出力パッドとグラウンドの間に接続されてい
る。制御信号ＣＡＬ／ＳＱＵＥＬＣＨは信号線１４６を
通してアンプ１３６とスイッチ１４４に入力されてい
る。以下に記述するように、信号線１４６はキャリブレ
ーション動作中、アナログ出力端子１３８へのアンプ１
３６の出力を不能とし、スイッチ１４４を閉じる。その
結果、アンプ１３６の１段目を比較器として機能させ
る。
【００３７】図５に示すのは、アンプ１３６の詳細図で
ある。アンプ１３６は１段目１４８と出力段１５０とを
備えている。出力段１５０は２つのＣＭＯＳトランジス
タ１５２を有する。一方のトランジスタは正電源と出力
端子１３８の間にソース／ドレイン経路を持ち、もう一
方のトランジスタは端子１３８とグラウンドの間にソー
ス／ドレイン経路を持つ。トランジスタ１５２はＣＡＬ
／ＳＱＵＥＬＣＨ信号により制御され、端子１３８を１
段目１４８から分離する。１段目１４８の出力は比較器
動作を行い、その出力はゲート３８の入力に接続されて
いる。ゲート３８のもう一方の入力は信号線１４６に接
続されている。それ故、キャリブレーション動作が始ま
ると、スイッチ１４４が閉じられ、端子１３８はグラウ
ンドされる。
ある。アンプ１３６は１段目１４８と出力段１５０とを
備えている。出力段１５０は２つのＣＭＯＳトランジス
タ１５２を有する。一方のトランジスタは正電源と出力
端子１３８の間にソース／ドレイン経路を持ち、もう一
方のトランジスタは端子１３８とグラウンドの間にソー
ス／ドレイン経路を持つ。トランジスタ１５２はＣＡＬ
／ＳＱＵＥＬＣＨ信号により制御され、端子１３８を１
段目１４８から分離する。１段目１４８の出力は比較器
動作を行い、その出力はゲート３８の入力に接続されて
いる。ゲート３８のもう一方の入力は信号線１４６に接
続されている。それ故、キャリブレーション動作が始ま
ると、スイッチ１４４が閉じられ、端子１３８はグラウ
ンドされる。
【００３８】図６に示すのは、ＳＣ１１０−１１６各段
の詳細図である。各段は増幅段１４３を備え、増幅段１
４３の反転入力は帰還コンデンサ１４５を介して出力と
接続されている。ＳＣ１４７は前述の加算点１１８−１
２４の中の１つへの出力と接続されるか、各ＳＣに割り
当てられた固有のスイッチにより演算増幅器の入力と接
続されている。スイッチは信号φ1 ，φ2 で制御されて
いる。同様にして、帰還経路にはＳＣ１４９が置かれ、
増幅段１４３の反転入力に接続されている。同様のスイ
ッチがＳＣ構成で配置され、タイミング信号φ1 ，φ2
により制御されている。これは公知の構造をしている。
の詳細図である。各段は増幅段１４３を備え、増幅段１
４３の反転入力は帰還コンデンサ１４５を介して出力と
接続されている。ＳＣ１４７は前述の加算点１１８−１
２４の中の１つへの出力と接続されるか、各ＳＣに割り
当てられた固有のスイッチにより演算増幅器の入力と接
続されている。スイッチは信号φ1 ，φ2 で制御されて
いる。同様にして、帰還経路にはＳＣ１４９が置かれ、
増幅段１４３の反転入力に接続されている。同様のスイ
ッチがＳＣ構成で配置され、タイミング信号φ1 ，φ2
により制御されている。これは公知の構造をしている。
【００３９】図７に示すのは、キャリブレーション制御
回路４０のブロック図である。オフセットレジスタは１
６ビットのレジスタである。逐次近似制御回路１５４は
オフセットレジスタ２６と接続されている。オフセット
レジスタ２６はＬＳＢからＭＳＢまで１６ビット持って
いる。逐次近似制御回路１５４はオフセットレジスタ２
６の各ビットを論理０にリセットしたり、論理１にセッ
トしたりする。逐次近似制御回路１５４は初期化時に、
オフセットレジスタ２６の全レジスタを論理０にリセッ
トし、ついで、各ビットをＭＳＢから順次１にセット
し、リセット信号を待つ。１サイクルの終わりで、その
ビットは０にリセットされるが、１にセットされたまま
となる。そして下位ビットの周期に入る。ＣＡＬ／ＳＱ
ＵＥＬＣＨ信号は、信号線１４６の逐次近似制御回路１
５４に入力され、動作を開始させる。
回路４０のブロック図である。オフセットレジスタは１
６ビットのレジスタである。逐次近似制御回路１５４は
オフセットレジスタ２６と接続されている。オフセット
レジスタ２６はＬＳＢからＭＳＢまで１６ビット持って
いる。逐次近似制御回路１５４はオフセットレジスタ２
６の各ビットを論理０にリセットしたり、論理１にセッ
トしたりする。逐次近似制御回路１５４は初期化時に、
オフセットレジスタ２６の全レジスタを論理０にリセッ
トし、ついで、各ビットをＭＳＢから順次１にセット
し、リセット信号を待つ。１サイクルの終わりで、その
ビットは０にリセットされるが、１にセットされたまま
となる。そして下位ビットの周期に入る。ＣＡＬ／ＳＱ
ＵＥＬＣＨ信号は、信号線１４６の逐次近似制御回路１
５４に入力され、動作を開始させる。
【００４０】１０ビットカウンタ１５６は２つのイネー
ブル入力ＥＮ１，ＥＮ２を持つ。イネーブル入力ＥＮ
１，ＥＮ２はカウンタ１５６を動作可能とする。イネー
ブル入力ＥＮ１は、信号線１５９を介して逐次近似制御
回路１５４の出力と接続されている。信号線１５９上の
出力信号は内部のカウンタ回路１６０により生成され
る。リセット信号は逐次近似制御回路１５４より信号線
１６２上に出力され、１０ビットカウンタ１５６をリセ
ットする。これは逐次近似制御回路１５４により、各ビ
ットのテストを行うためである。１０ビットカウンタ１
５６のＭＳＢ出力１６４は、逐次近似制御回路１５４の
リセット入力となる。後述するように、出力１６４はテ
ストされているビットが論理０にリセットされないよう
にするものである。比較器出力１５８はイネーブル入力
ＥＮ２に入力され、クロックによりカウンタ１５６をイ
ンクリメントさせる。このクロックはサンプリング周波
数ＦSの６４倍である。
ブル入力ＥＮ１，ＥＮ２を持つ。イネーブル入力ＥＮ
１，ＥＮ２はカウンタ１５６を動作可能とする。イネー
ブル入力ＥＮ１は、信号線１５９を介して逐次近似制御
回路１５４の出力と接続されている。信号線１５９上の
出力信号は内部のカウンタ回路１６０により生成され
る。リセット信号は逐次近似制御回路１５４より信号線
１６２上に出力され、１０ビットカウンタ１５６をリセ
ットする。これは逐次近似制御回路１５４により、各ビ
ットのテストを行うためである。１０ビットカウンタ１
５６のＭＳＢ出力１６４は、逐次近似制御回路１５４の
リセット入力となる。後述するように、出力１６４はテ
ストされているビットが論理０にリセットされないよう
にするものである。比較器出力１５８はイネーブル入力
ＥＮ２に入力され、クロックによりカウンタ１５６をイ
ンクリメントさせる。このクロックはサンプリング周波
数ＦSの６４倍である。
【００４１】図８に示すのはキャリブレーション動作の
タイミング図である。ＣＡＬ／ＳＱＵＥＬＣＨ信号１６
６は、立ち上がりでキャリブレーション動作を開始させ
る。逐次近似制御回路１５４のＭＳＢはパルス１６６に
続く２番目のパルス１６７として表される。カウンタリ
セット信号１６９はパルス１６７と同時に生成され、１
０ビットカウンタ１５６への出力１６２となる。これは
１０ビットカウンタ１５６のカウント値を０にリセット
する。信号線１５９を通る１０ビットカウンタ１５６へ
のイネーブル入力ＥＮ２は、一定時間１６８の間、低電
位を維持する。この安定時間はＤＡＣの入力に新たな入
力値が加えられた後、一定時間内にＤＡＣを安定化させ
るためのものである。この入力値は全て論理０であり、
これを加算点２４に加える。一般的に、アナログローパ
スフィルタ２２はこの要求に応える基本的な回路構成で
ある。パルス１６５で示されるイネーブル入力信号ＥＮ
１は、１０２４クロック期間の間ハイである。このクロ
ックは１０ビットカウンタ１５６に入力されているのと
同一である。１０２４クロックのカウントはカウンタ１
６０で行われる。１０２４サイクルの最後でカウンタの
ＭＳＢ１６４はリセット信号としてサンプリングされ
る。ＭＳＢ１６４がハイになっても、オフセットレジス
タのビットはリセットされない。リセット動作はパルス
１６３で起こる。もしカウンタＭＳＢがローならば、そ
のビットはゼロにリセットされる。そして、次の調整の
ためのＭＳＢの次のビットがセットされ、ＤＡＣは１６
８で示されるオフセット安定時間の間に安定化される。
そして、比較器出力は１０２４クロックサイクル期間の
間サンプリングされる。この操作が１６ビット全てに対
して行われる。
タイミング図である。ＣＡＬ／ＳＱＵＥＬＣＨ信号１６
６は、立ち上がりでキャリブレーション動作を開始させ
る。逐次近似制御回路１５４のＭＳＢはパルス１６６に
続く２番目のパルス１６７として表される。カウンタリ
セット信号１６９はパルス１６７と同時に生成され、１
０ビットカウンタ１５６への出力１６２となる。これは
１０ビットカウンタ１５６のカウント値を０にリセット
する。信号線１５９を通る１０ビットカウンタ１５６へ
のイネーブル入力ＥＮ２は、一定時間１６８の間、低電
位を維持する。この安定時間はＤＡＣの入力に新たな入
力値が加えられた後、一定時間内にＤＡＣを安定化させ
るためのものである。この入力値は全て論理０であり、
これを加算点２４に加える。一般的に、アナログローパ
スフィルタ２２はこの要求に応える基本的な回路構成で
ある。パルス１６５で示されるイネーブル入力信号ＥＮ
１は、１０２４クロック期間の間ハイである。このクロ
ックは１０ビットカウンタ１５６に入力されているのと
同一である。１０２４クロックのカウントはカウンタ１
６０で行われる。１０２４サイクルの最後でカウンタの
ＭＳＢ１６４はリセット信号としてサンプリングされ
る。ＭＳＢ１６４がハイになっても、オフセットレジス
タのビットはリセットされない。リセット動作はパルス
１６３で起こる。もしカウンタＭＳＢがローならば、そ
のビットはゼロにリセットされる。そして、次の調整の
ためのＭＳＢの次のビットがセットされ、ＤＡＣは１６
８で示されるオフセット安定時間の間に安定化される。
そして、比較器出力は１０２４クロックサイクル期間の
間サンプリングされる。この操作が１６ビット全てに対
して行われる。
【００４２】プリセット入力１６１を受け取ると、逐次
近似制御回路は第２のモードとなる。プリセット入力１
６１は逐次近似動作において、ＭＳＢ以外のビットを最
初にセットできるようにする。さらに、プリセット入力
１６１が入力されると、ＣＡＬ／ＳＱＵＥＬＣＨ信号は
オフセットレジスタ２６の全てのビットをリセットしな
い。レジスタの値が維持されているので、より短い時間
で補正値を求めることができる。
近似制御回路は第２のモードとなる。プリセット入力１
６１は逐次近似動作において、ＭＳＢ以外のビットを最
初にセットできるようにする。さらに、プリセット入力
１６１が入力されると、ＣＡＬ／ＳＱＵＥＬＣＨ信号は
オフセットレジスタ２６の全てのビットをリセットしな
い。レジスタの値が維持されているので、より短い時間
で補正値を求めることができる。
【００４３】キャリブレーション制御回路４０は上述し
たように、外部リセット信号に応じて、ＣＡＬ／ＳＱＵ
ＥＬＣＨ信号を生成する。さらに、キャリブレーション
制御回路４０にはディジタル入力１１８が接続されてお
り、一定時間内に、ビットが全て論理０となったことを
検知する。この条件で、キャリブレーション制御回路４
０はＣＡＬ／ＳＱＵＥＬＣＨ信号を生成する。このよう
に、ＤＡＣの出力が真のゼロで入力値である場合は常
に、アナログ出力は全て低ノイズがグラウンドされる。
このモードに入ると、常にキャリブレーション制御回路
４０はカウンタ１５６のビット位置をリセットするの
で、キャリブレーションはオフセット値０から始まらな
い。むしろ、オフセットレジスタ２６に以前蓄えられた
オフセット値より幾らか小さい値から始まる。こうすれ
ば、ビットコントロール回路４０により２分探索を全て
行う必要はなく、修正探索を行えば良い。
たように、外部リセット信号に応じて、ＣＡＬ／ＳＱＵ
ＥＬＣＨ信号を生成する。さらに、キャリブレーション
制御回路４０にはディジタル入力１１８が接続されてお
り、一定時間内に、ビットが全て論理０となったことを
検知する。この条件で、キャリブレーション制御回路４
０はＣＡＬ／ＳＱＵＥＬＣＨ信号を生成する。このよう
に、ＤＡＣの出力が真のゼロで入力値である場合は常
に、アナログ出力は全て低ノイズがグラウンドされる。
このモードに入ると、常にキャリブレーション制御回路
４０はカウンタ１５６のビット位置をリセットするの
で、キャリブレーションはオフセット値０から始まらな
い。むしろ、オフセットレジスタ２６に以前蓄えられた
オフセット値より幾らか小さい値から始まる。こうすれ
ば、ビットコントロール回路４０により２分探索を全て
行う必要はなく、修正探索を行えば良い。
【００４４】上述したキャリブレーション手順はゼロオ
フセットに関する例であったが、デルタシグマ変調器１
６の利得を調整することができる。この調整には規定の
入力に対する低い電圧と高い電圧の２つの電圧測定が必
要である。規定の入力はオフセットレジスタ２６を通し
て加算点２４で足し合わされ測定される。演算が行わ
れ、デルタシグマ変調器の利得が調整される。
フセットに関する例であったが、デルタシグマ変調器１
６の利得を調整することができる。この調整には規定の
入力に対する低い電圧と高い電圧の２つの電圧測定が必
要である。規定の入力はオフセットレジスタ２６を通し
て加算点２４で足し合わされ測定される。演算が行わ
れ、デルタシグマ変調器の利得が調整される。
【００４５】図９に補間フィルタ５２の周波数に対する
振幅特性を示す。上述した補間フィルタ５２は２４タッ
プである。周波数特性は比較的フラットで、約２２ｋＨ
ｚの点１７０近くで盛り上がりはじめるピークを有す
る。この振幅特性は、ゲインを少し有するように、４０
ｋＨｚ付近において＋１５ｄＢのピークをもっている、
そして、それから約７０ｋＨｚ付近の最初の零点に向け
て落ちていく。約２２ｋＨｚの通過域のエッジにおける
アナログフィルタの振幅特性に対して補償できるよう
に、補間フィルタ５２が設計されている。
振幅特性を示す。上述した補間フィルタ５２は２４タッ
プである。周波数特性は比較的フラットで、約２２ｋＨ
ｚの点１７０近くで盛り上がりはじめるピークを有す
る。この振幅特性は、ゲインを少し有するように、４０
ｋＨｚ付近において＋１５ｄＢのピークをもっている、
そして、それから約７０ｋＨｚ付近の最初の零点に向け
て落ちていく。約２２ｋＨｚの通過域のエッジにおける
アナログフィルタの振幅特性に対して補償できるよう
に、補間フィルタ５２が設計されている。
【００４６】図１０にアナログローパスフィルタ２２と
補間フィルタ５２の両方の位相応答を示す。上述したよ
うに、補間フィルタ５０と５４の位相応答が線形である
ので、補間フィルタ５２の線形性によりディジタル部１
０の全体の位相応答が決められている。Ｘ線上の周波数
に対し、Ｙ軸上に位相がプロットされている。位相は０
°から−３００°まで描かれている。ライン１７２は補
間フィルタ５２が対称形のＦＩＲフィルタのように線形
位相をもつように設計された場合の線形位相のラインで
ある。
補間フィルタ５２の両方の位相応答を示す。上述したよ
うに、補間フィルタ５０と５４の位相応答が線形である
ので、補間フィルタ５２の線形性によりディジタル部１
０の全体の位相応答が決められている。Ｘ線上の周波数
に対し、Ｙ軸上に位相がプロットされている。位相は０
°から−３００°まで描かれている。ライン１７２は補
間フィルタ５２が対称形のＦＩＲフィルタのように線形
位相をもつように設計された場合の線形位相のラインで
ある。
【００４７】ライン１７４はアナログローパスフィルタ
２２の位相特性に対する接線である。本発明の１つの実
施態様は、アナログローパスフィルタ２２の位相偏差を
補償するために、補間フィルタ５２の位相応答を設計す
ることである。従って、アナログローパルフィルタ２２
の位相応答と、ライン１７４によって示される線形位相
応答との偏差は、ライン１７２によって示される線形位
相からの補間フィルタ５２の同じ大きさで反対の位相差
によって補償されている。アナログローパスフィルタ２
２の実際の位相は曲線１７６で示されている。曲線１７
６は１０ｋＨｚ以下の周波数に対して線形１７４に接し
ているように見えるが、２０ｋＨｚ付近の周波数では明
らかに離れている。補間フィルタ５２の位相は線形位相
ライン１７２に対して逆の方向に離れていくように設計
され、補間フィルタ５２の実際の位相は曲線１７８で示
されている。アナログローパスフィルタ２２と補間フィ
ルタ５２の合成した位相は、曲線１８０で示されてい
る。これは実質的に曲線１７６と曲線１７８を合成した
ものである。曲線１８０は実質的に線形の位相の例のよ
うに見える。
２２の位相特性に対する接線である。本発明の１つの実
施態様は、アナログローパスフィルタ２２の位相偏差を
補償するために、補間フィルタ５２の位相応答を設計す
ることである。従って、アナログローパルフィルタ２２
の位相応答と、ライン１７４によって示される線形位相
応答との偏差は、ライン１７２によって示される線形位
相からの補間フィルタ５２の同じ大きさで反対の位相差
によって補償されている。アナログローパスフィルタ２
２の実際の位相は曲線１７６で示されている。曲線１７
６は１０ｋＨｚ以下の周波数に対して線形１７４に接し
ているように見えるが、２０ｋＨｚ付近の周波数では明
らかに離れている。補間フィルタ５２の位相は線形位相
ライン１７２に対して逆の方向に離れていくように設計
され、補間フィルタ５２の実際の位相は曲線１７８で示
されている。アナログローパスフィルタ２２と補間フィ
ルタ５２の合成した位相は、曲線１８０で示されてい
る。これは実質的に曲線１７６と曲線１７８を合成した
ものである。曲線１８０は実質的に線形の位相の例のよ
うに見える。
【００４８】要約すると、ＤＡコンバータに対する位相
等化システムを供給してきた。ＤＡコンバータは、入力
されたディジタル信号を処理してアナログ信号に変換す
るためのディジタル部と、通過域外のイメージと量子化
ノイズをフィルタリングするアナログ部より構成されて
いる。アナログ部の位相応答の非線形性は、ディジタル
部での位相等化によって補償される。
等化システムを供給してきた。ＤＡコンバータは、入力
されたディジタル信号を処理してアナログ信号に変換す
るためのディジタル部と、通過域外のイメージと量子化
ノイズをフィルタリングするアナログ部より構成されて
いる。アナログ部の位相応答の非線形性は、ディジタル
部での位相等化によって補償される。
【００４９】実施態様について説明したが、種々の変
更，置き換え，修正は、特許請求の範囲により限定され
る発明の精神およびその範囲から逸脱することなくおこ
なうことができるものである。
更，置き換え，修正は、特許請求の範囲により限定され
る発明の精神およびその範囲から逸脱することなくおこ
なうことができるものである。
【００５０】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、全体的に位相の線形性を実
現することができる。
上記のように構成したので、全体的に位相の線形性を実
現することができる。
【図１】キャリブレーションコントロールとオフセット
レジスタをもつＤＡＣシステムのディジタルとアナログ
部を示すブロック図である。
レジスタをもつＤＡＣシステムのディジタルとアナログ
部を示すブロック図である。
【図２】補間フィルタとサンプルホールド回路を示すブ
ロック図である。
ロック図である。
【図３】デルタシグマ変調器を示すブロック図である。
【図４】アナログローパスフィルタを構成するスイッチ
トキャパシタフィルタと連続フィルタを示す回路図であ
る。
トキャパシタフィルタと連続フィルタを示す回路図であ
る。
【図５】図４図示アンプ１３６の構成を示す図である。
【図６】図４図示サンプルホールド回路の構成を示す図
である。
である。
【図７】キャリブレーションコントロールシステムとオ
フセットレジスタの論理図である。
フセットレジスタの論理図である。
【図８】キャリブレーションコントロール回路のタイミ
ングを示すタイミング図である。
ングを示すタイミング図である。
【図９】中間の補間フィルタと振幅特性を示す図であ
る。
る。
【図１０】アナログフィルタと中間の補間フィルタと、
それらを合成したものの位相応答を示す図である。
それらを合成したものの位相応答を示す図である。
１０ ディジタル部 １２ アナログ部 １４ 補間回路 １６ デルタシグマ変調器 ２１ ＤＡＣ ２２ アナログフィルタ ２４ 加算回路 ２８ アンプ ４０ キャリブレーション制御回路 ４４ スイッチ
フロントページの続き (72)発明者 エリック ジェイ． スワンソン アメリカ合衆国 78610 テキサス州 ブダ レジャー ウッズ 505 (72)発明者 杉本 哲郎 神奈川県厚木市棚沢221番地 旭化成マ イクロシステム株式会社内 (56)参考文献 特開 昭64−93211（ＪＰ，Ａ) 米国特許4943807（ＵＳ，Ａ) 米国特許4851841（ＵＳ，Ａ)
Claims (12)
- 【請求項１】 線形位相特性を有するＤ／Ａコンバータ
であって、ディジタル入力端子と、アナログ出力端子
と、予め定めた位相応答を有し、前記ディジタル入力端
子に入力されたディジタル入力信号を適正に処理して適
正なディジタル出力信号を供給するディジタル処理部
と、前記ディジタル処理部の出力を受けるため、アナロ
グ部の通過域に亘って予め定めた位相応答を有し、前記
適正なディジタル出力信号をアナログ信号に変換し、前
記アナログ部の通過域の外側にあり、前記ディジタル処
理部により発生されるイメージと量子化ノイズをフィル
タリングするアナログ部と、ディジタル領域で動作し、
前記ディジタル処理部とともに、ディジタル処理部の位
相応答を調整し、前記アナログ部の位相応答の線形位相
からの位相変動を補償する位相等化器とを有し、前記デ
ィジタル処理部と前記アナログ部の組み合わせたものに
対して実質的に線形位相応答をさせることを特徴とする
Ｄ／Ａコンバータ。 - 【請求項２】 請求項１において、アナログ部はアナロ
グローパスフィルタを備えたことを特徴とするＤ／Ａコ
ンバータ。 - 【請求項３】 請求項１において、ディジタル処理部
は、ディジタル入力信号を受け、サンプリング周波数を
増加する補間フィルタと、 補間フィルタの出力を受け、アナログ部の入力に対して
ｎビットディジタルストリームを出力するｎビット量子
化器と、ｎビットディジタルストリームを変換するｎビ
ットＤ／Ａコンバータを含むアナログ部とを備えたこと
を特徴とするＤ／Ａコンバータ。 - 【請求項４】 請求項３において、ｎビット量子化器は
デルタシグマ変調器を備えたことを特徴とするＤ／Ａコ
ンバータ。 - 【請求項５】 請求項３において、補間フィルタは有限
インパルス応答フィルタ関数を備えたことを特徴とする
Ｄ／Ａコンバータ。 - 【請求項６】 請求項３において、補間フィルタは、補
間フィルタの位相を調整し、位相等化器を備え、アナロ
グ部の位相応答の線形位相応答からの変動を補償する手
段を含むことを特徴とするＤ／Ａコンバータ。 - 【請求項７】 Ｄ／Ａコンバータの位相応答線形化方法
において、ディジタル入力端子でディジタル入力信号を
受けるステップと、前記ディジタル入力信号を処理して
適正なディジタル出力信号にするステップと、前記適正
なディジタル出力信号をアナログ信号に変換するステッ
プと、予め定めた通過域に亘るアナログ領域でフィルタ
リングし、通過域の外側のイメージと量子化ノイズをフ
ィルタリングし、アナログ出力端子にアナログ信号を出
力するステップと、ディジタル領域で位相応答を調整
し、前記アナログ領域における前記フィルタリングする
ステップでの線形位相応答からの変動を補償するステッ
プとを備え、前記ディジタル信号をアナログ信号に変換
するとともに、アナログ領域でフィルタリングすること
により、実質的に線形な位相応答を供給することを特徴
とするＤ／Ａコンバータの位相応答線形化方法。 - 【請求項８】 請求項７において、フィルタリングする
ステップは、ローパスフィルタを用いて変換するステッ
プにより出力されるアナログ信号を処理するステップを
備えたことを特徴とするＤ／Ａコンバータの位相応答線
形化方法。 - 【請求項９】 請求項７において、ディジタル領域でデ
ィジタル入力信号を処理し、アナログ信号に変換するス
テップは、補間フィルタを供給するステップと、補間フ
ィルタによりディジタル信号を処理し、サンプリング周
波数を増加するステップと、ｎビット量子化器を用い
て、ディジタル領域で、ディジタル入力信号をｎビット
ストリームに変換するステップとを備えたことを特徴と
するＤ／Ａコンバータの位相応答線形化方法。 - 【請求項１０】 請求項９において、補間フィルタによ
り出力されるディジタル信号をｎビットディジタルスト
リームに変換するステップは、補間フィルタにより出力
されるディジタル信号をデルタシグマ変調器により処理
するステップを備えたことを特徴とするＤ／Ａコンバー
タの位相応答線形化方法。 - 【請求項１１】 請求項９において、補間フィルタは有
限インパルス応答フィルタ関数を有することを特徴とす
るＤ／Ａコンバータの位相応答線形化方法。 - 【請求項１２】 請求項９において、位相を等化するス
テップは、補間フィルタの位相応答の位相を調整するス
テップを備えたことを特徴とするＤ／Ａコンバータの位
相応答線形化方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/571,376 US5061925A (en) | 1990-08-22 | 1990-08-22 | Phase equalization system for a digital-to-analog converter utilizing separate digital and analog sections |
| US571376 | 1995-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257121A JPH04257121A (ja) | 1992-09-11 |
| JP2505328B2 true JP2505328B2 (ja) | 1996-06-05 |
Family
ID=24283438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205743A Expired - Lifetime JP2505328B2 (ja) | 1990-08-22 | 1991-08-16 | Ｄ／ａコンバ―タの位相応答線形化方法とｄ／ａコンバ―タ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5061925A (ja) |
| JP (1) | JP2505328B2 (ja) |
| DE (1) | DE4127078C2 (ja) |
| GB (1) | GB2247370B (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547902B2 (ja) * | 1991-03-29 | 1996-10-30 | 株式会社東芝 | シグマデルタ型ｄ／ａ変換器システム |
| US5281635A (en) * | 1991-05-17 | 1994-01-25 | Johnson Matthey Public Limited Company | Precious metal composition |
| US5196850A (en) * | 1991-11-13 | 1993-03-23 | Crystal Semiconductor | Fourth order digital delta-sigma modulator |
| JP3255179B2 (ja) * | 1992-02-14 | 2002-02-12 | ソニー株式会社 | データ検出装置 |
| US5208596A (en) * | 1992-04-10 | 1993-05-04 | Rca Thomson Licensing Corporation | DAC distortion compensation |
| US5313205A (en) * | 1993-04-06 | 1994-05-17 | Analog Devices, Inc. | Method for varying the interpolation ratio of a digital oversampling digital-to-analog converter system and apparatus therefor |
| JPH0774645A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | オーバサンプリングｄ／ａ変換器の出力フィルタ |
| FI96811C (fi) * | 1993-11-30 | 1996-08-26 | Nokia Mobile Phones Ltd | Menetelmä ja piirijärjestely D/A-muuntimen DC-erojännitteen kompensoimiseksi |
| US5541864A (en) * | 1994-04-26 | 1996-07-30 | Crystal Semiconductor | Arithmetic-free digital interpolation filter architecture |
| US5719572A (en) * | 1994-07-08 | 1998-02-17 | Cirrus Logic, Inc. | Digital signal processor with reduced pattern dependent noise |
| US5801652A (en) * | 1994-07-08 | 1998-09-01 | Cirrus Logic, Inc. | Pattern dependent noise reduction in a digital processing circuit utilizing image circuitry |
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