JP2003506940A - デジタルスイッチング増幅器のためのｄｃオフセット校正 - Google Patents
デジタルスイッチング増幅器のためのｄｃオフセット校正Info
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Abstract
(57)【要約】
デジタルスイッチング増幅器において使用するためのオフセット電圧校正回路である。校正回路は、デジタルスイッチング増幅器に関連する少なくとも１つのＤＣオフセット電圧をデジタルオフセットデータに変換するためのアナログ−デジタル変換器を備える。メモリは、デジタルオフセットデータを格納する。制御回路は、アナログ−デジタル変換器を制御する。メモリに結合されたデジタル−アナログ変換器は、デジタルオフセットデータを受け取り、デジタルスイッチング増幅器の入力ポートに与えるためのオフセット補償電圧を生成することによって、少なくとも１つのＤＣオフセット電圧の少なくとも一部をキャンセルする。
Description
【０００１】
本発明は、デジタルスイッチング増幅器の動作に関する。特に、本発明は、デ
ジタルスイッチング増幅器を校正してそのＤＣオフセット電圧を減少させるため
の方法および装置を提供する。
ジタルスイッチング増幅器を校正してそのＤＣオフセット電圧を減少させるため
の方法および装置を提供する。
【０００２】
図１は、本発明が取り組むＤＣオフセット電圧の問題を示すためのデジタルス
イッチング増幅器１００の概略図である。例として、増幅器１００は音声周波数
の範囲（すなわち、１０Ｈｚ〜２０ｋＨｚ）で動作するものとして説明する。た
だし、ここで説明される問題およびその解決手段は、種々の増幅器構成および動
作周波数範囲に共通する。
イッチング増幅器１００の概略図である。例として、増幅器１００は音声周波数
の範囲（すなわち、１０Ｈｚ〜２０ｋＨｚ）で動作するものとして説明する。た
だし、ここで説明される問題およびその解決手段は、種々の増幅器構成および動
作周波数範囲に共通する。
【０００３】
入力された音声信号は、増幅器１００によって受信され、ノイズ成形オーバー
サンプルフィードバックループによって１ビットの信号に変換される。ノイズ成
形オーバーサンプルフィードバックループは、ループフィルタ１０２と、比較器
１０４と、ブレイク・ビフォー・メイク（ＢＢＭ）ジェネレータ１０６と、電力
ステージドライバ１０８と、電力ステージ１１０と、を含んでいる。この例にお
いて、ループフィルタ１０２は、種々に構成された複数の演算増幅器を用いて実
現されている。１ビットの信号は、電力ステージ１１０を駆動する。続いて、電
力ステージ１１０は、インダクタ１１２とコンデンサ１１４とを備えるローパス
フィルタを駆動する。ローパスフィルタは、スピーカ１１６を駆動する音声信号
を回復させる。
サンプルフィードバックループによって１ビットの信号に変換される。ノイズ成
形オーバーサンプルフィードバックループは、ループフィルタ１０２と、比較器
１０４と、ブレイク・ビフォー・メイク（ＢＢＭ）ジェネレータ１０６と、電力
ステージドライバ１０８と、電力ステージ１１０と、を含んでいる。この例にお
いて、ループフィルタ１０２は、種々に構成された複数の演算増幅器を用いて実
現されている。１ビットの信号は、電力ステージ１１０を駆動する。続いて、電
力ステージ１１０は、インダクタ１１２とコンデンサ１１４とを備えるローパス
フィルタを駆動する。ローパスフィルタは、スピーカ１１６を駆動する音声信号
を回復させる。
【０００４】
増幅器１００固有のあらゆるＤＣオフセットは、電力ステージ１１０内でゲイ
ンによって増幅され、スピーカ１１６を通して現れる。これは、２つの問題を起
こす。第１の問題は、一般的なスピーカの比較的低いインピーダンス（例えば、
４オーム）にＤＣオフセット電圧がかかると、スピーカ内でＤＣ電流が生じ、ス
ピーカを損傷する恐れがあることである。第２の問題は、このようなＤＣオフセ
ット電圧によって、スピーカと増幅器の両方を損傷するレベルまで電源電圧が押
し上げられる恐れがあることである。
ンによって増幅され、スピーカ１１６を通して現れる。これは、２つの問題を起
こす。第１の問題は、一般的なスピーカの比較的低いインピーダンス（例えば、
４オーム）にＤＣオフセット電圧がかかると、スピーカ内でＤＣ電流が生じ、ス
ピーカを損傷する恐れがあることである。第２の問題は、このようなＤＣオフセ
ット電圧によって、スピーカと増幅器の両方を損傷するレベルまで電源電圧が押
し上げられる恐れがあることである。
【０００５】
図１の増幅器１００のように構成された増幅器では、ＤＣオフセットは、ルー
プフィルタ１０２の演算増幅器におけるオフセットと、レジスタの不整合と、の
２つを主なオフセット源としている。演算増幅器におけるオフセットのキャンセ
ルは、チョッパ安定化技術または相関二重サンプリング技術などを用いて行われ
る。しかしながら、これらの技術では、レジスタの不整合に起因するオフセット
に対処することができない。この不整合は、レジスタのレーザトリミングによっ
て排除されるが、これには特殊な処理技術が必要となり、多大な費用が掛かる。
プフィルタ１０２の演算増幅器におけるオフセットと、レジスタの不整合と、の
２つを主なオフセット源としている。演算増幅器におけるオフセットのキャンセ
ルは、チョッパ安定化技術または相関二重サンプリング技術などを用いて行われ
る。しかしながら、これらの技術では、レジスタの不整合に起因するオフセット
に対処することができない。この不整合は、レジスタのレーザトリミングによっ
て排除されるが、これには特殊な処理技術が必要となり、多大な費用が掛かる。
【０００６】
図２の概略図を参照して、増幅器１００のＤＣオフセット電圧を減少させる方
法の１つを説明する。この技術は、デジタルスイッチング増幅器では、すべての
種々のオフセット電圧源が１つの入力ＤＣオフセット電圧によってモデル化され
、これをキャンセルすれば種々のオフセット源からのそれぞれのオフセットを効
果的にキャンセルできることを活用したものである。図２に示す技術では、増幅
器１００と共に電位差計２０２を使用することによって、増幅器の出力オフセッ
ト電圧をキャンセルするＤＣ電圧が生成される。また、このノードにおける高周
波数のノイズを減結合するために、減結合コンデンサ２０４が用いられる。しか
しながら、この技術には大きな欠点がある。
法の１つを説明する。この技術は、デジタルスイッチング増幅器では、すべての
種々のオフセット電圧源が１つの入力ＤＣオフセット電圧によってモデル化され
、これをキャンセルすれば種々のオフセット源からのそれぞれのオフセットを効
果的にキャンセルできることを活用したものである。図２に示す技術では、増幅
器１００と共に電位差計２０２を使用することによって、増幅器の出力オフセッ
ト電圧をキャンセルするＤＣ電圧が生成される。また、このノードにおける高周
波数のノイズを減結合するために、減結合コンデンサ２０４が用いられる。しか
しながら、この技術には大きな欠点がある。
【０００７】
すなわち、増幅器が集積回路である場合は、集積回路の増幅器に外付けされる
部品（２０２および２０４）が必要になる。また、出力電力レベルの変動および
温度などの環境条件の変化に起因してＤＣオフセット電圧が変動すると、電位差
計２０２を再調整する必要が生じる。これらの欠点は、このような増幅器を利用
する大部分の状況において望ましくない。
部品（２０２および２０４）が必要になる。また、出力電力レベルの変動および
温度などの環境条件の変化に起因してＤＣオフセット電圧が変動すると、電位差
計２０２を再調整する必要が生じる。これらの欠点は、このような増幅器を利用
する大部分の状況において望ましくない。
【０００８】
ＤＣオフセット電圧の問題に対処するための別の方法が、図３に示されている
。この方法では、アクティブ集積回路３０２は、増幅器１００の出力から入力へ
のフォードバック経路を提供する。積分器３０２は、任意のＤＣオフセット電圧
を積分してＤＣ電圧を生成する。このＤＣ電圧を増幅器の入力ステージにフィー
ドバックすることによって、入力に関連するＤＣオフセットをキャンセルする。
この方法は比較的単純かつ効果的であるが、実践するにあたって大きな問題を抱
えている。第１に、この技術は、積分器３０２のベースとなる演算増幅器３０４
からのオフセットをキャンセルしない。したがって、演算増幅器３０４に関連す
るＤＣオフセットは、最終的に増幅器１００の出力に現れる。
。この方法では、アクティブ集積回路３０２は、増幅器１００の出力から入力へ
のフォードバック経路を提供する。積分器３０２は、任意のＤＣオフセット電圧
を積分してＤＣ電圧を生成する。このＤＣ電圧を増幅器の入力ステージにフィー
ドバックすることによって、入力に関連するＤＣオフセットをキャンセルする。
この方法は比較的単純かつ効果的であるが、実践するにあたって大きな問題を抱
えている。第１に、この技術は、積分器３０２のベースとなる演算増幅器３０４
からのオフセットをキャンセルしない。したがって、演算増幅器３０４に関連す
るＤＣオフセットは、最終的に増幅器１００の出力に現れる。
【０００９】
第２に、特定の用途では、積分器３０２を構成する部品がかなり大きくなって
しまう。例えば、音声関係の用途では、音声信号に明らかな影響が生じるのを回
避するために、積分器３０２を通るフィードバック経路の伝達関数は、非常に低
いコーナ周波数、すなわち、１０Ｈｚ未満の周波数を有していなければならない
。このように低いコーナ周波数を用いると、抵抗器およびコンデンサの値を非常
に大きくする必要が生じるので、増幅器１００との結合が殆ど不可能になる。し
たがって、上記のように、外付け回路の使用を必要とする解決方法は望ましくな
い。
しまう。例えば、音声関係の用途では、音声信号に明らかな影響が生じるのを回
避するために、積分器３０２を通るフィードバック経路の伝達関数は、非常に低
いコーナ周波数、すなわち、１０Ｈｚ未満の周波数を有していなければならない
。このように低いコーナ周波数を用いると、抵抗器およびコンデンサの値を非常
に大きくする必要が生じるので、増幅器１００との結合が殆ど不可能になる。し
たがって、上記のように、外付け回路の使用を必要とする解決方法は望ましくな
い。
【００１０】
したがって、デジタルスイッチング増幅器のＤＣオフセット電圧を対処するた
めのより効果的な技術を開発することが望まれている。
めのより効果的な技術を開発することが望まれている。
【００１１】
本発明にしたがって、デジタルスイッチング増幅器のＤＣオフセット電圧を校
正するための技術を提供する。この技術では、増幅器の出力電力のレベルを参照
してＤＣ電圧が生成され、そのＤＣ電圧を増幅器の入力に導入することによって
、増幅器のＤＣオフセット電圧の少なくとも一部をキャンセルする。校正モード
の際には、増幅器のＤＣオフセット電圧がデジタル化され、これらのオフセット
データが種々の出力電力レベルに対して格納される。動作時には、増幅器の出力
電力レベルに関係する情報を用いて、その出力電力レベルに対して格納された情
報が検索され、デジタル−アナログ変換器は、増幅器の入力に導入される適切な
電圧を生成する。
正するための技術を提供する。この技術では、増幅器の出力電力のレベルを参照
してＤＣ電圧が生成され、そのＤＣ電圧を増幅器の入力に導入することによって
、増幅器のＤＣオフセット電圧の少なくとも一部をキャンセルする。校正モード
の際には、増幅器のＤＣオフセット電圧がデジタル化され、これらのオフセット
データが種々の出力電力レベルに対して格納される。動作時には、増幅器の出力
電力レベルに関係する情報を用いて、その出力電力レベルに対して格納された情
報が検索され、デジタル−アナログ変換器は、増幅器の入力に導入される適切な
電圧を生成する。
【００１２】
本発明の一実施形態では、増幅器のオフセット電圧の増幅を効果的に行うため
に、デジタルスイッチング増幅器の複数の部分が使用される。すなわち、このよ
うな増幅器のＤＣオフセット電圧の範囲は一般にかなり狭く（例えば５０ｍＶ）
、このようなオフセット電圧をデジタル化するためには、かなり高い分解能（例
えば５０μＶ未満）が必要とされるので、校正処理中に増幅器のループフィルタ
でＤＣオフセット電圧を増幅することによって、必要な分解能を達成しているの
である。
に、デジタルスイッチング増幅器の複数の部分が使用される。すなわち、このよ
うな増幅器のＤＣオフセット電圧の範囲は一般にかなり狭く（例えば５０ｍＶ）
、このようなオフセット電圧をデジタル化するためには、かなり高い分解能（例
えば５０μＶ未満）が必要とされるので、校正処理中に増幅器のループフィルタ
でＤＣオフセット電圧を増幅することによって、必要な分解能を達成しているの
である。
【００１３】
したがって、本発明は、デジタルスイッチング増幅器において使用するための
オフセット電圧校正回路を提供する。この校正回路は、デジタルスイッチング増
幅器に関連する少なくとも１つのＤＣオフセット電圧をデジタルオフセットデー
タに変換するためのアナログ−デジタル変換器を含む。メモリは、デジタルオフ
セットデータを格納する。制御回路は、アナログ−デジタル変換器を制御する。
メモリに結合されたデジタル−アナログ変換器は、デジタルオフセットデータを
受け取り、デジタルスイッチング増幅器の入力ポートに与えるためのオフセット
補償電圧を生成することによって、少なくとも１つのＤＣオフセット電圧の少な
くとも一部をキャンセルする。
オフセット電圧校正回路を提供する。この校正回路は、デジタルスイッチング増
幅器に関連する少なくとも１つのＤＣオフセット電圧をデジタルオフセットデー
タに変換するためのアナログ−デジタル変換器を含む。メモリは、デジタルオフ
セットデータを格納する。制御回路は、アナログ−デジタル変換器を制御する。
メモリに結合されたデジタル−アナログ変換器は、デジタルオフセットデータを
受け取り、デジタルスイッチング増幅器の入力ポートに与えるためのオフセット
補償電圧を生成することによって、少なくとも１つのＤＣオフセット電圧の少な
くとも一部をキャンセルする。
【００１４】
さらに別の一実施形態では、デジタルスイッチング増幅器において使用するた
めのオフセット電圧校正回路が提供される。デジタルスイッチング増幅器は、出
力レベル制御回路を含む。アナログ−デジタル変換器は、デジタルスイッチング
増幅器に関連する複数のＤＣオフセット電圧のそれぞれをデジタルオフセットデ
ータに変換する。複数のＤＣオフセット電圧のそれぞれは、出力レベル制御回路
によって制御されるデジタルスイッチング増幅器の特定の出力レベルに対応する
。出力レベル制御回路から出力レベルデータを受け取るように構成されたメモリ
は、デジタルオフセットデータを格納する。制御回路は、アナログ−デジタル変
換器およびメモリを制御することによって、デジタルオフセットデータの格納に
影響を及ぼす。デジタル−アナログ変換器は、メモリに結合されている。動作時
において、メモリは、出力レベルデータに応じてデジタルオフセットデータの一
部をデジタル−アナログ変換器に伝送する。デジタル−アナログ変換器は、デジ
タルオフセットデータの一部に応じて、デジタルスイッチング増幅器の入力ポー
トに与えるためのオフセット補償電圧を生成することによって、ＤＣオフセット
電圧の少なくとも一部をキャンセルする。
めのオフセット電圧校正回路が提供される。デジタルスイッチング増幅器は、出
力レベル制御回路を含む。アナログ−デジタル変換器は、デジタルスイッチング
増幅器に関連する複数のＤＣオフセット電圧のそれぞれをデジタルオフセットデ
ータに変換する。複数のＤＣオフセット電圧のそれぞれは、出力レベル制御回路
によって制御されるデジタルスイッチング増幅器の特定の出力レベルに対応する
。出力レベル制御回路から出力レベルデータを受け取るように構成されたメモリ
は、デジタルオフセットデータを格納する。制御回路は、アナログ−デジタル変
換器およびメモリを制御することによって、デジタルオフセットデータの格納に
影響を及ぼす。デジタル−アナログ変換器は、メモリに結合されている。動作時
において、メモリは、出力レベルデータに応じてデジタルオフセットデータの一
部をデジタル−アナログ変換器に伝送する。デジタル−アナログ変換器は、デジ
タルオフセットデータの一部に応じて、デジタルスイッチング増幅器の入力ポー
トに与えるためのオフセット補償電圧を生成することによって、ＤＣオフセット
電圧の少なくとも一部をキャンセルする。
【００１５】
本発明は、また、デジタルスイッチング増幅器に関連するＤＣオフセット電圧
を減少させるための方法を提供する。ＤＣオフセット電圧は、デジタルオフセッ
トデータに変換され、デジタルオフセットデータは、メモリに格納される。デジ
タルスイッチング増幅器の通常動作中には、デジタルオフセットデータは、オフ
セット補償電圧に変換され、オフセット補償電圧は、デジタルスイッチング増幅
器の入力ポートに与えられる。この結果、ＤＣオフセット電圧の少なくとも一部
がキャンセルされる。
を減少させるための方法を提供する。ＤＣオフセット電圧は、デジタルオフセッ
トデータに変換され、デジタルオフセットデータは、メモリに格納される。デジ
タルスイッチング増幅器の通常動作中には、デジタルオフセットデータは、オフ
セット補償電圧に変換され、オフセット補償電圧は、デジタルスイッチング増幅
器の入力ポートに与えられる。この結果、ＤＣオフセット電圧の少なくとも一部
がキャンセルされる。
【００１６】
さらに別の一実施形態では、本発明は、また、校正モードと動作モードとで動
作するデジタルスイッチング増幅器に関連するＤＣオフセット電圧を減少させる
ための方法を提供する。校正モードでは、デジタルスイッチング増幅器の複数の
出力レベルのそれぞれに対して、対応するＤＣオフセット電圧を対応するデジタ
ルオフセットデータに変換し、各出力レベルに対応してメモリに格納する。動作
モードでは、デジタルスイッチング増幅器の対応する出力レベルを示す出力レベ
ルデータに応じて、デジタルオフセットデータの一部をメモリから選択する。こ
のデジタルオフセットデータの一部は、オフセット補償電圧に変換される。次に
、オフセット補償電圧をデジタルスイッチング増幅器の入力ポートに与えること
によって、対応する出力レベルに対応するＤＣオフセット電圧の少なくとも一部
をキャンセルする。
作するデジタルスイッチング増幅器に関連するＤＣオフセット電圧を減少させる
ための方法を提供する。校正モードでは、デジタルスイッチング増幅器の複数の
出力レベルのそれぞれに対して、対応するＤＣオフセット電圧を対応するデジタ
ルオフセットデータに変換し、各出力レベルに対応してメモリに格納する。動作
モードでは、デジタルスイッチング増幅器の対応する出力レベルを示す出力レベ
ルデータに応じて、デジタルオフセットデータの一部をメモリから選択する。こ
のデジタルオフセットデータの一部は、オフセット補償電圧に変換される。次に
、オフセット補償電圧をデジタルスイッチング増幅器の入力ポートに与えること
によって、対応する出力レベルに対応するＤＣオフセット電圧の少なくとも一部
をキャンセルする。
【００１７】
以下の説明および図面を参照することによって、本発明の特性および効果をさ
らに理解することができる。
らに理解することができる。
【００１８】
図４は、本発明の一実施形態に従って設計されたオフセット校正回路を有する
デジタルスイッチング増幅器４００を示す概略図である。オフセット校正回路は
、タイミング＆制御ブロック４０２と、単調増加性を有する１０ビットのデジタ
ル−アナログ変換器（ＤＡＣ）４０４と、逐次近似レジスタ（ＳＡＲ）４０６と
、１１×１０ビットのメモリ４０８と、を備えている。増幅器の入力信号経路お
よびフィードバック経路には、３つのスイッチＳ１，Ｓ２，Ｓ３が設けられてい
る。増幅器４００がパワーアップする毎に、すなわち、スリープモードから復帰
する毎に、増幅器のＤＣオフセットは校正される。すなわち、複数の出力レベル
のそれぞれに対してオフセットデータの生成および格納が行われる。
デジタルスイッチング増幅器４００を示す概略図である。オフセット校正回路は
、タイミング＆制御ブロック４０２と、単調増加性を有する１０ビットのデジタ
ル−アナログ変換器（ＤＡＣ）４０４と、逐次近似レジスタ（ＳＡＲ）４０６と
、１１×１０ビットのメモリ４０８と、を備えている。増幅器の入力信号経路お
よびフィードバック経路には、３つのスイッチＳ１，Ｓ２，Ｓ３が設けられてい
る。増幅器４００がパワーアップする毎に、すなわち、スリープモードから復帰
する毎に、増幅器のＤＣオフセットは校正される。すなわち、複数の出力レベル
のそれぞれに対してオフセットデータの生成および格納が行われる。
【００１９】
校正処理の際には、スイッチＳ１，Ｓ２，Ｓ３は、それぞれのノードを接地す
ることによって、増幅器の差動入力を切断し、増幅器のフィードバックループを
開く。ＤＡＣ４０４およびＳＡＲ４０６は、ループフィルタ４１０および比較器
４１２と共に、１０ビットの逐次近似タイプのアナログ−デジタル変換器（ＡＤ
Ｃ）を形成する。ＡＤＣは、複数の出力レベルにおける増幅器の開ループのＤＣ
オフセット電圧を、１０ビットのオフセットデータに変換するために用いられる
。オフセットデータは、メモリ４０８に格納される。オフセットデータが生成さ
れる処理については、以下でさらに詳しく説明する。
ることによって、増幅器の差動入力を切断し、増幅器のフィードバックループを
開く。ＤＡＣ４０４およびＳＡＲ４０６は、ループフィルタ４１０および比較器
４１２と共に、１０ビットの逐次近似タイプのアナログ−デジタル変換器（ＡＤ
Ｃ）を形成する。ＡＤＣは、複数の出力レベルにおける増幅器の開ループのＤＣ
オフセット電圧を、１０ビットのオフセットデータに変換するために用いられる
。オフセットデータは、メモリ４０８に格納される。オフセットデータが生成さ
れる処理については、以下でさらに詳しく説明する。
【００２０】
増幅器４００の通常動作中において、スイッチＳ１，Ｓ２，Ｓ３は、増幅器の
差動入力を再接続して、フィードバックループを閉じる。増幅器の現行の出力レ
ベル（音量制御回路４１４から受け取る出力レベルデータによって示される）に
対応するメモリ４０８内の１０ビットのオフセットデータが、ＤＡＣ４０４に伝
送される。ＤＡＣ４０４は、受け取ったオフセットデータをアナログのオフセッ
ト補償電圧に変換する。すなわち、音量設定を表すデータは、メモリ４０８内の
適切なオフセットデータにアクセスするためのアドレスとして使用され、その後
、オフセットデータはオフセット補償電圧に変換される。オフセット補償電圧は
、現行のＤＣオフセット電圧の全部または一部をキャンセルするために、抵抗器
ＲＦ１，ＲＦ２を介して、ループフィルタ４１０の差動入力に与えられる。
差動入力を再接続して、フィードバックループを閉じる。増幅器の現行の出力レ
ベル（音量制御回路４１４から受け取る出力レベルデータによって示される）に
対応するメモリ４０８内の１０ビットのオフセットデータが、ＤＡＣ４０４に伝
送される。ＤＡＣ４０４は、受け取ったオフセットデータをアナログのオフセッ
ト補償電圧に変換する。すなわち、音量設定を表すデータは、メモリ４０８内の
適切なオフセットデータにアクセスするためのアドレスとして使用され、その後
、オフセットデータはオフセット補償電圧に変換される。オフセット補償電圧は
、現行のＤＣオフセット電圧の全部または一部をキャンセルするために、抵抗器
ＲＦ１，ＲＦ２を介して、ループフィルタ４１０の差動入力に与えられる。
【００２１】
図４を参照して説明される一実施形態では、メモリ４０８は、１１個の異なる
音量設定または出力レベルに関するデジタルオフセットデータを有しており、複
数の異なる出力レベルのそれぞれに対応する１１種類のオフセット補償電圧を生
成する。しかしながら、本発明は、この実施形態に限定されない。すなわち、本
発明によれば、オフセット校正回路を有する増幅器は、例えば、単一の出力レベ
ルなど、１１よりも多い数または少ない数の出力レベルに対しても、オフセット
補償電圧を生成することができる。また、例えば、温度などの異なるまたは付加
的な種々のパラメータに対するオフセットデータが格納されていてもよい。
音量設定または出力レベルに関するデジタルオフセットデータを有しており、複
数の異なる出力レベルのそれぞれに対応する１１種類のオフセット補償電圧を生
成する。しかしながら、本発明は、この実施形態に限定されない。すなわち、本
発明によれば、オフセット校正回路を有する増幅器は、例えば、単一の出力レベ
ルなど、１１よりも多い数または少ない数の出力レベルに対しても、オフセット
補償電圧を生成することができる。また、例えば、温度などの異なるまたは付加
的な種々のパラメータに対するオフセットデータが格納されていてもよい。
【００２２】
増幅器４００のＤＣオフセット電圧を直接デジタル化するためには、アナログ
−デジタル変換回路は非常に高い分解能を有する必要がある。例えば、１０ビッ
トの精度で５０ｍＶ入力のオフセット校正範囲の場合には、５０μＶ未満の分解
能が必要である。これは、設計面において困難である。したがって、本発明の一
実施形態では、校正モードの際には、ＤＣオフセット電圧は、アナログ−デジタ
ル変換が実行される前にゲインステージによって増幅される。
−デジタル変換回路は非常に高い分解能を有する必要がある。例えば、１０ビッ
トの精度で５０ｍＶ入力のオフセット校正範囲の場合には、５０μＶ未満の分解
能が必要である。これは、設計面において困難である。したがって、本発明の一
実施形態では、校正モードの際には、ＤＣオフセット電圧は、アナログ−デジタ
ル変換が実行される前にゲインステージによって増幅される。
【００２３】
さらに別の一実施形態では、図４に示すように、回路の複雑さを緩和する目的
で、増幅器４００のフィードバックループの一部、すなわち、ループフィルタ４
１０が、校正モードの際に、ＤＣオフセット電圧を増幅させるために利用される
。図５は、３つのＲＣアクティブ積分器ステージと、非常に高いＤＣゲインと、
を含むループフィルタ４１０の一実施形態を示す。ループフィルタが上述したＤ
Ｃオフセットの校正処理中と同様に開ループとして動作し、かつ、増幅器の等価
の入力ＤＣオフセットがＶｏｓである場合には、第１の積分器の出力電圧は、次
式によって与えられる。
で、増幅器４００のフィードバックループの一部、すなわち、ループフィルタ４
１０が、校正モードの際に、ＤＣオフセット電圧を増幅させるために利用される
。図５は、３つのＲＣアクティブ積分器ステージと、非常に高いＤＣゲインと、
を含むループフィルタ４１０の一実施形態を示す。ループフィルタが上述したＤ
Ｃオフセットの校正処理中と同様に開ループとして動作し、かつ、増幅器の等価
の入力ＤＣオフセットがＶｏｓである場合には、第１の積分器の出力電圧は、次
式によって与えられる。
【００２４】
【数１】
【００２５】
第２の積分器の出力電圧は、次式によって与えられる。
【００２６】
【数２】
【００２７】
そして、第３の積分器の出力電圧は、次式によって与えられる。
【００２８】
【数３】
【００２９】
以上から、校正処理中にループフィルタによって提供される増幅は、積分時間
を長くすることによって、増大することは明らかである。この一実施形態では、
３０．７μｓの積分時間に対して約６２７３倍、すなわち、７６ｄＢのゲインが
得られる。したがって、５０μＶのオフセットに対する増幅値は３１３．７ｍＶ
であり、これは、検知およびデジタル化を容易に行うのに十分な大きさである。
を長くすることによって、増大することは明らかである。この一実施形態では、
３０．７μｓの積分時間に対して約６２７３倍、すなわち、７６ｄＢのゲインが
得られる。したがって、５０μＶのオフセットに対する増幅値は３１３．７ｍＶ
であり、これは、検知およびデジタル化を容易に行うのに十分な大きさである。
【００３０】
次に、ＤＣオフセットの校正処理の一実施形態を、図６のタイミング図を参照
して説明する。逐次近似アルゴリズムは、各ＤＣオフセット電圧すなわち複数の
出力レベル設定のそれぞれに対して、ループフィルタ４１０によって増幅された
増幅器のＤＣオフセットを最上位ビット（すなわちＢ９）から最下位ビット（す
なわちＢ０）までデジタル化するために使用される。この処理の制御信号を生成
するために、７５０ｋＨｚのクロックが使用される。各ビットに対しては、３２
個のクロック期間（約４２．７μｓを要する）が使用される。したがって、特定
のＤＣオフセット電圧をデジタル化するためには約４２７μｓ要する。
して説明する。逐次近似アルゴリズムは、各ＤＣオフセット電圧すなわち複数の
出力レベル設定のそれぞれに対して、ループフィルタ４１０によって増幅された
増幅器のＤＣオフセットを最上位ビット（すなわちＢ９）から最下位ビット（す
なわちＢ０）までデジタル化するために使用される。この処理の制御信号を生成
するために、７５０ｋＨｚのクロックが使用される。各ビットに対しては、３２
個のクロック期間（約４２．７μｓを要する）が使用される。したがって、特定
のＤＣオフセット電圧をデジタル化するためには約４２７μｓ要する。
【００３１】
図４および図６を参照する。まず、Ｂ９すなわちデジタル化されたＤＣオフセ
ットの符号ビットの評価が行われる（ｔ０〜ｔ４）。ｔ０とｔ１との間でＩＮＴ
_ＲＥＳＥＴが高レベルになることによって示されるように、ループフィルタ４
１０内の３つの積分器の出力はすべてゼロに設定される。この一実施形態では、
これには８つのクロック期間、すなわち、１０．７μｓを要する。ｔ１からｔ２
までの間（２３個のクロック期間、すなわち、３０．７μｓ）では、入力ＤＣオ
フセットが、ループフィルタ４１０の積分器ステージによって７６ｄＢのゲイン
で増幅される。これは、図６において、積分器の整定期間として示されている。
ｔ２とｔ３との間でＣＯＭＰＡＲＩＳＯＮの値が高レベルになることによって示
されるように、ｔ３では、オフセットの値が検知される。すなわち、出力された
ＤＣオフセット電圧が正である場合は、Ｂ９は１に設定される。それ以外の場合
は、Ｂ９は０に設定される。各ビット値は、ｔ３とｔ４との間でＢＩ_ＳＥＴが
高レベルになることによって設定される。図７を参照して詳細に後述するように
、Ｂ９の値は、１０ビットＤＡＣの基準電圧を選択するために使用される。
ットの符号ビットの評価が行われる（ｔ０〜ｔ４）。ｔ０とｔ１との間でＩＮＴ
_ＲＥＳＥＴが高レベルになることによって示されるように、ループフィルタ４
１０内の３つの積分器の出力はすべてゼロに設定される。この一実施形態では、
これには８つのクロック期間、すなわち、１０．７μｓを要する。ｔ１からｔ２
までの間（２３個のクロック期間、すなわち、３０．７μｓ）では、入力ＤＣオ
フセットが、ループフィルタ４１０の積分器ステージによって７６ｄＢのゲイン
で増幅される。これは、図６において、積分器の整定期間として示されている。
ｔ２とｔ３との間でＣＯＭＰＡＲＩＳＯＮの値が高レベルになることによって示
されるように、ｔ３では、オフセットの値が検知される。すなわち、出力された
ＤＣオフセット電圧が正である場合は、Ｂ９は１に設定される。それ以外の場合
は、Ｂ９は０に設定される。各ビット値は、ｔ３とｔ４との間でＢＩ_ＳＥＴが
高レベルになることによって設定される。図７を参照して詳細に後述するように
、Ｂ９の値は、１０ビットＤＡＣの基準電圧を選択するために使用される。
【００３２】
ｔ４からｔ６までの間では、次の最上位ビット、すなわち、Ｂ８の評価が行わ
れる。ｔ４とｔ６との間では、ＩＮＴ_ＲＥＳＥＴが高レベルになることによっ
て示されるように、積分器の出力が再びゼロに設定される。ｔ４とｔ５との間で
は、ＢＩ_ＰＲＥＳＥＴが高レベルになることによって示されるように、Ｂ８が
予め１に設定される。１０ビットＤＡＣ４０４を使用すると、増幅器の入力に補
償電圧Ｖｃｐを加える効果が得られる。一実施形態では、Ｂ９＝１のときＶｃｐ
＝−５０ｍＶであり、Ｂ９＝０のときＶｃｐ＝５０ｍＶである。したがって、入
力に関連する残りのＤＣオフセットは、Ｖｏｓ−Ｖｃｐである。ｔ６からｔ７ま
での間（２３個のクロック期間、すなわち、３０．７μｓ）では、入力ＤＣオフ
セットが、ループフィルタ４１０によって７６ｄＢのゲインで増幅される（積分
器の整定時間）。ｔ７とｔ８との間でＣＯＭＰＡＲＩＳＯＮが高レベルになるこ
とによって示されるように、ｔ８では、Ｂ８の値が検知される。すなわち、増幅
された出力ＤＣオフセット電圧の極性が正である場合には、Ｙは１に設定される
。負である場合には、Ｙは０に設定される。次に、ＹおよびＢ９の値を演算数と
して用いて、ＮＯＲ排他的ＯＲ演算することにより、Ｂ８の値が決定される。そ
して、ｔ８とｔ９との間でＢＩ_ＳＥＴが高レベルになることによって示される
ように、Ｂ８の値が設定される。
れる。ｔ４とｔ６との間では、ＩＮＴ_ＲＥＳＥＴが高レベルになることによっ
て示されるように、積分器の出力が再びゼロに設定される。ｔ４とｔ５との間で
は、ＢＩ_ＰＲＥＳＥＴが高レベルになることによって示されるように、Ｂ８が
予め１に設定される。１０ビットＤＡＣ４０４を使用すると、増幅器の入力に補
償電圧Ｖｃｐを加える効果が得られる。一実施形態では、Ｂ９＝１のときＶｃｐ
＝−５０ｍＶであり、Ｂ９＝０のときＶｃｐ＝５０ｍＶである。したがって、入
力に関連する残りのＤＣオフセットは、Ｖｏｓ−Ｖｃｐである。ｔ６からｔ７ま
での間（２３個のクロック期間、すなわち、３０．７μｓ）では、入力ＤＣオフ
セットが、ループフィルタ４１０によって７６ｄＢのゲインで増幅される（積分
器の整定時間）。ｔ７とｔ８との間でＣＯＭＰＡＲＩＳＯＮが高レベルになるこ
とによって示されるように、ｔ８では、Ｂ８の値が検知される。すなわち、増幅
された出力ＤＣオフセット電圧の極性が正である場合には、Ｙは１に設定される
。負である場合には、Ｙは０に設定される。次に、ＹおよびＢ９の値を演算数と
して用いて、ＮＯＲ排他的ＯＲ演算することにより、Ｂ８の値が決定される。そ
して、ｔ８とｔ９との間でＢＩ_ＳＥＴが高レベルになることによって示される
ように、Ｂ８の値が設定される。
【００３３】
後続の各ビットＢ７〜Ｂ０は、Ｂ８の設定で説明したものと同様の処理によっ
て、設定される。すなわち、先行する（複数の）ビットの設定値と、ＤＡＣ４０
４の出力によって部分的に補償されたＤＣオフセット電圧と、を用いて設定され
る。一実施形態では、校正処理の終了時において、入力に関連する残りのＤＣオ
フセットは０．１ｍＶ未満になる。
て、設定される。すなわち、先行する（複数の）ビットの設定値と、ＤＡＣ４０
４の出力によって部分的に補償されたＤＣオフセット電圧と、を用いて設定され
る。一実施形態では、校正処理の終了時において、入力に関連する残りのＤＣオ
フセットは０．１ｍＶ未満になる。
【００３４】
本発明で使用される１０ビットのデジタル−アナログ変換機（ＤＡＣ）７００
の一実施形態を、図７の概略図を参照して説明する。図４のＤＡＣ４０４を参照
して前述したように、ＤＡＣ７００は、増幅器のＤＣオフセット電圧をデジタル
化するため、および、増幅器のＤＣオフセット電圧の全部または一部をキャンセ
ルするためのオフセット補償電圧を生成するために、使用される。この実施形態
では、単調増加性を有するオフセット補償電圧を生成するために、セグメント変
換器アーキテクチャが利用される。ＤＡＣ７００は、２つの演算増幅器ＯＰ１，
ＯＰ２と、抵抗器Ｒ００〜Ｒ２８と、コンデンサＣ００と、を含んでいる。一実
施形態では、抵抗器Ｒ００，Ｒ０１，Ｒ０２はそれぞれ５ｋΩであり、抵抗器Ｒ
０３〜Ｒ２８はそれぞれ４０ｋΩであり、コンデンサＣ００は１０ｐＦである。
の一実施形態を、図７の概略図を参照して説明する。図４のＤＡＣ４０４を参照
して前述したように、ＤＡＣ７００は、増幅器のＤＣオフセット電圧をデジタル
化するため、および、増幅器のＤＣオフセット電圧の全部または一部をキャンセ
ルするためのオフセット補償電圧を生成するために、使用される。この実施形態
では、単調増加性を有するオフセット補償電圧を生成するために、セグメント変
換器アーキテクチャが利用される。ＤＡＣ７００は、２つの演算増幅器ＯＰ１，
ＯＰ２と、抵抗器Ｒ００〜Ｒ２８と、コンデンサＣ００と、を含んでいる。一実
施形態では、抵抗器Ｒ００，Ｒ０１，Ｒ０２はそれぞれ５ｋΩであり、抵抗器Ｒ
０３〜Ｒ２８はそれぞれ４０ｋΩであり、コンデンサＣ００は１０ｐＦである。
【００３５】
上述したように、ＤＡＣ７００の最上位ビット（ＭＳＢ）すなわちビットＢ９
は、ＤＡＣの基準電圧、すなわち、ＶＲＥＦＰまたはＶＲＥＦＭのいずれかを選
択するために用いられる。すなわち、Ｂ９＝１の場合は、ＤＡＣの基準電圧とし
て、正の基準電圧ＶＲＥＦＰ＝３．５Ｖが選択される。Ｂ９＝０の場合は、負の
基準電圧ＶＲＥＦＭ＝１．５Ｖが選択される。ＤＡＣのグラウンドＶＣＭが２．
５Ｖに設定される場合には、ＤＡＣ７００の最大出力は±１Ｖである。
は、ＤＡＣの基準電圧、すなわち、ＶＲＥＦＰまたはＶＲＥＦＭのいずれかを選
択するために用いられる。すなわち、Ｂ９＝１の場合は、ＤＡＣの基準電圧とし
て、正の基準電圧ＶＲＥＦＰ＝３．５Ｖが選択される。Ｂ９＝０の場合は、負の
基準電圧ＶＲＥＦＭ＝１．５Ｖが選択される。ＤＡＣのグラウンドＶＣＭが２．
５Ｖに設定される場合には、ＤＡＣ７００の最大出力は±１Ｖである。
【００３６】
ＤＡＣ７００の６つの最下位ビット（ＬＳＢｓ）すなわちビットＢ５〜Ｂ０は
、Ｒ−２Ｒの二進ラダーを構成する対応スイッチを制御し、これらのビットをア
ナログ電圧に変換するために使用される。ビットＢ８，Ｂ７，Ｂ６は、変換回路
７０２によって二進数から温度計コードに変換される。図中、変換の真理値表が
示されている。温度計コードＢ００〜Ｂ０６は、対応するスイッチを制御して、
抵抗器ネットワーク構成を完成させるために使用される。したがって、１０ビッ
トの入力データ（Ｂ９〜Ｂ０）は、基準電圧を選択して抵抗器ネットワークを構
成し、この結果、これらの入力データをアナログ電圧ＶＤＣＰ，ＶＤＣＭに変換
するために使用される。ここで、ＶＤＣＭは、ＶＤＣＰの逆である。次に、この
完全な差動オフセット補償電圧が増幅器の入力ステージにフィードバックされ、
図４に示すようにＤＣオフセット電圧がキャンセルされる。
、Ｒ−２Ｒの二進ラダーを構成する対応スイッチを制御し、これらのビットをア
ナログ電圧に変換するために使用される。ビットＢ８，Ｂ７，Ｂ６は、変換回路
７０２によって二進数から温度計コードに変換される。図中、変換の真理値表が
示されている。温度計コードＢ００〜Ｂ０６は、対応するスイッチを制御して、
抵抗器ネットワーク構成を完成させるために使用される。したがって、１０ビッ
トの入力データ（Ｂ９〜Ｂ０）は、基準電圧を選択して抵抗器ネットワークを構
成し、この結果、これらの入力データをアナログ電圧ＶＤＣＰ，ＶＤＣＭに変換
するために使用される。ここで、ＶＤＣＭは、ＶＤＣＰの逆である。次に、この
完全な差動オフセット補償電圧が増幅器の入力ステージにフィードバックされ、
図４に示すようにＤＣオフセット電圧がキャンセルされる。
【００３７】
再び図４に関して、ＤＡＣ４０４によって生成されたオフセット補償電圧は、
抵抗器ＲＦ１，ＲＦ２を介して増幅器４００の入力ステージにフィードバックさ
れる。一実施形態では、これらの抵抗器ＲＦ１，ＲＦ２は、入力抵抗器Ｒ１，Ｒ
２のそれぞれ２０倍である。ＤＡＣ４０４の出力範囲が±１Ｖである場合には、
これに対する等価の入力に関連するＤＣオフセット校正範囲は±５０ｍＶである
。校正範囲は、抵抗器の値を適切に操作することによって操作される。例えば、
ＲＦ１，ＲＦ２の値を減少させると、これに対応して校正範囲が増大する。また
、ＲＦ１：Ｒ１およびＲＦ２：Ｒ２の比に起因して、ＤＡＣ４０４を要因とする
増幅器４００のノイズも同じ値で減少される。したがって、上記の比が２０：１
である実施形態では、オフセット校正回路からのノイズは、その出力が増幅器の
入力ステージに与えられる前に、２６ｄＢ減衰する。これにより、校正回路の設
計、特にＤＡＣの設計に関して、多大な柔軟性を得ることができる。
抵抗器ＲＦ１，ＲＦ２を介して増幅器４００の入力ステージにフィードバックさ
れる。一実施形態では、これらの抵抗器ＲＦ１，ＲＦ２は、入力抵抗器Ｒ１，Ｒ
２のそれぞれ２０倍である。ＤＡＣ４０４の出力範囲が±１Ｖである場合には、
これに対する等価の入力に関連するＤＣオフセット校正範囲は±５０ｍＶである
。校正範囲は、抵抗器の値を適切に操作することによって操作される。例えば、
ＲＦ１，ＲＦ２の値を減少させると、これに対応して校正範囲が増大する。また
、ＲＦ１：Ｒ１およびＲＦ２：Ｒ２の比に起因して、ＤＡＣ４０４を要因とする
増幅器４００のノイズも同じ値で減少される。したがって、上記の比が２０：１
である実施形態では、オフセット校正回路からのノイズは、その出力が増幅器の
入力ステージに与えられる前に、２６ｄＢ減衰する。これにより、校正回路の設
計、特にＤＡＣの設計に関して、多大な柔軟性を得ることができる。
【００３８】
ここでは、いくつかの実施形態を参照して本発明の説明を行っているが、当業
者ならば理解できるように、ここで開示された実施形態の形態および詳細は、本
発明の趣旨または範囲を逸脱しない範囲内で変更することが可能である。例えば
、以上では、音声増幅器に関連して本発明の実施形態を説明した。しかしながら
、ここで説明した技術は、本発明の範囲を逸脱することなく各種様々な増幅器構
成にも適用することが可能である。したがって、本発明の範囲は、添付した特許
請求の範囲を基準にして決定される。
者ならば理解できるように、ここで開示された実施形態の形態および詳細は、本
発明の趣旨または範囲を逸脱しない範囲内で変更することが可能である。例えば
、以上では、音声増幅器に関連して本発明の実施形態を説明した。しかしながら
、ここで説明した技術は、本発明の範囲を逸脱することなく各種様々な増幅器構
成にも適用することが可能である。したがって、本発明の範囲は、添付した特許
請求の範囲を基準にして決定される。
【図１】
ＤＣオフセットの問題を示すためのデジタルスイッチング増幅器の概略図であ
る。
る。
【図２】
ＤＣオフセットの問題を解決するための従来の方法を示す概略図である。
【図３】
ＤＣオフセットの問題を解決するための従来の別の方法を示す概略図である。
【図４】
本発明のＤＣオフセット校正技術が組み込まれたデジタルスイッチング増幅器
の概略図である。
の概略図である。
【図５】
図４のデジタルスイッチング増幅器において使用するためのループフィルタを
詳細に示す図である。
詳細に示す図である。
【図６】
図４のデジタルスイッチング増幅器を動作させるタイミング＆制御信号を、本
発明の一実施形態に従って示すタイミング図である。
発明の一実施形態に従って示すタイミング図である。
【図７】
図４のデジタルスイッチング増幅器において使用するための１０ビットＤＡＣ
を詳細に示す図である。
を詳細に示す図である。
【手続補正書】
【提出日】平成１４年２月１５日（２００２．２．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ
Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ
，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，
ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ
Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ
，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，
ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ
Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ
，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，
ＺＡ，ＺＷ
(72)発明者 デラノ・ケーリー
アメリカ合衆国 カリフォルニア州95131
サン・ホセ，フェアウェイ・グリーン・
サークル，1531
Ｆターム(参考） 5J091 AA02 AA24 AA66 CA13 CA55
FA10 HA10 HA19 HA25 HA29
HA33 HA38 KA01 KA12 KA17
KA31 KA33 KA34 KA41 KA62
MA11 MA22 SA05 TA01 TA06
Claims (13)
- 【請求項１】 デジタルスイッチング増幅器において使用するためのオフセ
ット電圧校正回路であって、 前記デジタルスイッチング増幅器に関連する少なくとも１つのＤＣオフセット
電圧をデジタルオフセットデータに変換するためのアナログ−デジタル変換器と
、 前記デジタルオフセットデータを格納するためのメモリと、 前記アナログ−デジタル変換器を制御するための制御回路と、 前記メモリに結合されたデジタル−アナログ変換器であって、前記デジタルオ
フセットデータを受け取り、前記デジタルスイッチング増幅器の入力ポートに与
えるためのオフセット補償電圧を生成することによって、前記少なくとも１つの
ＤＣオフセット電圧の少なくとも一部をキャンセルするための前記デジタル−ア
ナログ変換器と、 を備えるオフセット電圧校正回路。 - 【請求項２】 請求項１記載のオフセット電圧校正回路であって、 前記デジタルスイッチング増幅器は、周波数選択ネットワークと比較器とを備
え、 前記アナログ−デジタル変換器は、前記周波数選択ネットワークと前記比較器
と前記デジタル−アナログ変換器とを利用し、さらに、逐次近似レジスタを備え
ることによって、前記デジタルオフセットデータを生成する、オフセット電圧校
正回路。 - 【請求項３】 請求項２記載のオフセット電圧校正回路であって、 前記デジタルスイッチング増幅器は、前記制御回路によって制御される少なく
とも１つのスイッチであって、前記デジタルオフセットデータの生成のために前
記アナログ−デジタル変換器を構成する前記少なくとも１つのスイッチを備える
、オフセット電圧校正回路。 - 【請求項４】 請求項２記載のオフセット電圧校正回路であって、 前記アナログ−デジタル変換器は、逐次近似タイプのアナログ−デジタル変換
器である、オフセット電圧校正回路。 - 【請求項５】 請求項１記載のオフセット電圧校正回路であって、 前記デジタルオフセットデータは、前記デジタルスイッチング増幅器に関連す
る複数のＤＣオフセット電圧のそれぞれに対して生成され、 前記複数のＤＣオフセット電圧のそれぞれは、前記デジタルスイッチング増幅
器の複数の出力レベルのうちの１つに対応しており、 前記メモリは、前記複数の出力レベルのうちの１つを表す出力レベルデータに
応じて、前記デジタルオフセットデータの一部を、前記デジタル−アナログ変換
器に伝送するように構成されている、オフセット電圧校正回路。 - 【請求項６】 請求項５記載のオフセット電圧校正回路であって、 前記デジタルスイッチング増幅器は、前記デジタルスイッチング増幅器を制御
して前記複数の出力レベルのそれぞれを生成させるための出力レベル制御回路を
備え、 前記メモリは、前記少なくとも１つのＤＣオフセット電圧が減少される動作モ
ードにおいて、前記出力レベル制御回路から前記出力レベルデータを受け取るよ
うに構成されており、 前記制御回路は、前記デジタルオフセットデータが生成される校正モードにお
いて、前記出力レベル制御回路を制御するように構成されている、オフセット電
圧校正回路。 - 【請求項７】 請求項５記載のオフセット電圧校正回路であって、 前記デジタル−アナログ変換器は、少なくとも１０ビットの分解能を有してお
り、 前記メモリは、複数のＤＣオフセット電圧のそれぞれに対応する前記デジタル
オフセットデータのために、少なくとも１０ビットの空間を有する、オフセット
電圧校正回路。 - 【請求項８】 出力レベル制御回路を有するデジタルスイッチング増幅器に
おいて使用するためのオフセット電圧校正回路であって、 前記デジタルスイッチング増幅器に関連する複数のＤＣオフセット電圧のそれ
ぞれをデジタルオフセットデータに変換するためのアナログ−デジタル変換器で
あって、前記複数のＤＣオフセット電圧のそれぞれは、前記出力レベル制御回路
によって制御される前記デジタルスイッチング増幅器の特定の出力レベルに対応
する、前記アナログ−デジタル変換器と、 前記デジタルオフセットデータを格納するためのメモリであって、前記出力レ
ベル制御回路から出力レベルデータを受け取るように構成された前記メモリと、 前記アナログ−デジタル変換器および前記メモリを制御することによって、前
記デジタルオフセットデータの格納に影響を及ぼすための制御回路と、 前記メモリに結合されたデジタル−アナログ変換器と、 を備え、 前記メモリは、前記出力レベルデータに応じて、前記デジタルオフセットデー
タの一部を前記デジタル−アナログ変換器に伝送し、 前記デジタル−アナログ変換器は、前記デジタルオフセットデータの前記一部
に応じて、前記デジタルスイッチング増幅器の入力ポートに与えるためのオフセ
ット補償電圧を生成することによって、前記ＤＣオフセット電圧の少なくとも一
部をキャンセルする、オフセット電圧校正回路。 - 【請求項９】 デジタルスイッチング増幅器であって、 出力レベル制御回路と、 フィードバックループ内の周波数選択ネットワークと、 前記フィードバックループ内の比較器と、 複数のＤＣオフセット電圧のそれぞれをデジタルオフセットデータに変換する
ためのアナログ−デジタル変換器であって、前記複数のＤＣオフセット電圧のそ
れぞれは、前記出力レベル制御回路によって制御される前記デジタルスイッチン
グ増幅器の特定の出力レベルに対応しており、前記アナログ−デジタル変換器は
逐次近似レジスタを備える、前記アナログ−デジタル変換器と、 前記デジタルオフセットデータを格納するためのメモリであって、前記出力レ
ベル制御回路から出力レベルデータを受け取るように構成された前記メモリと、 前記アナログ−デジタル変換器および前記メモリを制御することによって、前
記デジタルオフセットデータの格納に影響を及ぼすための制御回路と、 前記メモリに結合されたデジタル−アナログ変換器と、 を備え、 前記メモリは、前記出力レベルデータに応じて、前記デジタルデータの一部を
前記デジタル−アナログ変換器に伝送し、 前記デジタル−アナログ変換器は、前記デジタルデータの前記一部に応じて、
前記デジタルスイッチング増幅器の入力ポートに与えるためのオフセット補償電
圧を生成することによって、前記ＤＣオフセット電圧を減少させ、 前記アナログ−デジタル変換器は、前記周波数選択ネットワークと前記比較器
と前記デジタル−アナログ変換器と前記逐次近似レジスタとを利用して、前記デ
ジタルオフセットデータを生成する、デジタルスイッチング増幅器。 - 【請求項１０】 デジタルスイッチング増幅器に関連するＤＣオフセット電
圧を減少させるための方法であって、 前記ＤＣオフセット電圧をデジタルオフセットデータに変換する工程と、 前記デジタルオフセットデータをメモリに格納する工程と、 前記デジタルスイッチング増幅器の通常動作中に、前記デジタルオフセットデ
ータをオフセット補償電圧に変換する工程と、 前記デジタルスイッチング増幅器の入力ポートに前記オフセット補償電圧を与
えることによって、前記ＤＣオフセット電圧の少なくとも一部をキャンセルする
工程と、 を備える方法。 - 【請求項１１】 デジタルスイッチング増幅器に関連するＤＣオフセット電
圧を減少させるための方法であって、 校正モードにおいて、 前記デジタルスイッチング増幅器の複数の出力レベルのそれぞれに対して、
対応するＤＣオフセット電圧を対応するデジタルオフセットデータに変換する工
程と、 各出力レベルに対応する前記デジタルオフセットデータをメモリに格納する
工程と、 を備え、 動作モードにおいて、 前記デジタルスイッチング増幅器の対応する出力レベルを示す出力レベルデ
ータに応じて、前記メモリから前記デジタルオフセットデータの一部を選択する
工程と、 前記デジタルオフセットデータの前記一部をオフセット補償電圧に変換する
工程と、 前記オフセット補償電圧を前記デジタルスイッチング増幅器の入力ポートに
与えることによって、前記対応する出力レベルに対応する前記ＤＣオフセット電
圧の少なくとも一部をキャンセルする工程と、 を備える方法。 - 【請求項１２】 請求項１１記載の方法であって、 前記複数のＤＣオフセット電圧のそれぞれは、逐次近似アルゴリズムを用いて
デジタルデータに変換される、方法。 - 【請求項１３】 請求項１２記載の方法であって、 各ＤＣオフセット電圧は１０ビットの分解能でデジタル化され、各ＤＣオフセ
ット電圧に対して１０ビットがそれぞれ個々に生成される、方法。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14641699P | 1999-07-29 | 1999-07-29 | |
| US60/146,416 | 1999-07-29 | ||
| US09/624,503 US6316992B1 (en) | 1999-07-29 | 2000-07-24 | DC offset calibration for a digital switching amplifier |
| US09/624,503 | 2000-07-24 | ||
| PCT/US2000/020197 WO2001010012A1 (en) | 1999-07-29 | 2000-07-25 | Dc offset calibration for a digital switching amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003506940A true JP2003506940A (ja) | 2003-02-18 |
Family
ID=26843874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2001514530A Pending JP2003506940A (ja) | 1999-07-29 | 2000-07-25 | デジタルスイッチング増幅器のためのｄｃオフセット校正 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6316992B1 (ja) |
| EP (1) | EP1201023A4 (ja) |
| JP (1) | JP2003506940A (ja) |
| KR (1) | KR20020085867A (ja) |
| CN (1) | CN1376329A (ja) |
| AU (1) | AU6236400A (ja) |
| CA (1) | CA2380772A1 (ja) |
| TW (1) | TW563292B (ja) |
| WO (1) | WO2001010012A1 (ja) |
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| WO2001010012A1 (en) | 2001-02-08 |
| CA2380772A1 (en) | 2001-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070724 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100126 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100706 |