KR20020085867A - 디지털 스위칭 증폭기를 위한 ｄｃ 오프셋 캘리브레이션 - Google Patents

디지털 스위칭 증폭기를 위한 ｄｃ 오프셋 캘리브레이션 Download PDF

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KR20020085867A
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Abstract

본 발명은 디지털 스위칭 증폭기(400)와 함께 이용하기 위한 오프셋 전압 캘리브레이션 회로에 관한 것이다. 캘리브레이션 회로는 디지털 스위칭 증폭기(400)와 연관된 적어도 하나의 DC 오프셋 전압을 디지털 오프셋 데이터로 변환하기 위한 아날로그-디지털 컨버터(406)를 포함한다. 메모리(408)는 디지털 오프셋 데이터를 저장한다. 제어 회로(402)는 아날로그-디지털 컨버터(406)를 제어한다. 메모리 (408)에 결합되는 디지털-아날로그 컨버터(404)는 디지털 오프셋 데이터를 수신하여 디지털 스위칭 증폭기의 입력 포트에 인가하기 위한 오프셋 보상 전압을 생성함으로써, 적어도 하나의 DC 오프셋 전압의 적어도 일부를 제거한다.

Description

디지털 스위칭 증폭기를 위한 ＤＣ 오프셋 캘리브레이션{DC OFFSET CALIBRATION FOR A DIGITAL SWITCHING AMPLIFIER}
도 1은 본 발명에 의해 언급되는 DC 오프셋 전압 문제를 설명하는데 이용될 디지털 스위칭 증폭기(100)의 단순화된 개략도이다. 설명의 목적상, 증폭기(100)는 오디오 주파수 범위(즉, 10Hz 내지 20kHz)에서 동작하는 것으로 간주한다. 그러나, 본 명세서에서 설명하는 문제 및 해결 방법은 매우 다양한 증폭기의 구성 및 동작 주파수의 범위에 적용할 수 있다는 것은 자명하다.
증폭기(100)에 의해 입력되는 오디오 신호는 루프 필터(102), 비교기(104), 브레이크 비포 메이크(break-before-make) 발생기(106), 전력 스테이지 드라이버 (108), 및 전력 스테이지(110)를 포함하는 노이즈-정형 오버샘플링 피드백 루프에 의해 1 비트 신호로 변환된다. 이러한 예의 목적상, 루프 필터(102)는 다르게 구성되는 복수의 연산 증폭기를 이용하여 구현된다. 1 비트 신호는 전력 스테이지 (110)를 구동하고, 전력 스테이지(110)는 스피커(116)가 구동되는 오디오 신호를복원하는, 인덕터(112)와 커패시터(114)로 구성되는 저대역 통과 필터를 구동한다.
증폭기(100)에 내재하는 어떠한 DC 오프셋도 전력 스테이지(110)의 이득에 의해 증폭되어 스피커(116)를 통해 나타난다. 이것은 두가지 문제를 야기한다. 첫째, 통상의 스피커의 비교적 낮은 임피던스(예를 들면, 4Ω) 양단의 DC 오프셋 전압이 스피커를 통한 DC 전류를 야기하고, 이것은 스피커에 충격을 유발할 수 있다. 둘째, 그러한 DC 오프셋 전압은, 전원 전압을 스피커와 증폭기 모두에 충격을 줄 수 있는 레벨까지 밀어올리는 전원 펌핑(pumping) 문제를 잠재적으로 가지고 있다.
도 1의 증폭기(100)와 같이 구성된 증폭기에서의 DC 오프셋은 2가지 주요 원인, 즉 루프 필터(102)의 연산 증폭기의 오프셋과 저항기 미스매칭(mismatch)에 의해 발생한다. 연산 증폭기에서의 오프셋은 쵸퍼 안정화 기술(chopper stabilization technique) 또는 상관 이중 샘플링 기술(correlated double sampling technique)과 같은 기술을 이용하여 제거할 수 있다. 그러나, 이들 기술은 저항기 미스매칭으로 인한 오프셋에 대해서는 언급하지 않는다. 저항기에 대한 레이저 트리밍(laser trimming)을 통해 이러한 미스매칭을 제거할 수도 있으나, 이러한 접근법은 특별한 처리 기술이 필요하고 그 비용이 너무 비싸다.
증폭기(100)의 DC 오프셋 전압을 감소시키기 위한 하나의 접근법을 도 2의 개략도를 참조하여 설명한다. 이러한 기술은, 디지털 스위칭 증폭기에서 다른 모든 오프셋 전압 소스들이 단일 입력 DC 오프셋 전압에 의해 모델링되어 여러 가지 각 소스들의 오프셋 영향을 효율적으로 제거한다는 사실을 이용한다. 도 2에 도시된 기술에 따르면, 전위차계(202)는 증폭기의 출력 오프셋 전압을 제거하는 DC 전압을 생성하도록 증폭기(100)와 함께 이용된다. 추가적으로, 디커플링 (decoupling) 커패시터(204)는 이 노드에서 고주파 노이즈를 디커플링하는데 이용된다.
즉, 증폭기(100)가 집적 회로인 경우, 집적 회로 증폭기의 외부에 존재하는 구성요소(202, 204)가 필요하다. 뿐만 아니라, 출력 전력 레벨 변동으로 인한 DC 오프셋 전압의 임의의 변동, 온도 변화 및 다른 환경적 조건들로 인해 전위차계(202)의 재조정이 필요하다. 이것은 증폭기가 채용되는 대부분의 경우에 바람직하지 못하다.
DC 오프셋 전압 문제를 다루는 다른 접근법은 도 3의 개략도에 의해 도시되어 있다. 이러한 접근법에 따르면, 능동 적분기 회로(302)는 증폭기(100)의 출력으로부터 입력으로의 피드백 경로를 제공한다. 임의의 DC 오프셋 전압을 적분기(302)에 의해 적분하여, 증폭기의 입력 스테이지로 피드백함으로써 입력과 관련된 DC 오프셋을 제거하는 DC 전압을 생성한다. 이러한 접근법이 상대적으로 간단하고 효과적이지만, 그 실제 구현에는 중요한 장애가 존재한다. 첫째, 이러한 기술은 적분기(302)의 기본 구성요소인 연산 증폭기(304)로부터의 오프셋 영향을 전혀 제거하지 못한다. 그러므로, 연산 증폭기(304)와 관련된 임의의 DC 오프셋은 결국 증폭기(100)의 출력에서 나타난다.
둘째, 특정 구현에 있어서, 적분기(302)를 구현하는데 이용되는 구성요소가 상당히 클 필요가 있다. 예를 들면, 오디오 어플리케이션에서, 적분기(302)를 통한 피드백 경로에 대한 전달 함수는 오디오 신호에 대한 커다란한 영향을 피하기 위해 매우 낮은 코너 주파수, 즉 10Hz 이하의 주파수이어야 한다. 그러한 낮은 코너 주파수는 증폭기(100)와 통합되는 매우 큰 저항기와 커패시터 값을 필요로 하고, 이것은 거의 불가능하다. 그러므로, 상술한 바와 같이 바람직하지 못한 해결책인 외부 회로가 통상 이용되는 것이 요구된다.
그러므로, 디지털 스위칭 증폭기에서 DC 오프셋 전압을 다루는 더 효과적인 기술이 개발되는 것이 바람직하다.
본 발명은 디지털 스위칭 증폭기의 동작에 관한 것이다. 특히, 본 발명은 DC 오프셋 전압을 감소시키도록 디지털 스위칭 증폭기를 캘리브레이션하기 위한 방법 및 장치를 제공한다.
도 1은 DC 오프셋 문제를 설명하기 위한 디지털 스위칭 증폭기의 단순화된 개략도이다.
도 2는 DC 오프셋 문제에 대한 종래 해결 방법의 단순화된 개략도이다.
도 3은 DC 오프셋 문제에 대한 종래 다른 해결 방법의 단순화된 개략도이다.
도 4는 본 발명의 DC 오프셋 캘리브레이션 기술을 이용한 디지털 스위칭 증폭기의 단순화된 개략도이다.
도 5는 도 4의 디지털 스위칭 증폭기와 함께 이용되는 루프 필터의 보다 상세한 개략도이다.
도 6은 본 발명의 특정 실시예에 따른 도 4의 디지털 스위칭 증폭기를 동작시키기 위한 타이밍 및 제어 신호의 타이밍 도이다.
도 7은 도 4의 디지털 스위칭 증폭기와 함께 이용되는 10-비트 DAC의 보다 상세한 개략도이다.
본 발명에 따르면, 증폭기의 출력 전력 레벨을 참조하여 DC 전압을 생성하고 증폭기의 입력에 DC 전압을 도입함으로써 적어도 일부의 증폭기 DC 오프셋 전압을 제거하는 디지털 스위칭 증폭기를 위한 DC 오프셋 전압 캘리브레이션 기술이 제공된다. 캘리브레이션 모드에서, 증폭기의 DC 오프셋 전압은 디지털화되고, 다수의 다른 출력 전원 레벨에 대한 오프셋 데이터가 저장된다. 동작시, 증폭기의 출력 전력 레벨에 관한 정보가, 나타난 출력 전력 레벨에 대한 저장된 정보를 검색하는데 이용되고, 디지털-아날로그 컨버터가 적절한 전압을 생성하여 증폭기의 입력에 도입시킨다.
본 발명의 특정 실시예에 따르면, 디지털 스위칭 증폭기의 일부가 증폭기의 오프셋 전압을 증폭하는데 이용된다. 즉, 그러한 증폭기에 대한 DC 오프셋 전압의 범위는 통상 아주 작고(예를 들면, 50㎷), 오프셋 전압을 디지털화하는데 필요한 분해능(resolution)은 매우 높으므로(예를 들면, 50㎶ 이하), 캘리브레이션 처리동안에 증폭기의 루프 필터에 의해 DC 오프셋 전압을 증폭하여 필요한 분해능을 달성한다.
그러므로, 본 발명은 디지털 스위칭 증폭기와 함께 이용되는 오프셋 전압 캘리브레이션 회로를 제공한다. 캘리브레이션 회로는 디지털 스위칭 증폭기와 연관된 적어도 하나의 DC 오프셋 전압을 디지털 오프셋 데이터로 변환하기 위한 아날로그-디지털 컨버터를 포함한다. 메모리는 디지털 오프셋 데이터를 저장한다. 제어 회로는 아날로그-디지털 컨버터를 제어한다. 메모리에 결합되는 디지털-아날로그 컨버터는 디지털 오프셋 데이터를 수신하여 디지털 스위칭 증폭기의 입력 포트에 인가하기 위한 오프셋 보상 전압을 생성함으로써, 적어도 하나의 DC 오프셋 전압의 적어도 일부를 제거한다.
본 발명의 다른 실시예에 따르면, 디지털 스위칭 증폭기와 함께 이용되는 오프셋 전압 캘리브레이션 회로가 제공된다. 디지털 스위칭 증폭기는 출력 레벨 제어 회로를 포함한다. 아날로그-디지털 컨버터는 디지털 스위칭 증폭기와 연관된 복수의 DC 오프셋 전압의 각각을 디지털 오프셋 데이터로 변환한다. 각 DC 오프셋 전압은 출력 레벨 제어 회로에 의해 제어되는 디지털 스위칭 증폭기의 특정 출력 레벨에 대응한다. 출력 레벨 제어 회로로부터 출력 레벨 데이터를 수신하도록 구성된 메모리는 디지털 오프셋 데이터를 저장한다. 제어 회로는 디지털 오프셋 데이터의 저장을 수행하도록 아날로그-디지털 컨버터와 메모리를 제어한다. 디지털-아날로그 컨버터는 메모리에 결합된다. 동작시, 메모리는 출력 레벨 데이터에 응답하여 디지털 오프셋 데이터의 일부를 디지털-아날로그 컨버터에 전송한다. 디지털-아날로그 컨버터는 디지털 오프셋 데이터의 일부에 응답하여 디지털 스위칭 증폭기의 입력 포트에 인가하기 위한 오프셋 보상 전압을 생성함으로써, DC 오프셋 전압의 적어도 일부를 제거한다.
본 발명은 또한 디지털 스위칭 증폭기와 연관된 DC 오프셋 전압을 감소시키기 위한 방법을 제공한다. DC 오프셋 전압은 메모리에 저장되는 디지털 오프셋 데이터로 변환된다. 디지털 스위칭 증폭기의 정상 동작 동안에는, 디지털 오프셋 데이터는 오프셋 보상 전압으로 변환된 후 디지털 스위칭 증폭기의 입력 포트에 인가됨으로써 DC 오프셋 전압의 적어도 일부를 제거한다.
본 발명의 다른 실시예에 따르면, 본 발명은 또한 캘리브레이션 모드 및 동작 모드에서 동작하는 디지털 스위칭 증폭기와 연관된 DC 오프셋 전압을 감소시키기 위한 방법을 제공한다. 캘리브레이션 모드에서, 디지털 스위칭 증폭기의 복수의 출력 레벨 각각에 대해, 대응하는 DC 오프셋 전압이 대응하는 디지털 오프셋 데이터로 변환되어 각 출력 레벨에 대해 메모리에 저장된다. 동작 모드에서, 디지털 스위칭 증폭기의 대응하는 출력 레벨을 나타내는 출력 레벨 데이터에 응답하여 디지털 오프셋 데이터의 일부가 메모리로부터 선택된다. 디지털 오프셋 데이터의 일부는 오프셋 보상 전압으로 변환된다. 다음에, 오프셋 보상 전압은 디지털 스위칭 증폭기의 입력 포트에 인가되어, 대응하는 출력 레벨에 대응하는 DC 오프셋 전압의 적어도 일부를 제거한다.
본 발명의 본질 및 장점은 상세한 설명과 도면의 나머지 부분을 참조하여 더 잘 이해될 것이다.
도 4는 본 발명의 특정 실시예에 따라 설계된 오프셋 캘리브레이션 회로(offset calibration circuit)를 구비한 디지털 스위칭 증폭기(400)의 단순화된 개략도이다. 오프셋 캘리브레이션 회로는 타이밍 및 제어 블록(402), 10-비트 단조 디지털-아날로그 컨버터(DAC, 404), 연속 근사 레지스터(SAR, Successive Approximation Register, 406), 11×10-비트 메모리(408)를 포함한다. 3개의 스위치 S1, S2, S3이 증폭기의 입력 신호 및 피드백 경로에 포함된다. 각 시간증폭기(400)는 증폭기의 DC 오프셋이 캘리브레이션되는 슬립(sleep) 모드로부터 전원이 공급되거나 작동된다. 즉, 오프셋 데이터는 복수의 출력 레벨 각각에 대해 생성되어 저장된다.
캘리브레이션 처리 동안에, 스위치 S1, S2, S3이 각 노드를 접지시켜 증폭기의 차동 입력을 분리시키고 증폭기의 피드백 루프를 개방시킨다. 루프 필터(410) 및 비교기(412)와 함께, DAC(404) 및 SAR(406)은, 복수의 출력 레벨에서의 증폭기의 개방 루프 DC 오프셋 전압을 메모리(408)에 저장하기 위한 10-비트 오프셋 데이터로 변환하는데 이용되는 10-비트 연속 근사형 아날로그-디지털 컨버터(ADC)를 형성한다. 이들 오프셋 데이터가 생성되는 처리는 이하에 더 상세하게 설명한다.
증폭기(400)의 정상 동작시, 스위치 S1, S2, S3은 증폭기의 차동 입력에 재접속되어, 피드백 루프를 폐쇄시킨다. 증폭기의 현재 출력 레벨(볼륨 제어 회로 (414)로부터 수신된 출력 레벨 데이터에 의해 표시됨)에 대응하는 메모리(48)내의 10-비트 오프셋 데이터는 수신된 오프셋 데이터를 아날로그 오프셋 보상 전압으로 변환하는 DAC(404)에 송신된다. 즉, 볼륨 설정을 나타내는 데이터는 오프셋 보상 전압으로 변환되는 메모리(408)내의 적절한 오프셋 데이터를 액세스하는 어드레스로서 이용된다. 다음에, 오프셋 보상 전압은 저항기(RF1, RF2)를 통해 루프 필터 (410)의 차동 입력에 인가되어, 현재 DC 오프셋 전압의 일부 또는 전부를 제거한다.
도 4를 참조하여 여기에 설명되는 특정 실시예에 따르면, 메모리(408)는 11개의 다른 볼륨 설정 또는 출력 레벨에 대한 디지털 오프셋 데이터를 가지고 있고,따라서 다른 출력 레벨에 대응하는 11개의 다른 오프셋 보상 전압을 생성한다. 그러나, 당업자라면 잘 알고 있는 바와 같이, 본 발명이 이러한 실시예로 한정되는 것은 아니다. 즉, 본 발명에 따르면, 가령 하나의 출력 레벨을 포함하는 더 많거나 더 적은 출력 레벨에 대한 오프셋 보상 전압을 생성하는 오프셋 캘리브레이션 회로를 구비한 증폭기를 생각할 수 있다. 뿐만 아니라, 오프셋 데이터는 예를 들면 온도와 같은 여러 가지 다르거나 추가적인 파라미터에 대해 저장될 수도 있다.
증폭기(400)의 DC 오프셋 전압을 직접 디지털화하기 위해서는 매우 높은 분해능을 갖는 아날로그-디지털 변환 회로가 필요하다. 예를 들어, 10-비트 정확성 및 50㎷ 입력 오프셋 캘리브레이션 범위에 대해, 50㎶ 이하의 분해능이 요구된다. 이것은 어려운 설계 문제를 유발시킨다. 그러므로, 본 발명의 특정 실시예에 따르면, 캘리브레이션 모드에서, DC 오프셋 전압은 아날로그-디지털 변환이 발생하기 이전에 이득 스테이지에 의해 증폭된다.
추가적인 실시예에 따르면, 도 4에 도시된 바와 같이, 회로의 복잡성을 감소시키기 위해, 증폭기(400)의 피드백 루프의 일부, 즉 루프 필터(410)가 DC 오프셋 전압의 증폭을 위해 캘리브레이션 모드에 채용된다. 도 5는 3개의 RC 능동형 적분기 스테이지를 포함하고 매우 높은 DC 이득을 갖는 루프 필터(410)의 특정 실시예를 도시하고 있다. 루프 필터가 상술한 바와 같이 DC 오프셋 캘리브레이션 절차 동안에 개방 루프로서 동작하고 있고, 증폭기의 등가 입력 DC 오프셋을 Vos로 지정한 경우, 제1 적분기의 출력에서의 전압은 수학식 1과 같이 주어진다.
제2 적분기의 출력에서의 전압은 수학식 2와 같이 주어진다.
제3 적분기의 출력에서의 전압은 수학식 3과 같이 주어진다.
상기한 바로부터, 캘리브레이션 처리 동안에 루프 필터에 의해 제공되는 증폭은 적분 시간을 증가시킴으로써 증가될 수 있다는 것을 알 수 있다. 본 명세서에 설명된 특정 실시예에 따르면, 30.7㎲의 적분 시간에 대해 대략 6273 또는 76dB의 이득이 얻어진다. 그러므로, 50㎶ 오프셋에 대해, 증폭된 값은 용이한 검출 및 디지털화하기에 충분하게 큰 313.7㎷가 될 것이다.
DC 오프셋 캘리브레이션 처리의 특정 실시예를 도 6의 타이밍 도를 참조하여 설명한다. 각 DC 오프셋 전압에 대해, 즉 복수의 출력 레벨 설정 각각에 대해, 연속 근사 알고리즘을 이용하여 루프 필터(410)에 의해 증폭된 증폭기의 DC 오프셋을, 최상위 비트, 즉 B9에서 시작하여 및 최하위 비트, 즉 B0으로 끝나도록 디지털화한다. 처리를 위한 제어 신호를 생성하는데 750㎑ 클럭이 이용된다. 각 비트에 대해, 42.7㎲마다 발생되는 32 클럭 주기가 이용된다. 그러므로, 특정 DC 오프셋전압을 디지털화하는데 대략 427㎲가 필요하다.
도 4 및 도 6을 참조하면, B9, 즉 디지털화된 DC 오프셋의 부호 비트가 우선 구해진다(t0-t4). 시간 t0 및 t1 사이에서는, 루프 필터(410) 내의 모두 3개의 적분기의 출력은 하이(high)로 진행하는 INT_RESET로 표시된 바와 같이 제로로 설정된다. 본 명세서에 설명된 특정 실시예에 따르면, 이것은 8개의 클럭 주기 또는 10.7㎲가 필요하다. t1 내지 t2(23 클럭 주기 또는 30.7㎲)에서, 입력 DC 오프셋은 루프 필터(410)의 적분기 스테이지에 의해 76dB의 이득으로 증폭된다. 이것은 적분기 설정 기간으로서 도 6에 표시되어 있다. 오프셋 값은 t2와 t3 사이에서 하이로 진행하는 COMPARISON로 나타낸 바와 같이 t3에서 검출된다. 즉, 출력 DC 오프셋 전압이 양이면, B9는 1로 설정된다. 반대이면, B9는 0으로 설정된다. 각 비트값은 t3과 t4 사이에 도시된 하이로 진행하는 BI-SET에 의해 설정된다. B9 값은 도 7을 참조하여 이하에 설명되는 10-비트 DAC에 대한 전압 기준을 선정하는데 이용된다.
다음 최상위 비트 B8은 t4 내지 t9에서 구해진다. t4 및 t6 사이에서, 적분기의 출력은 하이로 진행하는 INT_RESET로 표시되는 바와 같이 제로로 다시 설정된다. t4와 t5 사이에서, B8은 하이로 진행하는 BI_PRESET에 의해 표시되는 바와 같이 1로 미리 설정된다. 10-비트 DAC(404)에 있어서, 이것은 보상 전압 Vcp를 증폭기 입력에 부가하는 효과를 가지고 있다. 특정 실시예에 따르면, B9=1이면, Vcp=-50㎷이고, B9=0이면 Vcp=50㎷이다. 그러므로, 나머지 입력 관련된 DC 오프셋은 Vos-Vcp이다. t6 내지 t7(23 클럭 주기 또는 30.7㎲)에서, 입력 DC 오프셋은 루프필터(410)에 의해 76dB의 이득으로 증폭된다(적분기 안정화 시간). B8의 값은 t7 내지 t8에서 하이로 진행하는 COMPARISON로 표시되는 바와 같이 t8에서 검출된다. 즉, 증폭된 출력 DC 오프셋 전압의 극성이 양이면, Y는 1로 설정된다. 음이면, Y는 0으로 설정된다. 다음에, B8 값은 피연산자로서 Y 및 B9에 대한 부정논리합-배타적 논리합 연산을 이용하여 결정된다. 다음에, B8 값은 t8 및 t9 사이에서 하이로 진행하는 BI_SET로 표시되는 바와 같이 설정된다.
각 연속 비트 B7-B0은 이전 비트(들) 셋트 및 DAC(404)의 출력에 의해 부분적으로 보상되는 DC 오프셋 전압으로 B8을 설정하기 위해 설명된 처리와 동일한 방식으로 설정된다. 특정 실시예에 따르면, 캘리브레이션 처리의 최종 단계에서는 나머지 입력 관련된 DC 오프셋은 0.1㎷ 이하가 될 것이다.
본 발명과 함께 이용되기 위한 10-비트 디지털-아날로그 컨버터(DAC, 700)의 특정 실시예를 도 7의 개략도를 참조하여 설명한다. 도 4의 DAC(404)를 참조하여 상술한 바와 같이, DAC(700)는 증폭기의 DC 오프셋 전압의 모두 또는 일부를 제거하는 오프셋 보상 전압을 생성할 뿐만 아니라 증폭기의 DC 오프셋 전압의 디지털화에도 이용된다. 본 실시예에서, 단조 오프셋 보상 전압을 생성하기 위해, 세그먼트형 컨버터 구조가 이용된다. DAC(700)는 2개의 연산 증폭기(OP1, OP2), 저항기 R00 내지 R28, 및 커패시터 C00을 포함한다. 특정 실시예에 따르면, 저항기 R00, R01 및 R02는 각각 5㏀이고, 저항기 R03-R28은 각각 40㏀이며, 커패시터 C00은 10㎊이다.
상술한 바와 같이, DAC(700)의 최상위 비트(MSB), 즉 비트 B9는 DAC의 기준전압, 즉 VREFP 또는 VREFM을 선택하는데 이용된다. 즉, B9=1인 경우, 양의 기준 전압 VREFP=3.5V가 DAC의 기준 전압으로서 선택된다. B9=0인 경우, 음의 기준 전압 VREFM=1.5V가 선택된다. DAC의 그라운드 VCM이 2.5V로 설정되므로, DAC(700)의 전체 스케일 출력은 ±1V이다.
DAC(700)의 6개의 최하위 비트(LSB), 즉 비트 B5-B0은 R-2R 이진 스케일링된 래더(binary scaled ladder)를 구성하여 이들 비트를 아날로그 전압으로 변환하는 대응 스위치를 제어하는데 이용된다. 비트 B8, B7, 및 B6은 변환 회로(702)에 의해 이진수에서 온도계 코드로 변환된다. 변환 진리표가 도면에 도시되어 있다. 온도계 코드 B00-B06은 저항기 네트워크 구성을 완료하는 대응 스위치를 제어하는데 이용된다. 그러므로, 입력 데이터 B9-B0의 10 비트들은 기준 전압을 선택하고 저항기 네트워크를 구성하여 이들 입력 데이터를 아날로그 전압 VDCP 및 VDCM으로 변환하는데 이용되고, VDCM은 VDCP의 전환 버전이다. 다음에, 이러한 완전한 차동 오프셋 보상 전압이 증폭기의 입력 스테이지에 피드백되어, 도 4에 도시한 바와 같은 DC 오프셋 전압을 제거한다.
도 4를 다시 한번 참조하면, DAC(404)에 의해 생성된 오프셋 보상 전압은 특정 실시예에서 각각 입력 저항기 R1 및 R2 값의 20배인 저항기 RF1 및 RF2를 통해 증폭기(400)의 입력 스테이지로 피드백된다. DAC(404)의 출력 범위가 ±1V로 주어지면, 이것은 결국 ±50㎷의 등가 입력 관련된 DC 오프셋 캘리브레이션 범위가 된다. 당업자라면 잘 알고 있는 바와 같이, 캘리브레이션 범위는 적절한 저항값의 조절을 통해 조정할 수 있다. 예를 들어, RF1 및 RF2의 값을 감소시킴으로써, 캘리브레이션 범위는 대응하여 증가될 수 있다. 뿐만 아니라, RF1:R1 및 RF2:R2의 비율로 인해, 증폭기(400)로의 DAC(404)의 노이즈 기여는 동일한 값만큼 감소된다. 그러므로, 비율이 20:1인 설명된 실시예에 따르면, 오프셋 캘리브레이션 회로로부터의 노이즈는, 그 출력이 증폭기의 입력 스테이지에 인가되기 전에 26dB만큼 감쇄된다. 이것은 캘리브레이션 회로의 설계, 특히 DAC의 회로 설계에 대한 유연성을 큰 폭으로 향상시킨다.
본 발명을 특정 실시예를 참조하여 구체적으로 도시하고 설명했지만, 당업자라면 개시된 실시예의 형태 및 세부의 변경이 본 발명의 사상 및 범주에서 벗어나지 않고서 가능하다는 것을 잘 알고 있을 것이다. 예를 들어, 특정 실시예들을 오디오 증폭기를 참조하여 설명했다. 그러나, 본 명세서에 설명된 기술은 본 발명에서 벗어나지 않고서 여러 가지 다른 증폭기 구성에 적용할 수도 있다는 것은 자명하다. 그러므로, 본 발명의 범주는 첨부된 청구의 범위에 의해서 결정되어야 한다.

Claims (13)

  1. 디지털 스위칭 증폭기와 함께 이용되는 오프셋 전압 캘리브레이션 회로에 있어서,
    디지털 스위칭 증폭기와 연관된 적어도 하나의 DC 오프셋 전압을 디지털 오프셋 데이터로 변환하기 위한 아날로그-디지털 컨버터;
    디지털 오프셋 데이터를 저장하기 위한 메모리;
    아날로그-디지털 컨버터를 제어하기 위한 제어 회로; 및
    메모리에 결합되고, 디지털 오프셋 데이터를 수신하여 디지털 스위칭 증폭기의 입력 포트에 인가하기 위한 오프셋 보상 전압을 생성함으로써 적어도 하나의 DC 오프셋 전압의 적어도 일부를 제거하기 위한 디지털-아날로그 컨버터를 포함하는 오프셋 전압 캘리브레이션 회로.
  2. 제1항에 있어서,
    디지털 스위칭 증폭기는 주파수 선택형 네트워크 및 비교기를 포함하고, 아날로그-디지털 컨버터는 주파수 선택형 네트워크, 비교기, 디지털-아날로그 컨버터를 채용하고 연속 근사 레지스터를 더 포함함으로써 디지털 오프셋 데이터를 생성하는 오프셋 전압 캘리브레이션 회로.
  3. 제2항에 있어서,
    디지털 스위칭 증폭기는 디지털 오프셋 데이터의 생성을 위한 아날로그-디지털 컨버터를 구성하는 제어 회로에 의해 제어되는 적어도 하나의 스위치를 포함하는 오프셋 전압 캘리브레이션 회로.
  4. 제2항에 있어서,
    아날로그-디지털 컨버터는 연속 근사형 아날로그-디지털 컨버터를 포함하는 오프셋 전압 캘리브레이션 회로.
  5. 제1항에 있어서,
    디지털 스위칭 증폭기와 연관된 복수의 각 DC 오프셋 전압에 대한 디지털 오프셋 데이터가 생성되고, 각 DC 오프셋 전압은 디지털 스위칭 증폭기의 복수의 출력 레벨 중 하나에 대응하며, 메모리는 출력 레벨 중 하나를 나타내는 출력 레벨 데이터에 응답하여 디지털 오프셋 데이터의 일부를 디지털-아날로그 컨버터에 전송하도록 구성되는 것을 특징으로 하는 오프셋 전압 캘리브레이션 회로.
  6. 제5항에 있어서,
    디지털 스위칭 증폭기는 복수의 각 출력 레벨을 생성하도록 디지털 스위칭 증폭기를 제어하기 위한 출력 레벨 제어 회로를 포함하고, 메모리는 적어도 하나의 DC 오프셋 전압이 감소되는 동작 모드에서 출력 레벨 제어 회로로부터 출력 레벨 데이터를 수신하도록 구성되며, 제어 회로는 디지털 오프셋 데이터가 생성되는 캘리브레이션 모드에서 출력 레벨 제어 회로를 제어하도록 구성되는 오프셋 전압 캘리브레이션 회로.
  7. 제5항에 있어서,
    디지털-아날로그 컨버터는 적어도 10 비트의 분해능을 지니며, 메모리는 복수의 각 DC 오프셋 전압에 대한 디지털 오프셋 데이터에 대해 적어도 10 비트 공간을 갖는 오프셋 전압 캘리브레이션 회로.
  8. 출력 레벨 제어 회로를 갖는 디지털 스위칭 증폭기와 함께 이용되는 오프셋 전압 캘리브레이션 회로에 있어서,
    출력 레벨 제어 회로에 의해 제어되는 디지털 스위칭 증폭기의 특정 출력 레벨에 대응하는, 디지털 스위칭 증폭기와 연관된 복수의 각 DC 오프셋 전압-을 디지털 오프셋 데이터로 변환하기 위한 아날로그-디지털 컨버터;
    디지털 오프셋 데이터를 저장하고, 출력 레벨 제어 회로로부터 출력 레벨 데이터를 수신하도록 구성되는 메모리;
    디지털 오프셋 데이터의 저장을 수행하도록 아날로그-디지털 컨버터 및 메모리를 제어하기 위한 제어 회로; 및
    메모리에 결합된 디지털-아날로그 컨버터를 포함하고,
    메모리는 출력 레벨 데이터에 응답하여 디지털 오프셋 데이터의 일부를 디지털-아날로그 컨버터에 전송하며, 디지털-아날로그 컨버터는 디지털 오프셋 데이터의 일부에 응답하여 디지털 스위칭 증폭기의 입력 포트에 인가하기 위한 오프셋 보상 전압을 생성함으로써 DC 오프셋 전압의 적어도 일부를 제거하는 오프셋 전압 캘리브레이션 회로.
  9. 디지털 스위칭 증폭기에 있어서,
    출력 레벨 제어 회로;
    피드백 루프 내의 주파수 선택형 네트워크;
    피드백 루프 내의 비교기;
    출력 레벨 제어 회로에 의해 제어되는 디지털 스위칭 증폭기의 특정 출력 레벨에 대응하는 연속 근사 레지스터를 포함하고, 복수의 각 DC 오프셋 전압을 디지털 오프셋 데이터로 변환하기 위한 아날로그-디지털 컨버터;
    디지털 오프셋 데이터를 저장하고, 출력 레벨 제어 회로로부터 출력 레벨 데이터를 수신하도록 구성되는 메모리;
    디지털 오프셋 데이터의 저장을 수행하도록 아날로그-디지털 컨버터 및 메모리를 제어하기 위한 제어 회로; 및
    메모리에 결합된 디지털-아날로그 컨버터를 포함하고,
    메모리는 출력 레벨 데이터에 응답하여 디지털 데이터의 일부를 디지털-아날로그 컨버터에 전송하고, 디지털-아날로그 컨버터는 디지털 데이터의 일부에 응답하여 디지털 스위칭 증폭기의 입력 포트에 인가하기 위한 오프셋 보상 전압을 생성하여 DC 오프셋 전압을 감소시키며, 아날로그-디지털 컨버터는 주파수 선택형 네트워크, 비교기, 디지털-아날로그 컨버터 및 연속 근사 레지스터를 채용하여 디지털 오프셋 데이터를 생성하는 디지털 스위칭 증폭기.
  10. 디지털 스위칭 증폭기와 연관된 DC 오프셋 전압을 감소시키는 방법에 있어서,
    DC 오프셋 전압을 디지털 오프셋 데이터로 변환하는 단계;
    디지털 오프셋 데이터를 메모리에 저장하는 단계;
    디지털 스위칭 증폭기의 정상 동작 동안에, 디지털 오프셋 데이터를 오프셋 보상 전압으로 변환하는 단계; 및
    오프셋 보상 전압을 디지털 스위칭 증폭기의 입력 포트에 인가하여 DC 오프셋 전압의 적어도 일부를 제거하는 단계를 포함하는 DC 오프셋 전압 감소 방법.
  11. 디지털 스위칭 증폭기와 연관된 DC 오프셋 전압을 감소시키는 방법에 있어서,
    캘리브레이션 모드에서,
    디지털 스위칭 증폭기의 복수의 각 출력 레벨에 대해, 대응하는 DC 오프셋 전압을 대응하는 디지털 오프셋 데이터로 변환하는 단계; 및
    각 출력 레벨에 대한 디지털 오프셋 데이터를 메모리에 저장하는 단계를 포함하고,
    동작 모드에서,
    디지털 스위칭 증폭기의 대응하는 출력 레벨을 나타내는 출력 레벨 데이터에 응답하여 메모리로부터 디지털 오프셋 데이터의 일부를 선택하는 단계;
    디지털 오프셋 데이터의 일부를 오프셋 보상 전압으로 변환하는 단계; 및
    오프셋 보상 전압을 디지털 스위칭 증폭기의 입력 포트에 인가함으로써 대응하는 출력 레벨에 대응하는 DC 오프셋 전압의 일부를 제거하는 단계를 포함하는 DC 오프셋 전압의 감소 방법.
  12. 제11항에 있어서,
    각 DC 오프셋 전압은 연속 근사 알고리즘을 이용하여 디지털 데이터로 변환되는 DC 오프셋 전압의 감소 방법.
  13. 제12항에 있어서,
    각 DC 오프셋 전압은 10 비트의 분해능으로 디지털화되고, 각 DC 오프셋 전압에 대한 10 비트 각각은 독립적으로 생성되는 DC 오프셋 전압의 감소 방법.
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