JPH1070424A - 利得制御増幅器及び該増幅器を用いるカメラ - Google Patents
利得制御増幅器及び該増幅器を用いるカメラInfo
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- JPH1070424A JPH1070424A JP9153335A JP15333597A JPH1070424A JP H1070424 A JPH1070424 A JP H1070424A JP 9153335 A JP9153335 A JP 9153335A JP 15333597 A JP15333597 A JP 15333597A JP H1070424 A JPH1070424 A JP H1070424A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/001—Digital control of analog signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
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- H—ELECTRICITY
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- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
-
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- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45356—Indexing scheme relating to differential amplifiers the AAC comprising one or more op-amps, e.g. IC-blocks
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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- H03F2203/45392—Indexing scheme relating to differential amplifiers the AAC comprising resistors in the source circuit of the AAC before the common source coupling
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- Control Of Amplification And Gain Control (AREA)
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Abstract
(57)【要約】
【課題】 制御ワードがアナログ入力電圧の増幅結果に
直接作用するようにしたディジタル利得制御増幅器を提
供することにある。 【解決手段】 本発明のディジタル利得制御増幅器は、
Ｎ個の電流出力端子の各々に、アナログ入力電圧(Vin)
を表す可変成分を有する電流(Itr) を発生する手段が設
けられた相互コンダクタンス段(20)と、相互コンダクタ
ンス段(20)のＮ個の電流出力端子の１つの活性化又は不
活性化をそれぞれ制御するＮ個のスイッチを具えるスイ
ッチング段(30)と、当該増幅器のアナログ出力端子を構
成する１つの出力端子を有し、そのＮ個の電流入力端子
に受信された電流を表す電圧(Vout)を出力する電流／電
圧変換段(40)とを具える。
直接作用するようにしたディジタル利得制御増幅器を提
供することにある。 【解決手段】 本発明のディジタル利得制御増幅器は、
Ｎ個の電流出力端子の各々に、アナログ入力電圧(Vin)
を表す可変成分を有する電流(Itr) を発生する手段が設
けられた相互コンダクタンス段(20)と、相互コンダクタ
ンス段(20)のＮ個の電流出力端子の１つの活性化又は不
活性化をそれぞれ制御するＮ個のスイッチを具えるスイ
ッチング段(30)と、当該増幅器のアナログ出力端子を構
成する１つの出力端子を有し、そのＮ個の電流入力端子
に受信された電流を表す電圧(Vout)を出力する電流／電
圧変換段(40)とを具える。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力電圧
を受信するアナログ入力端子と、制御ワードという利得
制御用のＮビットのワードを受信するディジタル入力端
子と、アナログ出力電圧を出力するアナログ出力端子と
を有する利得制御増幅器に関するものである。
を受信するアナログ入力端子と、制御ワードという利得
制御用のＮビットのワードを受信するディジタル入力端
子と、アナログ出力電圧を出力するアナログ出力端子と
を有する利得制御増幅器に関するものである。
【０００２】
【従来の技術】ディジタル制御ワードにより利得制御さ
れる増幅器の大部分は制御ワードをアナログ信号に変換
するＤ／Ａ変換器を具えている。次いでこのアナログ信
号を用いてアナログ入力電圧を実際に増幅する増幅段を
バイアスする電流源の導通度を制御するか、或いはこの
アナログ信号を乗算回路のアナログ入力信号の乗数とし
て使用している。
れる増幅器の大部分は制御ワードをアナログ信号に変換
するＤ／Ａ変換器を具えている。次いでこのアナログ信
号を用いてアナログ入力電圧を実際に増幅する増幅段を
バイアスする電流源の導通度を制御するか、或いはこの
アナログ信号を乗算回路のアナログ入力信号の乗数とし
て使用している。
【０００３】従って、これらの利得制御増幅器は２つの
大きな欠点、即ちこれらの増幅器が具えるＤ／Ａ変換器
のために回路が大型化するとともに、制御ワードの変換
において発生する誤りが増幅器の固有の利得倍に倍増さ
れる欠点を有する。
大きな欠点、即ちこれらの増幅器が具えるＤ／Ａ変換器
のために回路が大型化するとともに、制御ワードの変換
において発生する誤りが増幅器の固有の利得倍に倍増さ
れる欠点を有する。
【０００４】
【発明が解決しようとする課題】本発明の目的は、制御
ワードがアナログ入力電圧の増幅結果に直接作用する増
幅器を提供することによりこれらの欠点を除去すること
にある。
ワードがアナログ入力電圧の増幅結果に直接作用する増
幅器を提供することによりこれらの欠点を除去すること
にある。
【０００５】
【課題を解決するための手段】この目的のために、本発
明の利得制御増幅器は、当該増幅器のアナログ入力端子
を構成する電圧入力端子とＮ個の電流出力端子を有し、
該Ｎ個の出力端子の各々にアナログ入力電圧を表す可変
成分を有する電流を発生する手段が設けられた相互コン
ダクタンス段と、Ｎ個の制御入力端子を有するとともに
Ｎ個のスイッチを具え、各スイッチが該Ｎ個の制御入力
端子の１つに受信される信号により制御され、前記相互
コンダクタンス段のＮ個の電流出力端子の１つの活性化
又は不活性化を制御し、該Ｎ個の制御入力端子が当該増
幅器の制御ワードを受信するディジタル入力端子を構成
するスイッチング段と、Ｎ個の電流入力端子と１つの電
圧出力端子を有し、該Ｎ個の電流入力端子が前記相互コ
ンダクタンスのＮ個の電流出力端子に接続され、該電圧
出力端子が当該増幅器のアナログ出力端子を構成し、そ
のＮ個の電流入力端子に受信された電流を表す電圧を出
力する電流／電圧変換段と、を具えることを特徴とす
る。
明の利得制御増幅器は、当該増幅器のアナログ入力端子
を構成する電圧入力端子とＮ個の電流出力端子を有し、
該Ｎ個の出力端子の各々にアナログ入力電圧を表す可変
成分を有する電流を発生する手段が設けられた相互コン
ダクタンス段と、Ｎ個の制御入力端子を有するとともに
Ｎ個のスイッチを具え、各スイッチが該Ｎ個の制御入力
端子の１つに受信される信号により制御され、前記相互
コンダクタンス段のＮ個の電流出力端子の１つの活性化
又は不活性化を制御し、該Ｎ個の制御入力端子が当該増
幅器の制御ワードを受信するディジタル入力端子を構成
するスイッチング段と、Ｎ個の電流入力端子と１つの電
圧出力端子を有し、該Ｎ個の電流入力端子が前記相互コ
ンダクタンスのＮ個の電流出力端子に接続され、該電圧
出力端子が当該増幅器のアナログ出力端子を構成し、そ
のＮ個の電流入力端子に受信された電流を表す電圧を出
力する電流／電圧変換段と、を具えることを特徴とす
る。
【０００６】このような増幅器においては、実際の増幅
が制御ワードの値と無関係に相互コンダクタンス段にお
いて直接行われる。スイッチング段が制御ワードに応答
して活性化すべき相互コンダクタンス段の出力端子を直
接選択する。アナログ出力電圧は相互コンダクタンス段
の出力の線形結合の結果であり、この結合は電流／電圧
変換段により実現される。この結合の結果は相互コンダ
クタンス段の活性化された出力の数及び性質の関数、従
って制御ワードのディジタル値の関数として変化する。
が制御ワードの値と無関係に相互コンダクタンス段にお
いて直接行われる。スイッチング段が制御ワードに応答
して活性化すべき相互コンダクタンス段の出力端子を直
接選択する。アナログ出力電圧は相互コンダクタンス段
の出力の線形結合の結果であり、この結合は電流／電圧
変換段により実現される。この結合の結果は相互コンダ
クタンス段の活性化された出力の数及び性質の関数、従
って制御ワードのディジタル値の関数として変化する。
【０００７】本発明の一実施例においては、頭書に記載
した利得制御増幅器において、当該増幅器は、Ｎ個の出
力端子を有し、且つＮ個の電流源で構成されたバイアス
段であって、各電流源の一端が負電源端子に接続され、
他端が該Ｎ個の出力端子の一つを構成するバイアス段
と、当該増幅器のアナログ入力端子を構成する電圧入力
端子と、前記バイアス段のＮ個の出力端子に接続された
Ｎ個の電流入力端子と、Ｎ個の電流出力端子とを有し、
且つＮ個の相互コンダクタンスモジュールで構成された
相互コンダクタンス段であって、各モジュールが当該段
の電圧入力端子に接続された電圧入力端子と、当該段の
Ｎ個の電流入力端子の１つを構成する電流入力端子と、
当該段のＮ個の電流出力端子の一つを構成し、アナログ
入力電圧を表す可変成分を有する電流を出力する電流出
力端子とを有している相互コンダクタンス段と、Ｎ個の
制御入力端子と、Ｎ個の電流入力端子と、Ｎ個の電流出
力端子とを有するとともに、Ｎ個のスイッチを具えるス
イッチング段であって、各スイッチが該Ｎ個の制御入力
端子の１つに受信された信号により制御され、各スイッ
チの一端が当該段のＮ個の電流入力端子の一つを構成
し、各スイッチの他端が当該段のＮ個の電流出力端子の
一つを構成し、当該段のＮ個の電流入力端子が前記相互
コンダクタンス段のＮ個の出力端子に接続され、当該段
のＮ個の制御入力端子が当該増幅器の制御ワードを受信
するディジタル入力端子を構成するスイッチング段と、
Ｎ個の電流入力端子と一つの電圧出力端子とを有し、該
Ｎ個の電流入力端子が前記スイッチング段のＮ個の電流
出力端子に接続され、該電圧出力端子が当該増幅器のア
ナログ出力端子を構成し、該Ｎ個の電流入力端子に受信
された電流を表す電圧を出力する電流/ 電圧変換段と、
を具えることを特徴とする。
した利得制御増幅器において、当該増幅器は、Ｎ個の出
力端子を有し、且つＮ個の電流源で構成されたバイアス
段であって、各電流源の一端が負電源端子に接続され、
他端が該Ｎ個の出力端子の一つを構成するバイアス段
と、当該増幅器のアナログ入力端子を構成する電圧入力
端子と、前記バイアス段のＮ個の出力端子に接続された
Ｎ個の電流入力端子と、Ｎ個の電流出力端子とを有し、
且つＮ個の相互コンダクタンスモジュールで構成された
相互コンダクタンス段であって、各モジュールが当該段
の電圧入力端子に接続された電圧入力端子と、当該段の
Ｎ個の電流入力端子の１つを構成する電流入力端子と、
当該段のＮ個の電流出力端子の一つを構成し、アナログ
入力電圧を表す可変成分を有する電流を出力する電流出
力端子とを有している相互コンダクタンス段と、Ｎ個の
制御入力端子と、Ｎ個の電流入力端子と、Ｎ個の電流出
力端子とを有するとともに、Ｎ個のスイッチを具えるス
イッチング段であって、各スイッチが該Ｎ個の制御入力
端子の１つに受信された信号により制御され、各スイッ
チの一端が当該段のＮ個の電流入力端子の一つを構成
し、各スイッチの他端が当該段のＮ個の電流出力端子の
一つを構成し、当該段のＮ個の電流入力端子が前記相互
コンダクタンス段のＮ個の出力端子に接続され、当該段
のＮ個の制御入力端子が当該増幅器の制御ワードを受信
するディジタル入力端子を構成するスイッチング段と、
Ｎ個の電流入力端子と一つの電圧出力端子とを有し、該
Ｎ個の電流入力端子が前記スイッチング段のＮ個の電流
出力端子に接続され、該電圧出力端子が当該増幅器のア
ナログ出力端子を構成し、該Ｎ個の電流入力端子に受信
された電流を表す電圧を出力する電流/ 電圧変換段と、
を具えることを特徴とする。
【０００８】本発明の他の実施例においては、上述した
利得制御増幅器において、前記電流／電圧変換段はＲ／
２Ｒ回路網を具え、該回路網内において２つの連続する
電流入力端子がＲに等しい公称値を有する抵抗を経て相
互接続され、制御ワードの最上位ビットにより制御され
る相互コンダクタンス段の出力端子に接続された電流出
力端子がＲに等しい公称値を有する抵抗を経て当該増幅
器のアナログ出力端子に接続され、制御ワードの最下位
ビットにより制御される相互コンダクタンスの出力端子
に接続された電流入力端子がＲに等しい公称値を有する
抵抗を経て負電源端子に接続され、他の電流入力端子の
各々が２Ｒに等しい公称値を有する抵抗を経て負電源端
子に接続されていることを特徴とする。
利得制御増幅器において、前記電流／電圧変換段はＲ／
２Ｒ回路網を具え、該回路網内において２つの連続する
電流入力端子がＲに等しい公称値を有する抵抗を経て相
互接続され、制御ワードの最上位ビットにより制御され
る相互コンダクタンス段の出力端子に接続された電流出
力端子がＲに等しい公称値を有する抵抗を経て当該増幅
器のアナログ出力端子に接続され、制御ワードの最下位
ビットにより制御される相互コンダクタンスの出力端子
に接続された電流入力端子がＲに等しい公称値を有する
抵抗を経て負電源端子に接続され、他の電流入力端子の
各々が２Ｒに等しい公称値を有する抵抗を経て負電源端
子に接続されていることを特徴とする。
【０００９】Ｒ／２Ｒ回路網により実現された電流／電
圧変換段によれば、各電流入力端子に受信される電流を
各電流入力端子が占める位の関数として加重結合するこ
とができる。従って、このような構成は、出力の値が種
々の重みのビットを有するディジタル制御ワードに依存
する用途に良好に適合する。
圧変換段によれば、各電流入力端子に受信される電流を
各電流入力端子が占める位の関数として加重結合するこ
とができる。従って、このような構成は、出力の値が種
々の重みのビットを有するディジタル制御ワードに依存
する用途に良好に適合する。
【００１０】これは本発明の変形例に特に有用であり、
この変形例では、上述した利得制御増幅器において、前
記バイアス段のすべての電流源を同一の構成にするとと
もに、各電流源に制御入力端子を設け、該電流源により
供給される電流値を制御ワードの値の関数として制御す
るよう構成したことを特徴とする。
この変形例では、上述した利得制御増幅器において、前
記バイアス段のすべての電流源を同一の構成にするとと
もに、各電流源に制御入力端子を設け、該電流源により
供給される電流値を制御ワードの値の関数として制御す
るよう構成したことを特徴とする。
【００１１】このような電流増幅器においては、Ｒ／２
Ｒ回路網のみにより増幅器の利得を制御ワードの値の関
数として制御するために必要な重み付けが達成される。
Ｒ回路網のみにより増幅器の利得を制御ワードの値の関
数として制御するために必要な重み付けが達成される。
【００１２】本発明の他の変形例では、上述した利得制
御増幅器において、各相互コンダクタンスモジュール
に、該モジュールに接続された電流源により供給される
電流の値に無関係の可変成分を有する電流をその電流出
力端子に発生する手段を設けたことを特徴とする。
御増幅器において、各相互コンダクタンスモジュール
に、該モジュールに接続された電流源により供給される
電流の値に無関係の可変成分を有する電流をその電流出
力端子に発生する手段を設けたことを特徴とする。
【００１３】本発明のこの変形例によれば、バイアス段
の電流源により供給される電流の値を変更することによ
り、アナログ入力電流に与えられる利得の値を変更する
必要なしに、アナログ出力電圧のＤＣレベルを調整する
ことができる。
の電流源により供給される電流の値を変更することによ
り、アナログ入力電流に与えられる利得の値を変更する
必要なしに、アナログ出力電圧のＤＣレベルを調整する
ことができる。
【００１４】アナログ出力電圧のＤＣレベルを調整しう
る本発明の有利な実施例では、上述した利得制御増幅器
において、当該増幅器は、１つの出力端子と２つの入力
端子を有する比較器を具え、該比較器の一方の入力端子
が基準電圧を受信し、他方の入力端子が当該増幅器の出
力電圧を受信し、該比較器の出力端子が前記バイアス段
の各電流源の制御入力端子に接続されていることを特徴
とする。
る本発明の有利な実施例では、上述した利得制御増幅器
において、当該増幅器は、１つの出力端子と２つの入力
端子を有する比較器を具え、該比較器の一方の入力端子
が基準電圧を受信し、他方の入力端子が当該増幅器の出
力電圧を受信し、該比較器の出力端子が前記バイアス段
の各電流源の制御入力端子に接続されていることを特徴
とする。
【００１５】アナログ出力電圧のＤＣレベルを設定しう
る本発明の他の有利な実施例では、上述した利得制御増
幅器において、当該増幅器は、制御ワードの少なくとも
一部分によりアドレスされ、制御ワードの前記部分の組
合せに対応する予め計算されたディジタル値をその出力
端子に供給する連想メモリを具え、当該増幅器は更に前
記連想メモリの出力端子に接続されたディジタル入力端
子と前記バイアス段の各電流源の制御入力端子に接続さ
れたアナログ出力端子を有するＤ／Ａ変換器を具えるこ
とを特徴とする。
る本発明の他の有利な実施例では、上述した利得制御増
幅器において、当該増幅器は、制御ワードの少なくとも
一部分によりアドレスされ、制御ワードの前記部分の組
合せに対応する予め計算されたディジタル値をその出力
端子に供給する連想メモリを具え、当該増幅器は更に前
記連想メモリの出力端子に接続されたディジタル入力端
子と前記バイアス段の各電流源の制御入力端子に接続さ
れたアナログ出力端子を有するＤ／Ａ変換器を具えるこ
とを特徴とする。
【００１６】本発明はカメラにも関するものであり、本
発明は、光を検出し、アナログ電子信号に変換する装置
と、前記アナログ電子信号を受信するアナログ信号入力
端子と、制御ワードという利得制御用のディジタルワー
ドを受信するディジタル入力端子と、アナログ信号出力
端子とを有する増幅器と、前記増幅器の出力端子に接続
されたアナログ入力端子とディジタル出力端子とを有す
るＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力端子に接続
された入力端子を有し、制御ワードを前記増幅器に供給
するディジタル処理装置と、を具えるカメラにおいて、
前記増幅器が上述した構成の増幅器であることを特徴と
する。
発明は、光を検出し、アナログ電子信号に変換する装置
と、前記アナログ電子信号を受信するアナログ信号入力
端子と、制御ワードという利得制御用のディジタルワー
ドを受信するディジタル入力端子と、アナログ信号出力
端子とを有する増幅器と、前記増幅器の出力端子に接続
されたアナログ入力端子とディジタル出力端子とを有す
るＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力端子に接続
された入力端子を有し、制御ワードを前記増幅器に供給
するディジタル処理装置と、を具えるカメラにおいて、
前記増幅器が上述した構成の増幅器であることを特徴と
する。
【００１７】
【発明の実施の形態】本発明のこれらの特徴及び他の特
徴は以下に記載する実施例の説明から明らかになる。
徴は以下に記載する実施例の説明から明らかになる。
【００１８】図１に示すように、本発明の利得制御増幅
器ＡＧＣは、Ｎ個の出力端子を有し、Ｎ個の電流源ＩＯ
からなるバイアス段であって、各電流源の一端が負電源
端子ＧＮＤに接続され、他端が前記Ｎ個の出力端子の一
つを構成するバイアス段１０と、当該増幅器のアナログ
入力端子を構成する電圧入力端子と、バイアス段のＮ個
の出力端子に接続されたＮ個の電流入力端子と、Ｎ個の
電流出力端子とを有し、Ｎ個の相互コンダクタンスモジ
ュールＶ／Ｉからなる相互コンダクタンス段であって、
各モジュールが当該段の電圧入力端子に接続された電圧
入力端子と、当該段のＮ個の電流入力端子の１つを構成
する電流入力端子と、当該段のＮ個の電流出力端子の一
つを構成し、アナログ入力電圧Ｖinを表す可変成分を有
する電流Ｉtrを出力する電流出力端子とを有している相
互コンダクタンス段２０と、Ｎ個の制御入力端子と、Ｎ
個の電流入力端子と、Ｎ個の電流出力端子とを有すると
ともに、Ｎ個のスイッチを具えるスイッチング段であっ
て、各スイッチがＮ個の制御入力端子の１つに受信され
た信号Ｃ（０），．．Ｃ（Ｎ−１）により制御され、各
スイッチの一端が当該段のＮ個の電流入力端子の一つを
構成し、各スイッチの他端が当該段のＮ個の電流出力端
子の一つを構成し、当該段のＮ個の電流入力端子が相互
コンダクタンス段のＮ個の出力端子に接続され、当該段
のＮ個の制御入力端子が当該増幅器の制御ワードＣ
（０：Ｎ−１）受信用ディジタル入力端子を構成するス
イッチング段３０と、Ｎ個の電流入力端子と１つの電圧
出力端子を有し、Ｎ個の電流入力端子がスイッチング段
のＮ個の電流出力端子に接続され、電圧出力端子が当該
増幅器のアナログ出力端子を構成し、そのＮ個の電流入
力端子に受信された電流を表す電圧Ｖout を出力する電
流/ 電圧変換段４０とを具える。この電流／電圧変換段
４０は本例ではＲ／２Ｒ回路網である。
器ＡＧＣは、Ｎ個の出力端子を有し、Ｎ個の電流源ＩＯ
からなるバイアス段であって、各電流源の一端が負電源
端子ＧＮＤに接続され、他端が前記Ｎ個の出力端子の一
つを構成するバイアス段１０と、当該増幅器のアナログ
入力端子を構成する電圧入力端子と、バイアス段のＮ個
の出力端子に接続されたＮ個の電流入力端子と、Ｎ個の
電流出力端子とを有し、Ｎ個の相互コンダクタンスモジ
ュールＶ／Ｉからなる相互コンダクタンス段であって、
各モジュールが当該段の電圧入力端子に接続された電圧
入力端子と、当該段のＮ個の電流入力端子の１つを構成
する電流入力端子と、当該段のＮ個の電流出力端子の一
つを構成し、アナログ入力電圧Ｖinを表す可変成分を有
する電流Ｉtrを出力する電流出力端子とを有している相
互コンダクタンス段２０と、Ｎ個の制御入力端子と、Ｎ
個の電流入力端子と、Ｎ個の電流出力端子とを有すると
ともに、Ｎ個のスイッチを具えるスイッチング段であっ
て、各スイッチがＮ個の制御入力端子の１つに受信され
た信号Ｃ（０），．．Ｃ（Ｎ−１）により制御され、各
スイッチの一端が当該段のＮ個の電流入力端子の一つを
構成し、各スイッチの他端が当該段のＮ個の電流出力端
子の一つを構成し、当該段のＮ個の電流入力端子が相互
コンダクタンス段のＮ個の出力端子に接続され、当該段
のＮ個の制御入力端子が当該増幅器の制御ワードＣ
（０：Ｎ−１）受信用ディジタル入力端子を構成するス
イッチング段３０と、Ｎ個の電流入力端子と１つの電圧
出力端子を有し、Ｎ個の電流入力端子がスイッチング段
のＮ個の電流出力端子に接続され、電圧出力端子が当該
増幅器のアナログ出力端子を構成し、そのＮ個の電流入
力端子に受信された電流を表す電圧Ｖout を出力する電
流/ 電圧変換段４０とを具える。この電流／電圧変換段
４０は本例ではＲ／２Ｒ回路網である。
【００１９】このような利得制御増幅器においては、電
流ＩtrはＩＯ／２＋Ｋ・Ｖin・ＩＯ／２又は（１＋Ｋ・
Ｖin）ＩＯ／２と書き表すことができる。スイッチング
段の性質及びＲ／２Ｒ回路網の特性のために、この増幅
器の出力電圧Ｖout はＩtr・Ｒ・ＣＯＤＥ／２N にな
り、従って（１＋Ｋ・Ｖin）・Ｒ・ＩＯ・ＣＯＤＥ／２
N+1 と書き表せる。ここで、ＣＯＤＥは制御ワードの１
０進値である。この場合、出力電圧と入力電圧の可変成
分の比として定義されるダイナミック利得Ｇd はＧd ＝
Ｋ・ＩＯ・Ｒ・ＣＯＤＥ／２N+1 と書き表すことがで
き、制御ワードの値ＣＯＤＥにより有効に決まる。
流ＩtrはＩＯ／２＋Ｋ・Ｖin・ＩＯ／２又は（１＋Ｋ・
Ｖin）ＩＯ／２と書き表すことができる。スイッチング
段の性質及びＲ／２Ｒ回路網の特性のために、この増幅
器の出力電圧Ｖout はＩtr・Ｒ・ＣＯＤＥ／２N にな
り、従って（１＋Ｋ・Ｖin）・Ｒ・ＩＯ・ＣＯＤＥ／２
N+1 と書き表せる。ここで、ＣＯＤＥは制御ワードの１
０進値である。この場合、出力電圧と入力電圧の可変成
分の比として定義されるダイナミック利得Ｇd はＧd ＝
Ｋ・ＩＯ・Ｒ・ＣＯＤＥ／２N+1 と書き表すことがで
き、制御ワードの値ＣＯＤＥにより有効に決まる。
【００２０】相互コンダクタンス段の出力は本例では非
対称である。これらの出力を対称にする場合には、スイ
ッチング段のスイッチを二重にするとともに、電流／電
圧変換段を例えば２重Ｒ／２Ｒ回路網により構成すれ
ば、この２重Ｒ／２Ｒ回路網が対称アナログ出力電圧を
出力する。
対称である。これらの出力を対称にする場合には、スイ
ッチング段のスイッチを二重にするとともに、電流／電
圧変換段を例えば２重Ｒ／２Ｒ回路網により構成すれ
ば、この２重Ｒ／２Ｒ回路網が対称アナログ出力電圧を
出力する。
【００２１】図２は本発明の変形例に従って利得制御増
幅器ＡＧＣ内に配置された相互コンダクタンスモジュー
ルＶ／Ｉを図式的に示す。このモジュールは差動対とし
て配置された２つのトランジスタＴ１，Ｔ２を具え、こ
れらのトランジスタのエミッタは負帰還抵抗Ｒ１を経て
バイアス段内の電流源ＩＯに接続する。Ｔ１のコレクタ
は相互コンダクタンスモジュールＶ／Ｉの出力端子を構
成し、Ｔ２のコレクタは抵抗Ｒ２を経て正電源端子ＶＣ
に接続する。Ｔ１のベースはＴ１のエミッタに接続され
た反転入力端子を有する演算増幅器Ａ１の出力端子に接
続する。Ｔ２のベースはＴ２のエミッタに接続された反
転入力端子を有する演算増幅器Ａ２の出力端子に接続す
る。アナログ入力電圧Ｖinは２つの演算増幅器Ａ１及び
Ａ２の２つの非反転入力端子間に供給する。この構成は
相互コンダクタンスモジュールの一例であって、その出
力電流Ｉtrは電流源により供給される電流ＩＯと無関係
の可変成分を有する。確かに、ＩＯの変化によるトラン
ジスタのベース−エミッタ電圧の変調は演算増幅器の高
利得分の一に減少する。この利得は１００以上であるの
で、この変調は無視しうる。itr を相互コンダクタンス
モジュールの出力電流の可変成分とし、ic2 をＴ２のコ
レクタを流れる電流の可変成分とすると、その差itr-ic
2 はＶin／（２・Ｒ２）になる。itr=-ic2であるので、
itr=Ｖin／（４・Ｒ２）である。従って、この相互コン
ダクタンスモジュールの出力電流は：Ｉtr＝ＩＯ／２＋
Ｖin／（４・Ｒ２）、又はＩtr＝ＩＯ／２＋Ｋ’・Ｖin
と書き表すことができる。従って、図２に示す相互コン
ダクタンスモジュールＶ／Ｉを含む図１に示す利得制御
増幅器の出力電圧Ｖout はＶout ＝Ｉtr・Ｒ・ＣＯＤＥ
／２N 、即ち Ｖout ＝ＩＯ・Ｒ・ＣＯＤＥ／２N+1 ＋Ｋ’・Ｖin・Ｃ
ＯＤＥ／２N になる。従って、このような相互コンダクタンスモジュ
ールは増幅器のアナログ出力電圧のＤＣ成分を、この増
幅器のダイナミック利得を変更することなくセットする
ことができる。これはビデオ信号の処理に極めて有用で
あり、その信号をそのＤＣレベルを変更する必要なく可
変式に増幅することができる（このＤＣレベルは基準レ
ベルを構成し、増幅信号の次の処理のために使用され
る）。
幅器ＡＧＣ内に配置された相互コンダクタンスモジュー
ルＶ／Ｉを図式的に示す。このモジュールは差動対とし
て配置された２つのトランジスタＴ１，Ｔ２を具え、こ
れらのトランジスタのエミッタは負帰還抵抗Ｒ１を経て
バイアス段内の電流源ＩＯに接続する。Ｔ１のコレクタ
は相互コンダクタンスモジュールＶ／Ｉの出力端子を構
成し、Ｔ２のコレクタは抵抗Ｒ２を経て正電源端子ＶＣ
に接続する。Ｔ１のベースはＴ１のエミッタに接続され
た反転入力端子を有する演算増幅器Ａ１の出力端子に接
続する。Ｔ２のベースはＴ２のエミッタに接続された反
転入力端子を有する演算増幅器Ａ２の出力端子に接続す
る。アナログ入力電圧Ｖinは２つの演算増幅器Ａ１及び
Ａ２の２つの非反転入力端子間に供給する。この構成は
相互コンダクタンスモジュールの一例であって、その出
力電流Ｉtrは電流源により供給される電流ＩＯと無関係
の可変成分を有する。確かに、ＩＯの変化によるトラン
ジスタのベース−エミッタ電圧の変調は演算増幅器の高
利得分の一に減少する。この利得は１００以上であるの
で、この変調は無視しうる。itr を相互コンダクタンス
モジュールの出力電流の可変成分とし、ic2 をＴ２のコ
レクタを流れる電流の可変成分とすると、その差itr-ic
2 はＶin／（２・Ｒ２）になる。itr=-ic2であるので、
itr=Ｖin／（４・Ｒ２）である。従って、この相互コン
ダクタンスモジュールの出力電流は：Ｉtr＝ＩＯ／２＋
Ｖin／（４・Ｒ２）、又はＩtr＝ＩＯ／２＋Ｋ’・Ｖin
と書き表すことができる。従って、図２に示す相互コン
ダクタンスモジュールＶ／Ｉを含む図１に示す利得制御
増幅器の出力電圧Ｖout はＶout ＝Ｉtr・Ｒ・ＣＯＤＥ
／２N 、即ち Ｖout ＝ＩＯ・Ｒ・ＣＯＤＥ／２N+1 ＋Ｋ’・Ｖin・Ｃ
ＯＤＥ／２N になる。従って、このような相互コンダクタンスモジュ
ールは増幅器のアナログ出力電圧のＤＣ成分を、この増
幅器のダイナミック利得を変更することなくセットする
ことができる。これはビデオ信号の処理に極めて有用で
あり、その信号をそのＤＣレベルを変更する必要なく可
変式に増幅することができる（このＤＣレベルは基準レ
ベルを構成し、増幅信号の次の処理のために使用され
る）。
【００２２】図３は増幅器のアナログ出力電圧のＤＣレ
ベルを設定する装置を図式的に示す。この装置は、１つ
の入力端子と２つの出力端子を有し、一方の入力端子が
基準電圧Ｖref を受信し、他方の入力端子が増幅器の出
力電圧Ｖout を受信する比較器ＡＯを具える。図３はバ
イアス段の電流源の一つも示し、本例ではこの電流源は
エミッタが抵抗Ｒ０を経て負電源端子ＧＮＤに接続され
たトランジスタＴＯからなる。トランジスタＴＯのベー
スがこの電流源により供給される電流値ＩＯを制御する
入力端子を構成する。比較器ＡＯの出力端子をバイアス
段の各電流源の制御入力端子に接続する。制御ワードの
値ＣＯＤＥがＶout の高すぎる増大を導き、そのＤＣレ
ベルの増大を導くとき、比較器ＡＯの出力電圧が減少
し、トランジスタＴＯの導通の低下を導く。このときＩ
Ｏが減少し、上記の式： Ｖout ＝ＩＯ・Ｒ・ＣＯＤＥ／２N+1 ＋Ｋ’・Ｖin・Ｃ
ＯＤＥ／２N で表されるアナログ出力電圧Ｖout のＤＣ成分のＣＯＤ
Ｅによる増大を補償する。ダイナミック利得は不変のま
まである。
ベルを設定する装置を図式的に示す。この装置は、１つ
の入力端子と２つの出力端子を有し、一方の入力端子が
基準電圧Ｖref を受信し、他方の入力端子が増幅器の出
力電圧Ｖout を受信する比較器ＡＯを具える。図３はバ
イアス段の電流源の一つも示し、本例ではこの電流源は
エミッタが抵抗Ｒ０を経て負電源端子ＧＮＤに接続され
たトランジスタＴＯからなる。トランジスタＴＯのベー
スがこの電流源により供給される電流値ＩＯを制御する
入力端子を構成する。比較器ＡＯの出力端子をバイアス
段の各電流源の制御入力端子に接続する。制御ワードの
値ＣＯＤＥがＶout の高すぎる増大を導き、そのＤＣレ
ベルの増大を導くとき、比較器ＡＯの出力電圧が減少
し、トランジスタＴＯの導通の低下を導く。このときＩ
Ｏが減少し、上記の式： Ｖout ＝ＩＯ・Ｒ・ＣＯＤＥ／２N+1 ＋Ｋ’・Ｖin・Ｃ
ＯＤＥ／２N で表されるアナログ出力電圧Ｖout のＤＣ成分のＣＯＤ
Ｅによる増大を補償する。ダイナミック利得は不変のま
まである。
【００２３】図４は増幅器のアナログ出力電圧のＤＣレ
ベルを設定する他の装置を図式的に示す。この装置は、
制御ワードの少なくとも一部分Ｃ（Ｐ：Ｎ−１）により
アドレスされ、制御ワードの前記部分の組合せに対応す
る予め計算されたディジタル値を出力端子に供給する連
想メモリＡＭを具える。この設定装置は連想メモリＡＭ
の出力端子に接続された入力端子を有するＤ／Ａ変換器
ＤＡＣも具える。図４はバイアス段の電流源の一つも示
し、本例ではこの電流源はエミッタが抵抗Ｒ０を経て負
電源端子ＧＮＤに接続されたトランジスタＴＯからな
る。トランジスタＴＯのベースがこの電流源により供給
される電流値ＩＯを制御する入力端子を構成する。Ｄ／
Ａ変換器ＤＡＣの出力端子をバイアス段の各電流源の制
御入力端子に接続する。連想メモリにより電流ＩＯの値
を急速に調整することができる。実際上、連想メモリＡ
Ｍをアドレスする制御ワードの部分Ｃ（Ｐ：Ｎ−１）の
各別の組合せが、このメモリ内に記憶されている、アナ
ログ出力電圧のＤＣ成分の値を与える式に基づいて予め
計算された値にそれぞれ対応する。この構成はバイアス
電流ＩＯに対する値をＣＯＤＥの値に反比例して発生
し、ＤＣレベルの値を一定にする。従って、ＣＯＤＥの
この値と関連するディジタルワードは、アナログ形態に
変換された後にトランジスタＴＯのベースをこのトラン
ジスタが予め計算された電流ＩＯを供給するように制御
するワードである。連想メモリＡＭをアドレスする制御
ワードの部分Ｃ（Ｐ：Ｎ−１）のビット数（Ｎ−Ｐ−
１）を多くすればするほど、メモリは多数の予め計算さ
れた値を含み、ＩＯの設定が一層精密になる。従って、
アナログ出力電圧のＤＣレベルの設定が精密になる。
ベルを設定する他の装置を図式的に示す。この装置は、
制御ワードの少なくとも一部分Ｃ（Ｐ：Ｎ−１）により
アドレスされ、制御ワードの前記部分の組合せに対応す
る予め計算されたディジタル値を出力端子に供給する連
想メモリＡＭを具える。この設定装置は連想メモリＡＭ
の出力端子に接続された入力端子を有するＤ／Ａ変換器
ＤＡＣも具える。図４はバイアス段の電流源の一つも示
し、本例ではこの電流源はエミッタが抵抗Ｒ０を経て負
電源端子ＧＮＤに接続されたトランジスタＴＯからな
る。トランジスタＴＯのベースがこの電流源により供給
される電流値ＩＯを制御する入力端子を構成する。Ｄ／
Ａ変換器ＤＡＣの出力端子をバイアス段の各電流源の制
御入力端子に接続する。連想メモリにより電流ＩＯの値
を急速に調整することができる。実際上、連想メモリＡ
Ｍをアドレスする制御ワードの部分Ｃ（Ｐ：Ｎ−１）の
各別の組合せが、このメモリ内に記憶されている、アナ
ログ出力電圧のＤＣ成分の値を与える式に基づいて予め
計算された値にそれぞれ対応する。この構成はバイアス
電流ＩＯに対する値をＣＯＤＥの値に反比例して発生
し、ＤＣレベルの値を一定にする。従って、ＣＯＤＥの
この値と関連するディジタルワードは、アナログ形態に
変換された後にトランジスタＴＯのベースをこのトラン
ジスタが予め計算された電流ＩＯを供給するように制御
するワードである。連想メモリＡＭをアドレスする制御
ワードの部分Ｃ（Ｐ：Ｎ−１）のビット数（Ｎ−Ｐ−
１）を多くすればするほど、メモリは多数の予め計算さ
れた値を含み、ＩＯの設定が一層精密になる。従って、
アナログ出力電圧のＤＣレベルの設定が精密になる。
【００２４】図５は本発明の利得制御増幅器を具えるカ
メラを部分的に示す図である。このカメラは、光を検出
し、アナログ電子信号ＥＳに変換する装置ＬＤと、前記
アナログ電子信号ＥＳを受信するアナログ信号入力端子
と、制御ワードという利得制御用のディジタルワードＣ
（０：Ｎ−１）を受信するディジタル入力端子と、アナ
ログ信号出力端子とを有する上述の増幅器ＡＧＣと、増
幅器ＡＧＣの出力端子に接続されたアナログ入力端子と
ディジタル出力端子とを有するＡ／Ｄ変換器ＡＤＣと、
Ａ／Ｄ変換器ＡＤＣの出力端子に接続された入力端子を
有し、ディジタル制御ワードＣ（０：Ｎ−１）を増幅器
ＡＧＣに送出するディジタル処理ユニットＤＰＵとを具
える。
メラを部分的に示す図である。このカメラは、光を検出
し、アナログ電子信号ＥＳに変換する装置ＬＤと、前記
アナログ電子信号ＥＳを受信するアナログ信号入力端子
と、制御ワードという利得制御用のディジタルワードＣ
（０：Ｎ−１）を受信するディジタル入力端子と、アナ
ログ信号出力端子とを有する上述の増幅器ＡＧＣと、増
幅器ＡＧＣの出力端子に接続されたアナログ入力端子と
ディジタル出力端子とを有するＡ／Ｄ変換器ＡＤＣと、
Ａ／Ｄ変換器ＡＤＣの出力端子に接続された入力端子を
有し、ディジタル制御ワードＣ（０：Ｎ−１）を増幅器
ＡＧＣに送出するディジタル処理ユニットＤＰＵとを具
える。
【図面の簡単な説明】
【図１】本発明の利得制御増幅器を部分的に示す構成図
である。
である。
【図２】本発明の利得制御増幅器の変形例内に配置され
た相互コンダクタンスモジュールを示す構成図である。
た相互コンダクタンスモジュールを示す構成図である。
【図３】本発明の利得制御増幅器の有利な実施例内のＤ
Ｃレベル設定装置を示す構成図である。
Ｃレベル設定装置を示す構成図である。
【図４】本発明の利得制御増幅器の他の有利な実施例内
のＤＣレベル設定装置を示す構成図である。
のＤＣレベル設定装置を示す構成図である。
【図５】本発明の利得制御増幅器を使用するカメラを部
分的に示す構成図である。
分的に示す構成図である。
10 バイアス段 20 相互コンダクタンス段 30 スイッチング段 40 電流／電圧変換段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リシャール モリソン フランス国 14000 カン ブールヴァー ル リシュモン 15 (72)発明者 ドゥニ ラウル フランス国 75011 パリ リュ デ ブ レ 18
Claims (8)
- 【請求項１】 アナログ入力電圧を受信するアナログ入
力端子と、制御ワードという利得制御用のＮビットのワ
ードを受信するディジタル入力端子と、アナログ出力電
圧を出力するアナログ出力端子とを有する利得制御増幅
器において、当該増幅器は、 当該増幅器のアナログ入力端子を構成する電圧入力端子
とＮ個の電流出力端子を有し、且つ該Ｎ個の出力端子の
各々にアナログ入力電圧を表す可変成分を有する電流を
発生する手段が設けられた相互コンダクタンス段と、 Ｎ個の制御入力端子を有するとともにＮ個のスイッチを
具え、各スイッチが該Ｎ個の制御入力端子の１つに受信
される信号により制御され、前記相互コンダクタンス段
のＮ個の電流出力端子の１つの活性化又は不活性化を制
御し、該Ｎ個の制御入力端子が当該増幅器の制御ワード
を受信するディジタル入力端子を構成するスイッチング
段と、 Ｎ個の電流入力端子と１つの電圧出力端子を有し、該Ｎ
個の電流入力端子が前記相互コンダクタンスのＮ個の電
流出力端子に接続され、該電圧出力端子が当該増幅器の
アナログ出力端子を構成し、そのＮ個の電流入力端子に
受信された電流を表す電圧を供給する電流／電圧変換段
と、を具えたことを特徴とする利得制御増幅器。 - 【請求項２】 アナログ入力電圧を受信するアナログ入
力端子と、制御ワードという利得制御用のＮビットのワ
ードを受信するディジタル入力端子と、アナログ出力電
圧を出力するアナログ出力端子とを有する利得制御増幅
器において、当該増幅器は、 Ｎ個の出力端子を有し、且つＮ個の電流源で構成された
バイアス段であって、各電流源の一端が負電源端子に接
続され、他端が該Ｎ個の出力端子の一つを構成するバイ
アス段と、 当該増幅器のアナログ入力端子を構成する電圧入力端子
と、前記バイアス段のＮ個の出力端子に接続されたＮ個
の電流入力端子と、Ｎ個の電流出力端子とを有し、且つ
Ｎ個の相互コンダクタンスモジュールで構成された相互
コンダクタンス段であって、各モジュールが当該段の電
圧入力端子に接続された電圧入力端子と、当該段の電流
入力端子を構成する電流入力端子と、当該段のＮ個の電
流出力端子の一つを構成し、アナログ入力電圧を表す可
変成分を有する電流を出力する電流出力端子とを有して
いる相互コンダクタンス段と、 Ｎ個の制御入力端子と、Ｎ個の電流入力端子と、Ｎ個の
電流出力端子とを有するとともに、Ｎ個のスイッチを具
えるスイッチング段であって、各スイッチが該Ｎ個の制
御入力端子の１つに受信された信号により制御され、各
スイッチの一端が当該段のＮ個の電流入力端子の一つを
構成し、各スイッチの他端が当該段のＮ個の電流出力端
子の一つを構成し、当該段のＮ個の電流入力端子が前記
相互コンダクタンス段のＮ個の出力端子に接続され、当
該段のＮ個の制御入力端子が当該増幅器の制御ワードを
受信するディジタル入力端子を構成するスイッチング段
と、 Ｎ個の電流入力端子と一つの電圧出力端子を有し、該Ｎ
個の電流入力端子が前記スイッチング段のＮ個の電流出
力端子に接続され、該電圧出力端子が当該増幅器のアナ
ログ出力端子を構成し、該Ｎ個の電流入力端子に受信さ
れた電流を表す電圧を出力する電流／電圧変換段と、を
具えたことを特徴とする利得制御増幅器。 - 【請求項３】 前記電流／電圧変換段はＲ／２Ｒ回路網
を具え、該回路網内において２つの連続する電流入力端
子がＲに等しい公称値を有する抵抗を経て相互接続さ
れ、制御ワードの最上位ビットにより制御される相互コ
ンダクタンス段の出力端子に接続された電流出力端子が
Ｒに等しい公称値を有する抵抗を経て当該増幅器のアナ
ログ出力端子に接続され、制御ワードの最下位ビットに
より制御される相互コンダクタンスの出力端子に接続さ
れた電流入力端子がＲに等しい公称値を有する抵抗を経
て負電源端子に接続され、他の電流入力端子の各々が２
Ｒに等しい公称値を有する抵抗を経て負電源端子に接続
されていることを特徴とする請求項１又は２記載の利得
制御増幅器。 - 【請求項４】 前記バイアス段のすべての電流源が同一
の構成を有し、各電流源に、該電流源により供給される
電流値を制御ワードの値の関数として制御する制御入力
端子が設けられていることを特徴とする請求項２又は３
記載の利得制御増幅器。 - 【請求項５】 各相互コンダクタンスモジュールに、該
モジュールに接続された電流源により供給される電流の
値に無関係の可変成分を有する電流をその電流出力端子
に発生する手段が設けられていることを特徴とする請求
項４記載の利得制御増幅器。 - 【請求項６】 当該増幅器は、１つの出力端子と２つの
入力端子を有する比較器を具え、該比較器の一方の入力
端子が基準電圧を受信し、他方の入力端子が当該増幅器
の出力電圧を受信し、該比較器の出力端子が前記バイア
ス段の各電流源の制御入力端子に接続されていることを
特徴とする請求項５記載の利得制御増幅器。 - 【請求項７】 当該増幅器は、制御ワードの少なくとも
一部分によりアドレスされ、制御ワードの前記部分の組
合せに対応する予め計算されたディジタル値をその出力
端子に供給する連想メモリを具え、当該増幅器は更に前
記連想メモリの出力端子に接続されたディジタル入力端
子と前記バイアス段の各電流源の制御入力端子に接続さ
れたアナログ出力端子を有するＤ／Ａ変換器を具えるこ
とを特徴とする請求項５記載の利得制御増幅器。 - 【請求項８】 光を検出し、アナログ電子信号に変換す
る装置と、 前記アナログ電子信号を受信するアナログ信号入力端子
と、制御ワードという利得制御用のディジタルワードを
受信するディジタル入力端子と、アナログ信号出力端子
とを有する増幅器と、 前記増幅器の出力端子に接続されたアナログ入力端子と
ディジタル出力端子とを有するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器の出力端子に接続された入力端子を有
し、制御ワードを前記増幅器に供給するディジタル処理
装置とを具えたカメラにおいて、 前記増幅器が請求項１〜７の何れかに記載された増幅器
であることを特徴とするカメラ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9607446 | 1996-06-14 | ||
| FR9607446A FR2749992A1 (fr) | 1996-06-14 | 1996-06-14 | Amplificateur a gain controle numeriquement et camera mettant en oeuvre un tel amplificateur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070424A true JPH1070424A (ja) | 1998-03-10 |
| JP4046801B2 JP4046801B2 (ja) | 2008-02-13 |
Family
ID=9493077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15333597A Expired - Lifetime JP4046801B2 (ja) | 1996-06-14 | 1997-06-11 | 利得制御増幅器及び該増幅器を用いるカメラ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5917380A (ja) |
| EP (1) | EP0813295B1 (ja) |
| JP (1) | JP4046801B2 (ja) |
| DE (1) | DE69716674T2 (ja) |
| FR (1) | FR2749992A1 (ja) |
| MY (1) | MY119436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8571496B2 (en) | 2009-03-12 | 2013-10-29 | Renesas Electronics Corporation | Semiconductor device for signal amplification |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11340760A (ja) * | 1998-05-28 | 1999-12-10 | Fuji Film Microdevices Co Ltd | 可変利得増幅回路 |
| FR2818466B1 (fr) * | 2000-12-15 | 2003-04-04 | St Microelectronics Sa | Amplificateur a entree et sortie differentielles a gain variable |
| WO2005112252A1 (en) * | 2004-05-17 | 2005-11-24 | Koninklijke Philips Electronics N.V. | Plop noise avoidance for an amplifier |
| US7813199B2 (en) * | 2008-04-22 | 2010-10-12 | Micron Technology, Inc. | Current mode data sensing and propagation using voltage amplifier |
| TWI424684B (zh) * | 2010-07-06 | 2014-01-21 | Novatek Microelectronics Corp | 具有寬增益範圍的放大器與增益調節方法 |
| GB2504060B (en) * | 2012-05-21 | 2019-01-09 | Lime Microsystems Ltd | Attenuation circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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