JP2585090B2 - 可変利得アナログ・デジタル符号器およびデジタルワード供給方法 - Google Patents
可変利得アナログ・デジタル符号器およびデジタルワード供給方法Info
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Description
【発明の詳細な説明】 発明の分野 本発明は、アナログ・デジタル符号器の分野であり、
そして特に、可変利得を有する電話符号器に関する。
そして特に、可変利得を有する電話符号器に関する。
発明の背景 デジタル信号形式の電話システムは、通常CODECと呼
ばれるアナログ・デジタルとデジタル・アナログ変換器
回路を必要とし、アナログ・トランスデューサーと互換
性のあるアナログ信号と、デジタル電話交換及び伝送機
能と装置に互換性のあるバイナリ信号との間で音声信号
をインターフェースする。符号化機能が、アナログ入力
信号を正確に表現するパルス符号変調（PCM）ワードが
生成される如く行われるために、アナログ信号は、符号
器中間点の回りに中心を置かれなければならない。即
ち、符号器動作中間点とアナログ信号のゼロ・レベル
は、対応するべきである。そうでなければ、量子化歪
み、高調波歪みと雑音がPCMワードに含まれる。製造中
符号器の利得をあらかじめ決定し、そして希望ならば、
後の使用時に、プリセット利得パッドの使用により、回
路における利得を変更することが一般の慣行である。中
間点のバイアスは、都合の良いことに、符号器内の適切
なノードを交流結合し、そして符号器入力におけるオフ
セットをゼロにするために、交換コンデンサー抵抗を経
てノードを充電することにより、達成される。実際に、
各PCMワードの符号ビットは、長期電圧（直流値）が、
符号ビット極性の平均を表現する如く、交流結合ノード
において積分される。安定性は、符号ビット発生が、均
等に負と正である時達成される。
ばれるアナログ・デジタルとデジタル・アナログ変換器
回路を必要とし、アナログ・トランスデューサーと互換
性のあるアナログ信号と、デジタル電話交換及び伝送機
能と装置に互換性のあるバイナリ信号との間で音声信号
をインターフェースする。符号化機能が、アナログ入力
信号を正確に表現するパルス符号変調（PCM）ワードが
生成される如く行われるために、アナログ信号は、符号
器中間点の回りに中心を置かれなければならない。即
ち、符号器動作中間点とアナログ信号のゼロ・レベル
は、対応するべきである。そうでなければ、量子化歪
み、高調波歪みと雑音がPCMワードに含まれる。製造中
符号器の利得をあらかじめ決定し、そして希望ならば、
後の使用時に、プリセット利得パッドの使用により、回
路における利得を変更することが一般の慣行である。中
間点のバイアスは、都合の良いことに、符号器内の適切
なノードを交流結合し、そして符号器入力におけるオフ
セットをゼロにするために、交換コンデンサー抵抗を経
てノードを充電することにより、達成される。実際に、
各PCMワードの符号ビットは、長期電圧（直流値）が、
符号ビット極性の平均を表現する如く、交流結合ノード
において積分される。安定性は、符号ビット発生が、均
等に負と正である時達成される。
しかし、一般符号器の利得が、標準動作中に変化され
るならば、交流結合ノードにおける積分信号が、全体オ
フセットをもはや取り消さないために、ステップ成分
が、結果的に符号器の入力に発生する。こうして、演算
中間点は、シフトされ、もはやアナログ信号のゼロ・レ
ベルに対応しない。線形符号器において、利得変化の効
果は、うるさいクリックとして明白である。圧縮符号器
においては、また、厳しい高調波歪みが発生する。時間
が経つと、ステップ電圧は、演算中間点が、アナログ信
号のゼロ・レベルに再び対応するまで減少する。しか
し、この時間中、結果の高調波歪みは、圧縮符号化信号
の品質を劣化させる。符号器の利得が時間毎又は頻繁に
調整される応用において、そのような性能は受容できな
い。
るならば、交流結合ノードにおける積分信号が、全体オ
フセットをもはや取り消さないために、ステップ成分
が、結果的に符号器の入力に発生する。こうして、演算
中間点は、シフトされ、もはやアナログ信号のゼロ・レ
ベルに対応しない。線形符号器において、利得変化の効
果は、うるさいクリックとして明白である。圧縮符号器
においては、また、厳しい高調波歪みが発生する。時間
が経つと、ステップ電圧は、演算中間点が、アナログ信
号のゼロ・レベルに再び対応するまで減少する。しか
し、この時間中、結果の高調波歪みは、圧縮符号化信号
の品質を劣化させる。符号器の利得が時間毎又は頻繁に
調整される応用において、そのような性能は受容できな
い。
発明の要約 可変利得符号器を提供することが、発明の目的であ
り、この場合アナログ・デジタル信号変換は、電話呼び
出し中に修正される。
り、この場合アナログ・デジタル信号変換は、電話呼び
出し中に修正される。
また、利得が、重大な雑音と歪みなしに、「進行中」
に、即ち、活動電話呼び出し中に突然に変更される符号
器を提供することが、発明の目的である。
に、即ち、活動電話呼び出し中に突然に変更される符号
器を提供することが、発明の目的である。
発明により、可変利得アナログ・デジタル符号器は、
第１安定化中間動作点アナログ信号を第２可変利得符号
化パスに提供する第１固定利得符号化パスを含み、この
場合アナログ増幅器は、第１アナログ信号と、第２パス
のアナログ増幅器の出力における符号化のための信号と
の間に発生した可変タップ差分信号を反転して増幅す
る。
第１安定化中間動作点アナログ信号を第２可変利得符号
化パスに提供する第１固定利得符号化パスを含み、この
場合アナログ増幅器は、第１アナログ信号と、第２パス
のアナログ増幅器の出力における符号化のための信号と
の間に発生した可変タップ差分信号を反転して増幅す
る。
パルス符号変調（PCM）信号サンプルを生成するため
にアナログ信号を可変に符号化するための発明による装
置は、入力端および出力端を有し、それぞれサインビッ
トを含む複数のビットから成る前記デジタルワードを発
生するアナログ・デジタル変換回路と；入力アナログ信
号に応じて、固定利得を有する第１のアナログ信号を発
生する第１の増幅手段と；サインビットに応じて第１の
増幅手段の動作を中間動作点に安定させる第１のフィー
ドバック手段と；第１のアナログ信号に応じて、可変利
得を有する第２のアナログ信号を発生する第２の増幅手
段と；可変利得アナログ信号に対応したサインビットに
応じて、第２の増幅手段の動作を中間動作点に安定させ
る第２のフィードバック手段と；第１と第２のアナログ
信号をアナログ・デジタル変換回路の入力端に交互に接
続し、同様に第１と第２のフィードバック手段をデジタ
ル変換回路の出力端に交互に接続するスイッチとから成
り、それによって、入力アナログ信号の固定および可変
利得変換に対応した第１と第２のデジタルワードはアナ
ログ・デジタル変換回路の出力端において交互に用いら
れる。
にアナログ信号を可変に符号化するための発明による装
置は、入力端および出力端を有し、それぞれサインビッ
トを含む複数のビットから成る前記デジタルワードを発
生するアナログ・デジタル変換回路と；入力アナログ信
号に応じて、固定利得を有する第１のアナログ信号を発
生する第１の増幅手段と；サインビットに応じて第１の
増幅手段の動作を中間動作点に安定させる第１のフィー
ドバック手段と；第１のアナログ信号に応じて、可変利
得を有する第２のアナログ信号を発生する第２の増幅手
段と；可変利得アナログ信号に対応したサインビットに
応じて、第２の増幅手段の動作を中間動作点に安定させ
る第２のフィードバック手段と；第１と第２のアナログ
信号をアナログ・デジタル変換回路の入力端に交互に接
続し、同様に第１と第２のフィードバック手段をデジタ
ル変換回路の出力端に交互に接続するスイッチとから成
り、それによって、入力アナログ信号の固定および可変
利得変換に対応した第１と第２のデジタルワードはアナ
ログ・デジタル変換回路の出力端において交互に用いら
れる。
また、本発明の入力アナログ信号のサンプルを表わす
デジタルワードを供給するデジタルワード供給方法は、
（ａ）第１のアナログ信号に応じてそれぞれサインビッ
トを含む複数のビットから成る第１のデジタルワードを
発生し；（ｂ）（ａ）のステップによって先行して発生
したサインビットに応じて所定の固定利得で入力アナロ
グ信号を増幅することによって安定な中間動作点特性を
有する前記第１のアナログ信号を供給し；（ｃ）第２の
アナログ信号に応じてそれぞれサインビットを含む複数
のビットから成る第２のデジタルワードを発生し；
（ｄ）ステップ（ｃ）によって先行して発生したサイン
ビットに応じて、可変利得で前記安定な中間動作点特性
を有する前記第１のアナログ信号を増幅することによっ
て、安定な中間動作点特性を有する前記第２のアナログ
信号を供給するステップとから成り、それによって、第
２のデジタルワードによって表わされる可聴信号の強さ
が可変に制御できる。
デジタルワードを供給するデジタルワード供給方法は、
（ａ）第１のアナログ信号に応じてそれぞれサインビッ
トを含む複数のビットから成る第１のデジタルワードを
発生し；（ｂ）（ａ）のステップによって先行して発生
したサインビットに応じて所定の固定利得で入力アナロ
グ信号を増幅することによって安定な中間動作点特性を
有する前記第１のアナログ信号を供給し；（ｃ）第２の
アナログ信号に応じてそれぞれサインビットを含む複数
のビットから成る第２のデジタルワードを発生し；
（ｄ）ステップ（ｃ）によって先行して発生したサイン
ビットに応じて、可変利得で前記安定な中間動作点特性
を有する前記第１のアナログ信号を増幅することによっ
て、安定な中間動作点特性を有する前記第２のアナログ
信号を供給するステップとから成り、それによって、第
２のデジタルワードによって表わされる可聴信号の強さ
が可変に制御できる。
例示の実施態様の説明 例示の実施態様が、添付の図面を参照して議論され
る。
る。
第１図のグラフ図は、図の左側において電圧軸Ｖと、
電圧軸Ｖに直角に延びる時間軸Ｔとを含む。第２の符号
器から獲得される如く、符号化音声信号の再構成された
アナログ表現が、時間軸Ｔに沿って示される。図の左側
における最初の1 1/2サイクルは、定数信号の符号化関
数を表現し、この場合符号化関数は、第１利得である。
残りのサイクルは、符号化関数が、突然に変更された
か、又は第１利得よりも大きな第２利得に符号器回路に
おいて調整された後、定数信号の符号化関数を表現す
る。自由な（handsfree）音声交換が必要とされた場合
の如く、利得変化が極端であるならば、信号が図の右側
に示された如く安定するための時間は、１分ほどにな
る。そのような性能は、電話システムにおいて実際的で
はない。
電圧軸Ｖに直角に延びる時間軸Ｔとを含む。第２の符号
器から獲得される如く、符号化音声信号の再構成された
アナログ表現が、時間軸Ｔに沿って示される。図の左側
における最初の1 1/2サイクルは、定数信号の符号化関
数を表現し、この場合符号化関数は、第１利得である。
残りのサイクルは、符号化関数が、突然に変更された
か、又は第１利得よりも大きな第２利得に符号器回路に
おいて調整された後、定数信号の符号化関数を表現す
る。自由な（handsfree）音声交換が必要とされた場合
の如く、利得変化が極端であるならば、信号が図の右側
に示された如く安定するための時間は、１分ほどにな
る。そのような性能は、電話システムにおいて実際的で
はない。
第２図に示された一般符号器は、第３図と第４図に示
された如く適合され、その構造と機能は、最初に先行技
術を考察することにより容易に理解される。第２図にお
いて、アナログ音声信号は、音声入力９において適用さ
れ、そして11で詳細に示されたバッタワース二次フィル
ター回路のノード18にコンデンサー12を経て容量結合さ
れる。しばしば反エイリアシング・フィルターと呼ばれ
る低域フィルター14は、音声帯域周波数をアナログ対デ
ジタル変換器回路13の入力に通過させる。一般電話応用
において、変換器回路は、8Khzのサンプリング・レート
において動作され、そしいフィルター遮断周波数は、3K
hz乃至4Khzである。アナログ対デジタル変換器回路13
は、低域フィルター14からのアナログ信号に応答して8K
hzレートにおいて、通常８ビットPCMワードの複数のビ
ット・ワードを生成する。各ワードの符号ビットは、各
ワードの極性を規定する。符号ビットはまた、ノード18
を経て回路11の中間動作点を調整するために使用され、
この場合符号ビット発生の積分は、符号ビット・ラッチ
16と、交換コンデンサー機能抵抗要素17を経て結合され
る。
された如く適合され、その構造と機能は、最初に先行技
術を考察することにより容易に理解される。第２図にお
いて、アナログ音声信号は、音声入力９において適用さ
れ、そして11で詳細に示されたバッタワース二次フィル
ター回路のノード18にコンデンサー12を経て容量結合さ
れる。しばしば反エイリアシング・フィルターと呼ばれ
る低域フィルター14は、音声帯域周波数をアナログ対デ
ジタル変換器回路13の入力に通過させる。一般電話応用
において、変換器回路は、8Khzのサンプリング・レート
において動作され、そしいフィルター遮断周波数は、3K
hz乃至4Khzである。アナログ対デジタル変換器回路13
は、低域フィルター14からのアナログ信号に応答して8K
hzレートにおいて、通常８ビットPCMワードの複数のビ
ット・ワードを生成する。各ワードの符号ビットは、各
ワードの極性を規定する。符号ビットはまた、ノード18
を経て回路11の中間動作点を調整するために使用され、
この場合符号ビット発生の積分は、符号ビット・ラッチ
16と、交換コンデンサー機能抵抗要素17を経て結合され
る。
こうして記載された如く、先行技術の符号器回路は、
固定利得符号化機能を提供する。この回路の利得は、例
えば、増幅器10の反転入力に直列に抵抗を導入すること
により、変更される。利得が、動作中、例えば、電話会
話中に変更されるならば、これは、第１図に例示された
ものに類似する中間動作点を妨害する効果を有する。前
述の如く、この結果の周波数利得変化は、一般電話シス
テムにおいて許容できない。
固定利得符号化機能を提供する。この回路の利得は、例
えば、増幅器10の反転入力に直列に抵抗を導入すること
により、変更される。利得が、動作中、例えば、電話会
話中に変更されるならば、これは、第１図に例示された
ものに類似する中間動作点を妨害する効果を有する。前
述の如く、この結果の周波数利得変化は、一般電話シス
テムにおいて許容できない。
第３図において、固定利得増幅器10は、第２図のアナ
ログ・デジタル変換器13以外の総てを表現する。第３図
のアナログ・デジタル変換器13は、スイッチ45を経て、
固定利得増幅器10と可変利得増幅器20からの第１及び第
２アナログ信号を受信するために交互に結合される。変
換器回路13の出力は、リード線15と25に交互にデジタル
出力を提供するために、スイッチ46によって結合され
る。
ログ・デジタル変換器13以外の総てを表現する。第３図
のアナログ・デジタル変換器13は、スイッチ45を経て、
固定利得増幅器10と可変利得増幅器20からの第１及び第
２アナログ信号を受信するために交互に結合される。変
換器回路13の出力は、リード線15と25に交互にデジタル
出力を提供するために、スイッチ46によって結合され
る。
変換器13は、この例において、スイッチ45と46に同期
して、16Khzサンプリング・レートにおいて動作され
る。固定利得増幅器10の出力からの信号は、制御入力44
を経て制御された利得因子により、可変利得増幅器20に
おいて反転して増幅される。増幅器10と20の両方は、そ
れぞれのパス15aと25aを経て結合された符号ビットに応
答して中間動作点を安定化する。ここで、パス15aにお
ける符号ビットは、パス25aにおける符号ビットの反転
である。さらに、詳しく説明すると、固定利得増幅器と
可変利得増幅器の双方を用いることによって、増幅器の
利得が急に変化したとしても、中間動作点が瞬時に所定
の電圧になるようにすることができる。すなわち、第２
の増幅器20の入力は、第１の増幅器の出力と直接に可変
抵抗によって結合される。第３図および第４図に示すよ
うに、A/D変換器13で生成されたビットワードデータ中
の符号ビットが抽出され、この符号ビットを符号ビット
ラッチ26と低域フィルタ27から構成される符号ビットフ
ィードバック回路25aを介して可変利得増幅器20にフィ
ードバックすることによって、増幅器20の動作点が所定
の電圧になるように調整される。従来の装置において
は、第２図に示すように、固定利得増幅器10のみで動作
していたので、増幅器の利得の突然の変化によって中間
動作点の電圧は大きく変化していたが、本願発明におい
ては、可変利得増幅器20を用いることによって中間動作
点の電圧をほぼ一定に保つことができるので、符号器に
出力されるデジタル信号のレベルをほぼ一定にすること
ができる。図示されていないが、別の例におて、スイッ
チ45と46は、使用されず、そして可変利得増幅器の出力
のみが、デジタル信号に変換される。この例において、
パス15aは、パス25aに直接に結合されるが、増幅器10を
安定化する際に使用されるパス25aにおける符号ビット
を反転するために、直列にインバーターを含むことにお
いて異なる。
して、16Khzサンプリング・レートにおいて動作され
る。固定利得増幅器10の出力からの信号は、制御入力44
を経て制御された利得因子により、可変利得増幅器20に
おいて反転して増幅される。増幅器10と20の両方は、そ
れぞれのパス15aと25aを経て結合された符号ビットに応
答して中間動作点を安定化する。ここで、パス15aにお
ける符号ビットは、パス25aにおける符号ビットの反転
である。さらに、詳しく説明すると、固定利得増幅器と
可変利得増幅器の双方を用いることによって、増幅器の
利得が急に変化したとしても、中間動作点が瞬時に所定
の電圧になるようにすることができる。すなわち、第２
の増幅器20の入力は、第１の増幅器の出力と直接に可変
抵抗によって結合される。第３図および第４図に示すよ
うに、A/D変換器13で生成されたビットワードデータ中
の符号ビットが抽出され、この符号ビットを符号ビット
ラッチ26と低域フィルタ27から構成される符号ビットフ
ィードバック回路25aを介して可変利得増幅器20にフィ
ードバックすることによって、増幅器20の動作点が所定
の電圧になるように調整される。従来の装置において
は、第２図に示すように、固定利得増幅器10のみで動作
していたので、増幅器の利得の突然の変化によって中間
動作点の電圧は大きく変化していたが、本願発明におい
ては、可変利得増幅器20を用いることによって中間動作
点の電圧をほぼ一定に保つことができるので、符号器に
出力されるデジタル信号のレベルをほぼ一定にすること
ができる。図示されていないが、別の例におて、スイッ
チ45と46は、使用されず、そして可変利得増幅器の出力
のみが、デジタル信号に変換される。この例において、
パス15aは、パス25aに直接に結合されるが、増幅器10を
安定化する際に使用されるパス25aにおける符号ビット
を反転するために、直列にインバーターを含むことにお
いて異なる。
第４図において、示された可変符号器回路は、第３図
の可変利得増幅器20の例を提供する要素のほかに、（相
応してラベル付けされた）先行技術の第２図の要素を総
てを含む。コンデンサー12とコンデンサー22を除いて、
第４図の要素の総ては、好ましくは、集積回路内にCMOS
トランジスタ技術において統合される。この例におい
て、低域フィルター17と27は、交換コンデンサー抵抗に
よって実現される。演算増幅器21は、中間点動作バイア
ス・ポテンシャルのための安定化ノードとして使用され
る非反転入力を含む。バイアス・ポテンシャルは、コン
デンサー22と、8Khzサンプリング・レートにおいて、デ
ジタル出力25からの符号ビットを捕獲かつ保持するラッ
チ26からの符号ビットに応答した交換コンデンサー抵抗
27によって生成される。抵抗要素40は、リード線41を経
て低域フィルター14の出力に、そしてリード線42を経て
増幅器21の出力に結合される。増幅器21の反転入力は、
（約5pfの）コンデンサー23を経て、出力に容量結合さ
れ、そしてまた可変タップ43によって抵抗要素40に結合
される。タップは、44で示された制御入力によって変化
される。
の可変利得増幅器20の例を提供する要素のほかに、（相
応してラベル付けされた）先行技術の第２図の要素を総
てを含む。コンデンサー12とコンデンサー22を除いて、
第４図の要素の総ては、好ましくは、集積回路内にCMOS
トランジスタ技術において統合される。この例におい
て、低域フィルター17と27は、交換コンデンサー抵抗に
よって実現される。演算増幅器21は、中間点動作バイア
ス・ポテンシャルのための安定化ノードとして使用され
る非反転入力を含む。バイアス・ポテンシャルは、コン
デンサー22と、8Khzサンプリング・レートにおいて、デ
ジタル出力25からの符号ビットを捕獲かつ保持するラッ
チ26からの符号ビットに応答した交換コンデンサー抵抗
27によって生成される。抵抗要素40は、リード線41を経
て低域フィルター14の出力に、そしてリード線42を経て
増幅器21の出力に結合される。増幅器21の反転入力は、
（約5pfの）コンデンサー23を経て、出力に容量結合さ
れ、そしてまた可変タップ43によって抵抗要素40に結合
される。タップは、44で示された制御入力によって変化
される。
増幅器11の出力中間点は、増幅器11と増幅器21の出力
の間のポテンシャル差が、抵抗要素40の両端に発生する
如く、フィルター14を通して直接に結合される。可変タ
ップ43は、調整された後、要素22と27の積分関数の時定
数よりも短い周期中でさえも好ましい中間点のあたりに
留どまる如く、増幅器20の直流出力を相殺する直接ポテ
ンシャル差を移動する。
の間のポテンシャル差が、抵抗要素40の両端に発生する
如く、フィルター14を通して直接に結合される。可変タ
ップ43は、調整された後、要素22と27の積分関数の時定
数よりも短い周期中でさえも好ましい中間点のあたりに
留どまる如く、増幅器20の直流出力を相殺する直接ポテ
ンシャル差を移動する。
抵抗要素40の例は、第５図にさらに詳細に示される。
この例は、CMOS技術において統合されるように特に適合
される。C0-C31とラベル付けされた32の列は、各々、10
個の電界効果トランジスタを含み、一連のストリングに
おいて配置され、かつ可変タップ43に対応するレートに
おいて終端する。R1-R32とラベル付けされた32個の対応
する抵抗セグメントは、リード線41と42の間に直列に結
合される。第１列C0は、リード線41と抵抗セグメントR1
の接続点に結合され、そして第２列C1は、抵抗セグメン
トR1とR2の間の接続点に結合され、そして以下同様に図
示された如くに行われる。
この例は、CMOS技術において統合されるように特に適合
される。C0-C31とラベル付けされた32の列は、各々、10
個の電界効果トランジスタを含み、一連のストリングに
おいて配置され、かつ可変タップ43に対応するレートに
おいて終端する。R1-R32とラベル付けされた32個の対応
する抵抗セグメントは、リード線41と42の間に直列に結
合される。第１列C0は、リード線41と抵抗セグメントR1
の接続点に結合され、そして第２列C1は、抵抗セグメン
トR1とR2の間の接続点に結合され、そして以下同様に図
示された如くに行われる。
制御入力43は、Ａ−３とラベル付けされた５つのリー
ド線を含み、各々は、各列における反対伝導形である一
対の電界効果トランジスタ（FET）のゲート電極に、55
で例示された如く結合される。便宜上、これは、反対記
号55′を添えられたゲート電極を有する対の一方によっ
て示される。
ド線を含み、各々は、各列における反対伝導形である一
対の電界効果トランジスタ（FET）のゲート電極に、55
で例示された如く結合される。便宜上、これは、反対記
号55′を添えられたゲート電極を有する対の一方によっ
て示される。
例えば、列C0において、FET52、反転記号を含むFET53
と対である。FET52と53の両方は、リード線43Aに結合さ
れたゲート電極を含むが、FET52と53は、リード線にお
ける制御信号に反対に応答し、その結果一方のFETがオ
フである時、他方はオンである。図示の簡単性のため
に、制御リード線は、各それぞれの行を真っすぐに走行
するとして示される。これは、FETの各々のゲート電極
が、それぞれの制御リード線に結合されることを示すこ
とを意図される。各列において、FETの半分は各々、54
で例示された如く、導電パスによってブリッジされる。
導電パス又はブリッジは、列C0-C31のただ１つが、制御
入力44において適用された５ビット・バイナリ・ワード
の存在においてオンに切り替えられる如く、前配置パタ
ーンにおいて編成される。このパターンにおいて、さら
に具体的には、各FET対の一方はブリッジされ、他方は
ブリッジされず、ブリッジされたFETは機能しない。こ
のため、リード線Ａ−Ｅの各々は、各行においてFETの
それぞれの対に結合されるとしても、各行において唯一
のFETに関して効果がある。この特別な構造は、MOS技術
における例示の実施態様を作成する際に便宜上到達され
た。
と対である。FET52と53の両方は、リード線43Aに結合さ
れたゲート電極を含むが、FET52と53は、リード線にお
ける制御信号に反対に応答し、その結果一方のFETがオ
フである時、他方はオンである。図示の簡単性のため
に、制御リード線は、各それぞれの行を真っすぐに走行
するとして示される。これは、FETの各々のゲート電極
が、それぞれの制御リード線に結合されることを示すこ
とを意図される。各列において、FETの半分は各々、54
で例示された如く、導電パスによってブリッジされる。
導電パス又はブリッジは、列C0-C31のただ１つが、制御
入力44において適用された５ビット・バイナリ・ワード
の存在においてオンに切り替えられる如く、前配置パタ
ーンにおいて編成される。このパターンにおいて、さら
に具体的には、各FET対の一方はブリッジされ、他方は
ブリッジされず、ブリッジされたFETは機能しない。こ
のため、リード線Ａ−Ｅの各々は、各行においてFETの
それぞれの対に結合されるとしても、各行において唯一
のFETに関して効果がある。この特別な構造は、MOS技術
における例示の実施態様を作成する際に便宜上到達され
た。
第４図の符号器の特別な例において、抵抗要素は、5
2.7デシベルの範囲を通して1.7デシベル・ステップの利
得変更を提供する如く配置される。
2.7デシベルの範囲を通して1.7デシベル・ステップの利
得変更を提供する如く配置される。
第１図は、先行技術の符号器において瞬間的な利得調整
によって影響された再構成信号のグラフ図。 第２図は、所定の固定利得を有する先行技術の符号器の
配線ブロック図。 第３図は、発明による可変符号器回路の配線ブロック
図。 第４図は、第３図に示された可変符号器回路の例の詳細
な配線ブロック図。 第５図は、第４図に示された如く、符号器回路において
使用された利得調整可能要素の１つの例の省略された配
線図。 11……バッタワース二次フィルタ 12……コンデンサ 13……アナログ・デジタル変換器回路 14……低減フィルター 16……符号ビット・ラッチ 20……可変利得増幅回路
によって影響された再構成信号のグラフ図。 第２図は、所定の固定利得を有する先行技術の符号器の
配線ブロック図。 第３図は、発明による可変符号器回路の配線ブロック
図。 第４図は、第３図に示された可変符号器回路の例の詳細
な配線ブロック図。 第５図は、第４図に示された如く、符号器回路において
使用された利得調整可能要素の１つの例の省略された配
線図。 11……バッタワース二次フィルタ 12……コンデンサ 13……アナログ・デジタル変換器回路 14……低減フィルター 16……符号ビット・ラッチ 20……可変利得増幅回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−233916（ＪＰ，Ａ) 特開 昭61−94416（ＪＰ，Ａ) 特開 昭56−116146（ＪＰ，Ａ) 特開 昭57−194623（ＪＰ，Ａ)
Claims (3)
- 【請求項１】入力アナログ信号のサンプルを表わすデジ
タルワードを供給する可変利得アナログ・デジタル符号
器において： 入力端および出力端を有し、それぞれサインビットを含
む複数のビットから成る前記デジタルワードを発生する
アナログ・デジタル変換回路と； 入力アナログ信号に応じて、固定利得を有する第１のア
ナログ信号を発生する第１の増幅手段と； サインビットに応じて第１の増幅手段の動作を中間動作
点に安定させる第１のフィードバック手段と； 第１のアナログ信号に応じて、可変利得を有する第２の
アナログ信号を発生する第２の増幅手段と； 可変利得アナログ信号に対応したサインビットに応じ
て、第２の増幅手段の動作を中間動作点に安定させる第
２のフィードバック手段と； 第１と第２のアナログ信号をアナログ・デジタル変換回
路の入力端に交互に接続し、同様に第１と第２のフィー
ドバック手段をデジタル変換回路の出力端に交互に接続
するスイッチと； を備え、それによって、入力アナログ信号の固定および
可変利得変換に対応した第１と第２のデジタルワードは
アナログ・デジタル変換回路の出力端において交互に用
いられることを特徴とする可変利得アナログ・デジタル
符号器。 - 【請求項２】請求項１記載の可変利得アナログ・デジタ
ル符号器において： 前記スイッチ手段はナイキスト周波数の速度の少なくと
も２倍の固定速度で第１と第２のアナログ信号をアナロ
グ・デジタル変換回路の入力端に結合するように動作
し； 前記変換回路は上記固定速度で動作し、それによって第
１と第２の手段からの信号の符号化サンプルは変換回路
の出力端で交互に用いられることを特徴とする可変利得
アナログ・デジタル符号器。 - 【請求項３】入力アナログ信号のサンプルを表わすデジ
タルワードを供給するデジタルワード供給方法におい
て： （ａ） 第１のアナログ信号に応じてそれぞれサインビ
ットを含む複数のビットから成る第１のデジタルワード
を発生し； （ｂ） （ａ）のステップによって先行して発生したサ
インビットに応じて所定の固定利得で入力アナログ信号
を増幅することによって安定な中間動作点特性を有する
前記第１のアナログ信号を供給し； （ｃ） 第２のアナログ信号に応じてそれぞれサインビ
ットを含む複数のビットから成る第２のデジタルワード
を発生し； （ｄ） ステップ（ｃ）によって先行して発生したサイ
ンビットに応じて、可変利得で前記安定な中間動作点特
性を有する前記第１のアナログ信号を増幅することによ
って、安定な中間動作点特性を有する前記第２のアナロ
グ信号を供給するステップと； から成り、それによって、第２のデジタルワードによっ
て表わされる可聴信号の強さが可変に制御可能であるこ
とを特徴とするデジタルワード供給方法。
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| CA561003 | 1988-03-09 |
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|---|---|
| JPH01235419A JPH01235419A (ja) | 1989-09-20 |
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| CA (1) | CA1271996A (ja) |
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| CN1617938A (zh) | 2002-01-16 | 2005-05-18 | 戴诺生物技术有限公司 | 从单个样品中分离核酸和蛋白质的方法 |
| US8363765B2 (en) * | 2007-09-17 | 2013-01-29 | Sun Management, Llc | Method and apparatus for processing received signals for synchronization in communication devices |
| US20180160226A1 (en) * | 2016-12-05 | 2018-06-07 | Semiconductor Components Industries, Llc | Reducing or eliminating transducer reverberation |
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| FR2396463A1 (fr) * | 1977-06-30 | 1979-01-26 | Ibm France | Circuit pour compenser les decalages du zero dans les dispositifs analogiques et application de ce circuit a un convertisseur analogique-numerique |
| US4321583A (en) * | 1978-05-31 | 1982-03-23 | British Aerospace Public Company, Limited | Analogue to digital converter channels |
| US4383247A (en) * | 1981-06-25 | 1983-05-10 | The United States Of America As Represented By The Secretary Of The Navy | Gain-step companding analog to digital converter |
| JPS6194416A (ja) * | 1984-10-15 | 1986-05-13 | Nippon Telegr & Teleph Corp <Ntt> | 多値信号識別回路 |
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| EP0162315B1 (de) * | 1984-05-15 | 1989-12-06 | BBC Brown Boveri AG | Analog-Digital-Wandler |
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| JPS62141226U (ja) * | 1986-02-26 | 1987-09-05 |
-
1988
- 1988-03-09 CA CA000561003A patent/CA1271996A/en not_active Expired - Fee Related
- 1988-03-09 US US07/165,851 patent/US4875045A/en not_active Expired - Lifetime
- 1988-12-16 EP EP88311954A patent/EP0331850B1/en not_active Expired - Lifetime
- 1988-12-16 AT AT88311954T patent/ATE122510T1/de not_active IP Right Cessation
- 1988-12-16 DE DE3853774T patent/DE3853774T2/de not_active Expired - Fee Related
- 1988-12-30 AU AU27636/88A patent/AU609923B2/en not_active Ceased
-
1989
- 1989-01-07 CN CN89100193A patent/CN1011844B/zh not_active Expired
- 1989-02-08 JP JP1027739A patent/JP2585090B2/ja not_active Expired - Fee Related
- 1989-03-08 KR KR1019890002832A patent/KR970007353B1/ko not_active IP Right Cessation
-
1996
- 1996-02-22 HK HK32496A patent/HK32496A/xx not_active IP Right Cessation
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| US4875045A (en) | 1989-10-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |