KR970007353B1 - 가변 이득 엔코더 장치 및 방법 - Google Patents

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Description

가변 이득 엔코더 장치 및 방법

제 1 도는 종래 기술의 엔코더에서의 순간적인 이득 조정에 의해 영향받은 재구성 신호의 그래프도.

제 2 도는 선정된 고점 이득을 갖고 있는 종래 기술의 엔코더의 개략 블럭도.

제 3 도는 본 발명에 따른 가변 엔코더 회로의 개략 블럭도.

제 4 도는 제 3 도에 도시된 가변 엔코더 회로의 일예의 더욱 상세한 개략 블럭도.

제 5 도는 제 4 도에 도시한 엔코더 회로에 사용되는 이득 조정 소자의 한 예의 생략된 개략도.

* 도면의 주요부분에 대한 부호의 설명

9 : 오디오 입력 10 : 고정 이득 증폭기

11, 21 : 연산 증폭기 13 : 아날로그/디지탈 변환기

14 : 저역 통과필터 15a, 25a : 부호 비트 경로

16, 26 : 부호 비트 래치 17, 27 : 스위치된 캐패시터 기능 저하 소자

40 : 저항 소자 41 : 제1접합부

42 : 제2접합부 43 : 가변 댑

45 : 스위치 52, 53 : 전계 효과 트랜지스터

본 발명은 아날로그/디지탈 엔코더 분야에 관한 것으로, 보다 특정적으로는 가변 이득을 갖는 전화 엔코더에 관한 것이다.

디지탈 신호 형태의 전화 시스템은 아날로그 변환기(trensducer)와 호환성이 있는 아날로그 신호와 디지탈 전화 스위칭 및 전송 기능 및 장치와 호환성이 있는 2진 신호사이에 음성 신호 등을 인터페이싱(intertacing) 하기 위한, CODEC 이라고 일반적으로 불리우는 아날로그/디지탈 및 디지탈/아날로그 변환기를 필요로 한다. 아날로그 입력 신호를 정확하게 나타내는 펄스 코드 변조(PCM) 워드가 발생되도록 엔코딩 기능이 수행되기 위해서, 아날로그 신호는 엔코더 중간점(midpoint) 주위에 집중되어야 한다. 즉, 엔코더 동작중간점 및 아날로그 신호의 제로 레벨이 대응하여야 한다. 그렇지 않은 경우에는, 양자화 왜곡, 조파 왜곡및 잡음이 PCM 워드내에 포함된다. 제조중에 엔코더의 이득을 선정하는 것이 전형적인 경우이고, 바람직한 경우에 이 엔코더는 사용시에 프리셋트된 이득 패드를 사용하여 회로내의 이득을 변경시킨다. 중간점의바이어싱은 엔코더내의 적당한 노드를 AC 결합이고, 엔코더 입력에서의 소정의 오프셋트를 영점화(null)시키기 위해 스위치된 캐패시터 저항을 통하여 노드를 충전함으로써 용이하게 달성될 수 있다. 실제로, 각각의 PCM 워드의 부호 비트는 이의 장기간 전압(d.c. 값)이 부호 비트 극성의 평균을 나타내도록 AC결합노드상에 적분된다. 안정도는 부호 비트 발생이 고르게 부(-) 및 정(+)으로 될 때 달성된다.

그러나, 전형적인 엔코더의 이득이 이의 정상 동작중에 변화되는 경우에, AC 결합 노드에서의 적분 신호가 전채 오프셋트를 더 이상 취소하지 않기 때문에 결과적으로 스텝 성분이 엔코더의 입력에 나타나게 된다. 그러므로, 동작 중간점은 아날로그 신호의 제로 레벨에 더 이상 대응하지 않도록 시프트(shitt)된다. 선형 엔코더에서, 이득 변화의 효과는 듣기 싫은 소리로써 확성된다. 압축 엔코더에서는, 심각한 조파 왜곡이 발생할 수도 있다.

소정의 시간에, 스템 전압은 동작 중간점이 다시 아날로그 신호의 제로 레벨에 대응할 때까지 감소한다. 그러나, 이 시간 중에 발생된 조파 왜곡은 압축 엔코더 신호의 질을 저하시킨다. 엔코더의 이득이 때때로, 또는 자주 조정되는 응용시에는, 이러한 수행이 허용될 수 없다.

본 발명의 목적은 아날로그/디지탈 신호 변환이 전화 콜(cal1) 과정중에 수정될 수 있는 가변 이득 엔코더를 제공하는 것이다.

또한 본 발명의 목적은 이득이 상당한 잡음 및 왜곡을 유입시키지 않고서 진행(on the fly) 중에, 즉, 실제적인 전화 콜 중에 갑자기 변화될 수 있는 엔코더를 제공하는 것이다.

본 발명에 따르면, 가변 이득 아날로그/디지탈 엔코더는 제2가변 이득 엔코딩 경로에 제1안겅화 중간 -동작점 아날로그 신호를 제공하여, 아날로그 증폭기가 제1아날로그 신호와 제2경로내의 아날로그 증폭기의 출력에서 엔코더 하기 위한 신호사이에 발생된 가변 탭(tap) 차 신호를 반대로 증폭하게 하는 고정 이득 엔코딩 경로를 포함한다.

펄스 코드 변조(PCM) 신호 샘플을 발생시키기 위해 아날로그 신호를 가변적으로 엔코더하기 위한 본 발명에 따른 장치는, 엔코더된 신호 샘플을 발생시키기 위한 제1수단, 및 가변 이득 엔코더 신호 샘플을 발생시키기 위한 제2수단으로 구성된다. 제1수단은 아날로그 신호 입력 포트(port)를 갖고 있고, 아날로그 신호 및 제1부호 비트에 응답하여 제1안정화 중간-동작점 아날로그 신호를 발생시키기 위한 제1증폭기 수단을 포함하는데, 상기 제1부호 비트는 제l안정화 아날로그 신호에 웅답하여 제1부호 비트를 발생시키기 위한 아날로그/디지탈 변환기로부터 발산한다. 제2수단은 제1안정화 아날로그 신호와 반 비례하여 제2부호비트에 응답하여 제2안정화 중간-동작점 아날로그 신호를 발생시키기 위한 제2증폭기 수단을 포함한다. 저항 수단은 제1 및 제2안정 아날로그 신호의 차이가 양단에 나타나도록 접속되고, 제2증폭기의 반전 입력에 접속된 가변 탭 수단을 포함한다. 아날로그/디지탈 변환기는 상기 제2안정화 아날로그 신호에 응답하여,제2부호 비트를 포함하는 PCM 신호샘플을 발생시킨다.

본 발명에 따라 아날로그 신호의 디지탈 워드 표시를 발생시키기 위한 선택적인 이득 방법을 아날로그신호 및 선정된 고정 이득을 갖는 아날로그 신호를 증폭하는 안정화 중간-동작점에 이에 대응하는 제1부호 비트에 응답하여 제1신호를 제공하는 방법을 포함한다. 제2신호는 제1신호 및 제어가능하게 변화된 이득을 갖는 제l신호를 증폭하는 안정화 중간-동작점에 의해 제2신호에 대응하는 제2부호 비트에 응답하여제공된다. 제2신호는 상기 제2부호 비트중의 한 비트를 각각 포함하는 다수의 비트 워드를 제공하기 위해 디지탈적으로 변환되어, 상기 다수의 비트 워드는 제1신호에 대하여 이득이 가변된다.

제 1 도내의 그래프도는 도면 좌측의 전압 축 V 및 전압축 V에 직각으로 연장되는 시간 축 T를 포함한다. 제 2 도의 엔코더로 부터 얻을 수 있는 옌코더된 오디오 신호의 재구성된 아날로그 표시는 시간축 T를 따라 도시되어 있다. 도면의 좌측상의 제1의 11/2 싸이클은 엔코딩 기능이 제1이득으로 되어 있는 일점한신호의 엔코딩 기능을 나타낸다. 나머지 싸이클은 엔코딩 기능이 엔코더 회로에서 제1이득 보다 큰 제2이득으로 갑자기 변화되거나 조정된 후의 일정한 신호의 엔코딩 기능을 나타낸다. 핸즈프리(hendsfree) 음성스위칭이 요구되는 경우와 같이, 이득 변화가 매우 큰 경우에, 도면의 우측상에 도시된 바와 같이 신호를 안정화시키기 위한 시간은 1분 정도로 될 수 있다. 이러한 수행은 전화 시스템에서 실용적인 것으로 되지 않는다.

제 2 도에 도시한 전형적인 엔코더는 제3도 및 제4도에 도시한 바와 같이 되는데, 이의 구조 및 기능은 종래 기술을 먼저 고려함으로써 더욱 용이하게 이행될 수 있다. 제 2 도에서, 아날로그 오디오 신호는 오디오 입력(9)에 인가되고, (11)로 상세하게 도시한 버터워스(Buttererworth) 제2차수 필터 회로의 노드(18)에 캐패시터(12)를 통하여 용량성으로 결합된다. 반-얼라이싱(anti-aliasing) 필터라고 흔히 불리우는 저역 통과필터(14)는 아날로그/디지탈 변환기 회로(13)의 입력에 음성 대역 주파수를 통과시킨다. 전형적인 전화 응용시에, 변환기 회로는 8KHz의 샘플링비로 동작되고, 필터 컷 오프 특성은 3KHz와 4KHz 사이에 있게 된다. 아날로그/디지탈 변환기회로(13)은 저역 통과 필터(14)로부터의 아날로그 신호에 응답하여 8KHz비로, 다수의 비트 워드, 일반적으로는 8비트 PCM 워드를 발생시킨다. 각각의 워드의 부호 비트는 각각의 워드의 극성을 정한다. 부호 비트는 또한 노드(18)을 통하여 회로(11)의 중간-동작 점을 조정하는데 사용되며, 이 노드(18)에는 부호 비트 발생의 적분값이 부호 비트 래치(16) 및 스위치된 캐패시터 기능 저항 소자(17)을 통하여 결합된다.

지금까지 기술한 바와 같이, 종래 기술의 엔코더 회로는 고정 이득 엔코딩 기능을 제공한다. 이 회로의 이득은 예를 들어 증폭기(10)의 반전 입력과 직렬로 저항을 삽입시킴으로써 변경될 수 있다. 이득이 동작중에, 예를들어 전화 통화 중에 변경되는 경우에, 이것은 제1도에 예시한 것과 유사한 중간-동작점을 방해하는 효과를 갖게 된다. 상술한 바와같이, 이 결과의 빈번한 이득 변화는 전형적인 전화 시스템에서 허용될 수없게 된다.

제 3 도에서, 고정 이득 증폭기(10)은 제 2 도내의 아날로그/디지탈 변환기(13)을 제외한 모든 것을 나타낸다. 제 3 도 내의 아날로그/디지탈 변환기(13)은 스위치(45)를 통하여 고정 이득 증폭기(10) 및 가변 이득 증폭기(20)으로 부터 제1 및 제2 아날로그 신호는 수신하기 위해 교호적으로 접속된다. 변환기 회로(13)의 출력은 도선(l5 및 幻)상에 디지탈 출력을 교호적으로 제공하기 위해 스위치(64)에 의해 결합된다.

변환기(13)은 이 예에서 스위킹(46 및 46)과 동기하여, 16KHz 샘플링 비로 동작된다. 고정 이득 증폭기(10)의 출력으로 부터의 신호는 제어 입력(44)를 통하여 제어된 이득 계수에 따라 가변 이득 증폭기(20)에서 반대로 증폭된다. 증폭기(10 및 20)은 모두 각각의 경로(15a 및 25a)를 통하여 결합된 부호 비트에 응답하여 중간-동작점을 안정화된다. 그러므로 경로(15a)상의 부호 비트는 경로(25a)상의 부호 비트의 반대로된다. 도시하지 않은 다른 예에서는, 스위치(45 및 46)가 사용되지 않고 가변 이득 증폭기의 출력만이 디지탈 신호로 변환된다. 이 예에서, 경로(15a)는 경로(25a)에 직접 접속되지만, 증폭기(10)을 안정화시키는데 사용하기 위해 경로(25a)상의 부호 비트를 반전시키기 위해 직렬로 된 인버터를 포함하는 것이 상이하다.

제 4 도에서, 도시한 가변 엔코더 회로는 제 3 도내의 가변 이득 증폭기(20)의 일예를 제공하는 소자외에도 종래 기술의 제 2 도의 (이에 대웅하게 표시된) 소자를 모두 포함한다. 캐패시터(12) 및 캐패시터(22)를 제외하고, 제 4 도의 모든 소자는 집적 회로내에 CMOS 트랜지스터 기술로 양호하게 집적된다. 이 예에서, 저역통과 필터(17 및 27)은 스위치된 캐패시터 저항에 의해 수행된다.

연산 증폭기(21)은 중간-점 동작 바이어스 전위에 대해 안정화 노드로써 사용되는 비-반전 입력을 포함한다. 바이어스 전위는 디지탈 출력(25)로부터 8KHz 샘플링 비로 부호 비트를 포착하여 보존하는 래치(26)으로부터의 부호 비트에 응답하여 캐패시터(22) 및 스위치된 캐패시터 저항(27)에 의해 발생된다. 저항소자(140)은 도선(41)올 통하여 저역 통과 필터(14)의 출력에 접속되고 도선(42)를 통하여 증폭기(21)의 출력에 접속된다. 증폭기(21)의 반전 입력은 캐패시터(약 5pf,23)을 통하여 이의 출력에 용량성으로 접속되고, 또한 가변 탭(43)에 의해 저항 소자(40)에도 접속된다. 탭은(44)로 도시한 제어 입력에 의해 변경될 수 있다.

증폭기(11)의 출력 중간 -점은 증폭기(11)과 증폭기(21)의 출력 사이의 전위차가 저항 소자(40) 양단에나타나도록 필터(14)를 통하여 직접 결합된다. 가변 탭(43)은, 조정될 때, 소자(22 및 27)의 적분 기능의 시점수보다 짧은 기간 동안에도 양호한 중간-점 주위에 유지되도록 증폭기(20)의 d.c. 출력을 역평형시키는 d.c. 전위차를 통하여 이동한다.

저항 소자(40)의 일예는 제 5 도에 더욱 상세하게 도시되어 있다. 이 예는 CMOS 기술로 집적되기에 특히 적합하게 되어 있다. C0-C31로 표시된 32열을 직렬스프링으로 배열되고 가변 탭(43)에 대응하는 레일(rail)에서 종료되는 10개의 전계 효과 트랜지스터를 각각 포함한다. R1-R32로 표시된 32개의 대응 저항 세그멘트는 도선(41 및 42) 사이에 직렬로 접속된다. 제1열 C0는 도선(41) 및 저항 세그멘트 R1의 접합부에 접속되고, 제2열 Cl은 도시된 저항 세그멘트 R1 및 R2 등 사이의 접합부에 접속된다.

제어 입력(43)은 A-F로 표시된 5개의 도선을 포함하는데, 이 도선들은 각각의 열내의 한 쌍의 전계 효과 트랜지스터의 (55)로 예시되고 반대 도전형으로 되어 있는 게이트 전극에 각각 접속된다. 편의상, 이것은 반전기흐(55')가 붙여져 있는 게이트 전극을 갖는 쌍중의 하나로 예시되어 있다.

예를 들어, 열 CO에서, FET(52)는 반전 기호를 포함하는 FET(53)과 쌍으로 된다. FET(52 및 53)은 모두 도선(43A)에 접속된 게이트 전극을 포함하지만, 01 FET(52 및 53)은 1개의 FET가 오프(OFF)일 때, 다른 것이 온(ON)으로 되도록 도선상의 제어 신호에 반대로 응답한다. 도면을 간단히 하기 위해, 제어 도선은 각각의 행에 각각 직선으로 교차하는 것으로 도시되어 있다. 이것은 각각의 FET의 게이트 전극이 각각의 제어 도선에 접속된다는 것을 나타내기 위한 것이다. 각각의 열내의 FET중의 절반은(54)로 예시된 바와 같은 도전 경로에 의해 각각 브릿지(bridge)된다. 도전 경로 또는 브릿지는 열 C0-C31중의 단 1개만이 제어 입력(44)에 인가된 소정의 5비트 2진 워드의 존재시에 스위치 온(ON)되도록 예정된 배열패턴으로 구성된다. 더욱 특정적으로, 이 패턴에서, 각각의 FTT 쌍중의 1개의 FET는 브릿지되고 다른 것은 브릿지되지 않으므로, 브릿지된 FET는 기능이 없게 된다. 그러므로, 각각의 도선 A-E는 각각의 행내에 각각의 FET쌍에 접속되더라도 각각의 행내의 1개의 FET에만 관하여 유효하게 된다. 이 특정한 구조는 편의상 MOS 기술로 실시예를 제조함으로써 편의하게 달성된다.

제 4 도내의 엔코더의 이 특정 예에서, 저항 소자는 52.7데시벨(decibel)의 범위를 통하여 1.7데시벨 스텝의 이득 변경을 제공하도록 배열된다.

Claims (18)

1. 입력 아날로그 신호의 샘플을 나타내는 디지탈 워드를 제공하기 위한 이득 제어가능한 아날로그/디지탈(A/T)) 엔코더에 있어서, 부호 비트를 포함하는 다수의 비트로 각각 구성되는 상기 디지탈 워드를 발생시키기 위한 아날로그/디지탈 변환기 회로(13), 입력 아날로그 신호에 응답하여 고정 이득 아날로그 신호를 발생시키고, 고정 이득 아날로그 신호에 대응하는 부호 비트에 응답하여 안정화되는 중간-동작점인 제1수단(10), 및 제1수단으로부터의 안정화된 중간-동작점 고정 이득 아날로그 신호에 응답하여 변화기 회로에 가변 제어 이득 아날로그 신호를 공급하기 위한 제2수단(20)을 포함하고, 제2수단으로부터의 가변 제어 이득 아날로그 신호가 디지탈 워드의 부호 비트에 응답하여 안정화되는 중간-동작점인 것을 특징으로 하는 A/D 엔코더.
2. 제 1 항에 있어서, 가변 제어 이득 아날로그 신호가 제1수단에 의해 발생된 고정 이득 아날로그 신호와 반대 관계로 제2수단으로부터 변환기 회로에 공급되는 것을 특정으로 하는 A/D 엔코더.
3. 제 1 항에 있어서, 제2수단이 제2수단내의 증폭량을 점하기 위해 외부적으로 공급된 제어 신호에 응답하는 것을 특징으로 하는 A/D 엔코더.
4. 제 3 항에 있어서, 외부적으로 공급된 제어 신호가 다수의 비트 2진 워드인 것올 특징으로 하는 A/D엔코더.
5. 제 1 항에 있어서, A/D 변환기 회로가 압축 A/D 변환기 회로인 것을 특징으로 하는 A/D 엔코더.
6. 제 1 항에 있어서, 제2수단이 고정 이득 아날로그 신호와 반대 관계로 상기 신호를 공급하고, 고정 이득아날로그 신호에 대응하는 상기 부호 비트를 제공하기 위해 상기 디지탈 워드의 부호 비트를 반전시키기 위한 수단(26)을 포함하는 것을 특징으로 하는 A/D 엔코더.
7. 아날로그 신호의 디지탈 워드 표시를 발생시키기 위한 변경가능한 이득 방법에 있어서, a) 아날로그 신호 및 이에 대응하는 제l부호 비트에 응답하여, 제1신호를 제공하기 위해 선정된 고정 이득으로 안정화된 중간-동작점 증폭하는 단계, b) 제1신호 및 제2신호에 대응하는 제2부호 비트에 응답하여, 제2신호를 제공하기 위해 제어가능하게 변화된 이득으로 안정화된 중간-동작점을 증폭하는 단계,(c) 제1신호를 제l부호 비트 이상 제공하기 위해 아날로그/디지탈 변환하고, 제2신호를 상기 제2부호 비트중의 한 비트를 각각 포함하는 다수의 비트워드를 제공하기 위해 아날로그/디지탈 변환하는 단계를 포함하고, 상기 다수의비트 워드가 제l신호에 따라 이득 가변되는 것을 특징으로하는 방법.
8. 제 7 항에 있어서, 제2신호가 제1신호를 반전 증폭함으로써 제1신호와 반대관계로 제공되는 것을 특징으로 하는 방법.
9. 제 7 항에 있어서, 제1신호가 외부적으로 공급된 제어 신호에 따르는 이득으로 증폭되는 것을 특징으로 하는 방법.
10. 제 9 항에 있어서, 외부적으로 공급된 제어 신호가 다수의 비트 2진 워드인 것을 특징으로 하는 방법.
11. 제 1 항에 있어서, 제1수단으로부터 고정 이득 아날로그 신호를 선택적으로 결합시키기 위한 스위치수단(45)를 포함하고, 고정 비율에서 제2수단으로부터 변환기 회로까지의 가변 제어 이득 아날로그 신호가 나이키스트 주파수(Niquist frequency)의 가변 제어 이득 아날로그 신호의 2배 이상으로 되며, 변환기 회로가 상기 고정 비율로 동작됨으로써, 제1 및 제2수단으로부터의 신호의 엔코더된 샘플이 변환기 회로의 출력에서 선택적으로 유용하게 되는 것을 특징으로 하는 이득 제어된 A/D 엔코더.
12. 부호 비트를 각각 포함하고 다수의 선택가능한 이득 관계로 입력 아날로그 신호의 샘플을 표시하는 다수의 디지탈 워드를 제공하기 위한 아날로그/디지탈 엔코더에 있어서, 나이키스트 주파수의 2배 이상의 비율로 디지탈 워드를 발생시키기 위한 아날로그/디지탈 변환기 수단(13), 제1 및 제2부호 비트 경로(15a,25a), 제1 및 제2입력 단자를 갖고 있고, 제l 및 제2아날호그 신호를 수신하기 위해 아날로그/디지탈변환기 수단의 입력을 선택적으로 결합시키기 위해 상기 비율로 동작할 수 있으며, 제1 및 제2아날로그 신호에 대응하는 부호 비트를 각각 제1 및 제2비트 경로에 선택적으로 결합시키기 위한 제1 및 제2출력 수단을 갖고 있는 스위치 수단(45), 아날로그 신호를 수신하기 위한 입력(9), 중간-동작점 바이어스 전위를 수신하기 위한 노드(18) 및 아날로그 신호의 고정 이득 재생물인 제1신호를 제공하기 위한 출력을 포함하는 고정 이득 비-반전 형태로 된 연산 증폭기(11)을 포함하는 제1증폭기 회로, 중간-점 바이어스 전위를 수신하기 위한 연산 증폭기의 비-반전 입력, 반전 입력 및 제1신호의 가변 이득 반전 재생물인 제2신호를 제공하기 위한 출력(42)와 공통인 노드를 포함하는 연산 증폭기(21)을 포함하는 제2증폭기 회로, 나이키스트 주파수 미만의 주파수 컷 오프 특성을 갖고 있고, 제1중폭기 회로의 출력과 스위치 수단의 제1입력 단자 사이에 접속되는 저역 통과 필터(14), 제1증폭기 회로의 노드에 접속되고, 제1부호 비트 발생의 극성에 응답하여 바이어스 전위를 발생시키기 위한 수단(17)을 포함하는 제1부호 비트 경로, 제2증폭기 회로의 노드에 겁속되고, 제2부호 비트 발생의 극성에 응답하여 바이어스 전위를 발생시키기 위한 수단(27)을 포함하는 제2부호 비트 경로, 및 저역 통과 필터 및 제1입력 단자의 제1접합부(41)과, 제2증폭기 회로 내의 연산증폭기의 출력 및 제2단자의 제2접합부(42) 사이에 접속되고, 2개 이상의 위치 사이로 가변할 수 있고 제2증폭기 수단 내의 연산 증폭기의 반전 입력에 접속되는 탭 수단(43)을 포함하는 저항 수단(40)을 포함하는것올 특징으로 하는 아날로그/디지탈 엔코더.
13. 제 1 항에 있어서, 제2수단이 계l과 제2수단의 출력 사이에 접속되고, 2개 이상의 전압 탭 위치를 포함하는 분압기(40)을 포함하는 것을 특징으로 하는 A/D 엔코더.
14. 제 1 항에 있어서, 제2수단이, 상기 제어 이득 아날로그 신호를 공급하기 위한 출력 및 반전 입력을 갖고 있는 차동 증폭기(2l), 및 제1수단의 출력과 차동 증폭기의 출력 사이에 접속되고, 반전 입력에 접속된 것 중 하나인 다수의 전압 탭 가능 위치(C0-C3l)을 포함하는 분압기(40)를 포함하는 것을 특징으로 하는 A/D 엔코더.
15. 제 l4 항에 있어서, 분압기가 다수의 저항 세그멘트(Rl-R32) 및 각각의 세그멘트와 반전 입력 사이에 접속되는 다수의 대응하는 스위치 수단(52)를 포함하는 것을 특정으로 하는 A/D 엔코더.
16. 제 15 항에 있어서, 각각의 상기 스위치 수단이 대응하는 게이트 제어 도선(A-D)에 공통으로 행끼리 접속되는 전게 효과 트랜지스터 장치(53)의 열로 구성되고, 전계효과 트랜지스터 장치가 반대 응답 조합으로 배열되고 선택적으로 브릿지되어, 상기 제어 도선에 인가되는 2진 워드가 한 열이 다른 열보다 높은 도전성으로 되게 하는 것을 특징으로 하는 A/D 엔코더.
17. 제 14 항에 있어서, 분압기가 n비트 2진 워드에 동작적으로 응답하고, 2진 워드를 인가하기 위한 n도선을 포함하며, n도선의 2p개의 스위칭 장치(52)를 제어하도록 접속되고, 각 2ⁿ개의 스위치 장치가 n개 이상의 스위칭 장치의 대응하는 열 내에 배열되며, 상기 열이 각각 공통 레일(43)과 제1수단의 출력과 제2수단 내에 차동 증폭기의 출력 사이에 직렬로 접속된 2ⁿ개의 저항 세그멘트(Rl-R32)을 갗고 있는 세그맨트된 저항 래일(43)에 대응하는 전압 탭 사이에 접속되고, 상기 공통 래일이 차동 증폭기의 반전 입력에 접속되는 것을 특징으로 하는 A/D 엔코더.
18. 제 1 항에 있어서, 제1 및 제2수단 중의 한 수단이 고정 이득 아날로그 신호에 대응하는 상기 부호 비트를 제공하기 위해 각각의 상기 디지탈 워드의 부호 비트에 응답하는 반전기(16 또는 26)을 포함하는 것을 특점으로 하는 A/D 엔코더.

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