JP3450336B2 - 能動電流分割を使用したｄ／ａ変換器およびｆｉｒフィルタの組合せ並びに方法 - Google Patents
能動電流分割を使用したｄ／ａ変換器およびｆｉｒフィルタの組合せ並びに方法Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0283—Filters characterised by the filter structure
- H03H17/0286—Combinations of filter structures
- H03H17/0289—Digital and active filter structures
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
- H03M3/504—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a finite impulse response [FIR] filter, i.e. FIRDAC
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Description
【発明の詳細な説明】
関連した特許出願に対する相互参照
この特許出願は、1995年２月16日に出願された現在特
許出願中の米国特許出願第08/389,362号明細書の一部継
続出願である。
許出願中の米国特許出願第08/389,362号明細書の一部継
続出願である。
発明の背景
1.発明の分野
本発明は、デジタルアナログFIRフィルタに関する。
特に、本発明は能動電流分割操縦技術を使用するデジタ
ルアナログフィルタに関する。
特に、本発明は能動電流分割操縦技術を使用するデジタ
ルアナログフィルタに関する。
2.関連技術の簡単な説明
これまでのデジタルアナログ（D/A）信号変換および
歳構成濾波方法は、いくつかの方法を含む。実際のD/A
変換プロセスは、単一の電流源およびシンクのような方
法を使用して、或は正または負のいずれかの基準電圧に
充電されたスイッチドキャパシタからの電荷を制動する
ことによって行われている。再構成濾波は、抵抗および
キャパシタを備えた連続時間能動フィルタ、抵抗、キャ
パシタおよびインダクタを使用する連続時間受動フィル
タ、またはスイッチドキャパシタフィルタ技術のような
能動および、または伝統的な受動濾波技術の組合わせを
使用することによって行われている。最近、再構成フィ
ルタとD/A変換器を組合せる濾波方法が技術的に知られ
るようになった。
歳構成濾波方法は、いくつかの方法を含む。実際のD/A
変換プロセスは、単一の電流源およびシンクのような方
法を使用して、或は正または負のいずれかの基準電圧に
充電されたスイッチドキャパシタからの電荷を制動する
ことによって行われている。再構成濾波は、抵抗および
キャパシタを備えた連続時間能動フィルタ、抵抗、キャ
パシタおよびインダクタを使用する連続時間受動フィル
タ、またはスイッチドキャパシタフィルタ技術のような
能動および、または伝統的な受動濾波技術の組合わせを
使用することによって行われている。最近、再構成フィ
ルタとD/A変換器を組合せる濾波方法が技術的に知られ
るようになった。
オーバーサンプリングされたD/A変換器は、一般に
（１）入来したデジタル信号のサンプリング速度をもっ
と高いサンプリング速度に上げる補間回路フィルタ、ま
たは直列のフィルタ群、（２）さらに高い周波数にその
大部分を配置する方法で量子化雑音を成形することによ
って信号を表すビットの数を少なくするデジタルシグマ
・デルタプロセッサ（または雑音成形装置）、（３）雑
音成形装置の出力をアナログ信号に変換するD/A変換
器、および（４）雑音成形装置によってより高い周波数
に配置された雑音を除去するか、或は実質上低下させる
アナログローパスフィルタ等の信号処理ブロックを含ん
でいる。
（１）入来したデジタル信号のサンプリング速度をもっ
と高いサンプリング速度に上げる補間回路フィルタ、ま
たは直列のフィルタ群、（２）さらに高い周波数にその
大部分を配置する方法で量子化雑音を成形することによ
って信号を表すビットの数を少なくするデジタルシグマ
・デルタプロセッサ（または雑音成形装置）、（３）雑
音成形装置の出力をアナログ信号に変換するD/A変換
器、および（４）雑音成形装置によってより高い周波数
に配置された雑音を除去するか、或は実質上低下させる
アナログローパスフィルタ等の信号処理ブロックを含ん
でいる。
全てのシグマ・デルタD/A変換器では、この変換方法
に固有の高周波雑音を濾波する必要がある。デジタル雑
音成形装置（デジタルシグマ・デルタ変調器）は、一般
にその出力として単一ビットを有する。単一ビットのデ
ジタル出力信号は、スイッチドキャパシタ技術またはス
イッチド電流源技術を使用してアナログ信号に変換され
る。一度この変換を行ってしまうと、高周波雑音の濾波
は種々の手段により為される。
に固有の高周波雑音を濾波する必要がある。デジタル雑
音成形装置（デジタルシグマ・デルタ変調器）は、一般
にその出力として単一ビットを有する。単一ビットのデ
ジタル出力信号は、スイッチドキャパシタ技術またはス
イッチド電流源技術を使用してアナログ信号に変換され
る。一度この変換を行ってしまうと、高周波雑音の濾波
は種々の手段により為される。
図１に示されているように、セミデジタル再構成フィ
ルタは典型的に、それぞれが関連した利得係数を有する
複数の装置を制御するためにタップを有する遅延ライ
ン、またはシフトレジスタを使用する。複数の装置の出
力は合計され、そのフィルタの単一の出力を形成する。
いくつかの場合において、個々の電流源が複数の装置と
して使用される。各電流源中の電流の量は、所望される
FIRフィルタ応答特性が得られるように設計される。各
電流源の出力は、各電流源と関連した遅延ラインタップ
における制御ビット（BN）の論理状態に応じて、電流合
計ノード（IOUT）または代りの電流合計ノード（IOUT
＊）に供給されるか、或は操縦される。電流合計ノード
の一方または両方における電流は、標準的な電流電圧変
換技術を使用して電圧に変換される。その後、過度に高
い周波数雑音を除去するために付加的な濾波が使用され
てもよい。
ルタは典型的に、それぞれが関連した利得係数を有する
複数の装置を制御するためにタップを有する遅延ライ
ン、またはシフトレジスタを使用する。複数の装置の出
力は合計され、そのフィルタの単一の出力を形成する。
いくつかの場合において、個々の電流源が複数の装置と
して使用される。各電流源中の電流の量は、所望される
FIRフィルタ応答特性が得られるように設計される。各
電流源の出力は、各電流源と関連した遅延ラインタップ
における制御ビット（BN）の論理状態に応じて、電流合
計ノード（IOUT）または代りの電流合計ノード（IOUT
＊）に供給されるか、或は操縦される。電流合計ノード
の一方または両方における電流は、標準的な電流電圧変
換技術を使用して電圧に変換される。その後、過度に高
い周波数雑音を除去するために付加的な濾波が使用され
てもよい。
別の場合には、セミデジタルフィルタFIR係数で表さ
れた複数の装置は、複数のキャパシタに蓄積された電荷
として表される。各キャパシタ上の電荷は、スイッチド
キャパシタ合計増幅器を使用することによって合計され
ることができる。ここでもまた、過度に高い任意の周波
数雑音を除去するために付加的な濾波が使用されてもよ
い。
れた複数の装置は、複数のキャパシタに蓄積された電荷
として表される。各キャパシタ上の電荷は、スイッチド
キャパシタ合計増幅器を使用することによって合計され
ることができる。ここでもまた、過度に高い任意の周波
数雑音を除去するために付加的な濾波が使用されてもよ
い。
別のセミデジタルフィルタ方式において、FIR係数
は、複数の抵抗を通った電流値として表される。各抵抗
は、個々の抵抗とそれぞれ関連した遅延ラインタップか
らの個々の制御ビットの状態に応じて電圧基準に選択的
に接続される。電流は、演算増幅器（op amp）の付近
の抵抗フィードバックによって合計されて電圧に変換さ
れる。上述された方法のように、任意の高周波雑音を除
去するために付加的な濾波を使用してもよい。
は、複数の抵抗を通った電流値として表される。各抵抗
は、個々の抵抗とそれぞれ関連した遅延ラインタップか
らの個々の制御ビットの状態に応じて電圧基準に選択的
に接続される。電流は、演算増幅器（op amp）の付近
の抵抗フィードバックによって合計されて電圧に変換さ
れる。上述された方法のように、任意の高周波雑音を除
去するために付加的な濾波を使用してもよい。
従来の電流操縦セミデジタルFIRフィルタは、直線抵
抗を有する、すなわち直線領域にバイアスされたFETま
たはCMOS伝送ゲートのような抵抗素子を有する電流路を
使用する。この結果生じるフィルタの抵抗素子の出力イ
ンピーダンスは比較的低い。従来のフィルタ回路におけ
る電流路に接続された演算増幅器（op amp）への入力
に対する任意のオフセットは、エラー項を生じさせる可
能性がある。各通路を通る電流は各通路における抵抗素
子の抵抗に依存しており、スイッチおよび演算増幅器の
状態はオフセットされるため、各通路中の電流によって
決定されるフィルタに対するFIR係数は、オフセットさ
れた演算増幅器の関数となる。このオフセット歪み項を
最少にするか、或は除去することが必要である。
抗を有する、すなわち直線領域にバイアスされたFETま
たはCMOS伝送ゲートのような抵抗素子を有する電流路を
使用する。この結果生じるフィルタの抵抗素子の出力イ
ンピーダンスは比較的低い。従来のフィルタ回路におけ
る電流路に接続された演算増幅器（op amp）への入力
に対する任意のオフセットは、エラー項を生じさせる可
能性がある。各通路を通る電流は各通路における抵抗素
子の抵抗に依存しており、スイッチおよび演算増幅器の
状態はオフセットされるため、各通路中の電流によって
決定されるフィルタに対するFIR係数は、オフセットさ
れた演算増幅器の関数となる。このオフセット歪み項を
最少にするか、或は除去することが必要である。
発明の概要
ここに記載する方法および装置は、単一の電流基準
と、複数の並列電流路を含む能動電流分割ネットワーク
とを使用するものである。各通路を通る電流は、各通路
と関連した遅延ラインタップにおける制御ビットの論理
レベルに応じて電流合計ノードまたは代りの電流合計ノ
ードにトランジスタにより能動的に操縦される。デジタ
ルシグマ・デルタ変調器からの出力信号である単一ビッ
トをシフトするシフトレジスタは、遅延ラインを形成す
る。シフトレジスタは、直列のフリップフロップ群を含
んでいる。
と、複数の並列電流路を含む能動電流分割ネットワーク
とを使用するものである。各通路を通る電流は、各通路
と関連した遅延ラインタップにおける制御ビットの論理
レベルに応じて電流合計ノードまたは代りの電流合計ノ
ードにトランジスタにより能動的に操縦される。デジタ
ルシグマ・デルタ変調器からの出力信号である単一ビッ
トをシフトするシフトレジスタは、遅延ラインを形成す
る。シフトレジスタは、直列のフリップフロップ群を含
んでいる。
各フリップフロップの出力は、その直列フリップフロ
ップ中の次のフリップフロップの入力を供給する。全て
のフリップフロップは、同じ速度でクロックされる。各
フリップフロップの出力はまた、各電流路と関連した制
御ビットを供給する。すなわち、個々の通路に対して制
御ビットが論理１ならば、通路を通る電流は電流合計ノ
ードに能動的に操縦される。制御ビットが論理０なら
ば、その電流は代りの電流合計ノードに能動的に操縦さ
れる。タップを有する遅延ライン、およびそのタップを
有する遅延ラインの中間点の加重された値（加重は各通
路のコンダクタンス値により決定される）から成る合計
された出力が供給されるため、有限インパルス応答（FI
R）フィルタが存在する。このようなフィルタは、当業
者にとって有効な技術を使用して設計されることができ
る。この技術を使用してバンドパス、バンド排除、ハイ
パスおよびローパスのような任意のタイプのフィルタが
構成されてもよい。本発明は、シグマ・デルタデータ変
換プロセスによって生成された高周波雑音を除去するこ
とが望ましいローパスフィルタに関する。
ップ中の次のフリップフロップの入力を供給する。全て
のフリップフロップは、同じ速度でクロックされる。各
フリップフロップの出力はまた、各電流路と関連した制
御ビットを供給する。すなわち、個々の通路に対して制
御ビットが論理１ならば、通路を通る電流は電流合計ノ
ードに能動的に操縦される。制御ビットが論理０なら
ば、その電流は代りの電流合計ノードに能動的に操縦さ
れる。タップを有する遅延ライン、およびそのタップを
有する遅延ラインの中間点の加重された値（加重は各通
路のコンダクタンス値により決定される）から成る合計
された出力が供給されるため、有限インパルス応答（FI
R）フィルタが存在する。このようなフィルタは、当業
者にとって有効な技術を使用して設計されることができ
る。この技術を使用してバンドパス、バンド排除、ハイ
パスおよびローパスのような任意のタイプのフィルタが
構成されてもよい。本発明は、シグマ・デルタデータ変
換プロセスによって生成された高周波雑音を除去するこ
とが望ましいローパスフィルタに関する。
飽和領域にバイアスされたトランジスタは、電流を能
動的に操縦するために各電流路において能動電流操縦素
子として使用される。この結果、各電流路中の素子が有
する出力インピーダンスは比較的高くなり、それによっ
て任意の演算増幅器のオフセットの影響が最小にされ
る。これによって、FIRフィルタ信号応答特性は、受動
抵抗素子が使用された場合よりその信頼性が高くなる。
動的に操縦するために各電流路において能動電流操縦素
子として使用される。この結果、各電流路中の素子が有
する出力インピーダンスは比較的高くなり、それによっ
て任意の演算増幅器のオフセットの影響が最小にされ
る。これによって、FIRフィルタ信号応答特性は、受動
抵抗素子が使用された場合よりその信頼性が高くなる。
図面の簡単な説明
図１は、複数の電流源を使用するセミデジタルFIRフ
ィルタの従来技術の実施形態を概略的に示す。
ィルタの従来技術の実施形態を概略的に示す。
図２は、単一の電流源および受動電流操縦技術を使用
した従来技術のセミデジタルFIRフィルタを概略的に示
す。
した従来技術のセミデジタルFIRフィルタを概略的に示
す。
図３は、電流源を使用して実効DCオフセットを除去す
る従来技術の実施形態を概略的に示す。
る従来技術の実施形態を概略的に示す。
図４は、差動電流および差動電圧を使用する本発明の
１実施形態を概略的に示す。
１実施形態を概略的に示す。
図5a乃至ｃは、図２および３のスイッチと関連した抵
抗路またはR0およびR1を構成するための種々の従来技術
による実施形態を概略的に示す。
抗路またはR0およびR1を構成するための種々の従来技術
による実施形態を概略的に示す。
図６は、単一の電流源および能動電流操縦技術を使用
した本発明のセミデジタルFIRフィルタを概略的に示
す。
した本発明のセミデジタルFIRフィルタを概略的に示
す。
図７は、電流源を使用して実効DCオフセットを除去す
る本発明の１実施形態を概略的に示す。
る本発明の１実施形態を概略的に示す。
好ましい実施形態の詳細な説明
本発明は、単一の基準電流IREF、能動電流分割ネット
ワーク、電流操縦ネットワーク中の個々のトランジスタ
素子のそれぞれの出力を操縦する方法、電流合計ノー
ド、代りの電流合計ノード、および電流合計ノード中の
電流を電圧に変換する方法を使用する。
ワーク、電流操縦ネットワーク中の個々のトランジスタ
素子のそれぞれの出力を操縦する方法、電流合計ノー
ド、代りの電流合計ノード、および電流合計ノード中の
電流を電圧に変換する方法を使用する。
図１は、複数の電流源52および53を使用するセミデジ
タルFIRフィルタ50の従来技術の構造を示している。シ
グマ・デルタ変調器16からの１ビット出力は、シフトレ
ジスタ14に入力信号12として入力される。シグマ・デル
タ変調器16は、補間回路および雑音成形回路を含んでい
ることが好ましい。本出願人に譲渡された1994年11月２
日出願の米国特許出願第08/333,399号明細書（“Digita
l Interpolation Circuit for A digital−to−analo
g Converter Circuit"）には好ましいデジタル補間回路
が記載されているが、技術的に知られている種々の補間
回路が使用されてもよい。同様に、本出願人に譲渡され
た1994年11月２日出願の米国特許出願第08/333,386号明
細書（“Digital Noise shaper Circuit"）には好まし
い雑音成形回路が記載されているが、種々のデジタル雑
音成形回路が使用されてもよい。
タルFIRフィルタ50の従来技術の構造を示している。シ
グマ・デルタ変調器16からの１ビット出力は、シフトレ
ジスタ14に入力信号12として入力される。シグマ・デル
タ変調器16は、補間回路および雑音成形回路を含んでい
ることが好ましい。本出願人に譲渡された1994年11月２
日出願の米国特許出願第08/333,399号明細書（“Digita
l Interpolation Circuit for A digital−to−analo
g Converter Circuit"）には好ましいデジタル補間回路
が記載されているが、技術的に知られている種々の補間
回路が使用されてもよい。同様に、本出願人に譲渡され
た1994年11月２日出願の米国特許出願第08/333,386号明
細書（“Digital Noise shaper Circuit"）には好まし
い雑音成形回路が記載されているが、種々のデジタル雑
音成形回路が使用されてもよい。
電流は、非反転電流スイッチ（B0,B1）を通って非反
転電流合計ノード62に流れ、また反転電流スイッチ（B0
＊,B1＊）を通って反転電流合計ノード58に流れる。ス
イッチB0およびB0＊は、シフトレジスタ14の出力タップ
B0の論理レベルによって制御される。スイッチB1および
B1＊は、出力タップB1の論理レベルによって制御され
る。出力タップB0が論理０ならば、反転電流スイッチB0
＊は閉じられ、かつ非反転電流スイッチB0は開かれて、
電流源52から反転電流合計ノード58に電流を流す。出力
タップB0が論理１ならば、非反転電流スイッチB0は閉じ
られ、かつ反転電流スイッチB0＊は開かれて、電流源52
から非反転電流合計ノード62に電流を流す。非反転電流
スイッチB1および反転電流スイッチB1＊は同様に機能
し、シフトレジスタ出力タップB1の論理値に応じて電流
源53から非反転電流合計ノード62または反転電流合計ノ
ード58に電流を流す。
転電流合計ノード62に流れ、また反転電流スイッチ（B0
＊,B1＊）を通って反転電流合計ノード58に流れる。ス
イッチB0およびB0＊は、シフトレジスタ14の出力タップ
B0の論理レベルによって制御される。スイッチB1および
B1＊は、出力タップB1の論理レベルによって制御され
る。出力タップB0が論理０ならば、反転電流スイッチB0
＊は閉じられ、かつ非反転電流スイッチB0は開かれて、
電流源52から反転電流合計ノード58に電流を流す。出力
タップB0が論理１ならば、非反転電流スイッチB0は閉じ
られ、かつ反転電流スイッチB0＊は開かれて、電流源52
から非反転電流合計ノード62に電流を流す。非反転電流
スイッチB1および反転電流スイッチB1＊は同様に機能
し、シフトレジスタ出力タップB1の論理値に応じて電流
源53から非反転電流合計ノード62または反転電流合計ノ
ード58に電流を流す。
図２は、従来技術のセミデジタルFIRフィルタ電流操
縦回路10を示す。図２は、出力タップB0およびB1のよう
なシフトレジスタ14からそれぞれ出力された２つの制御
ビット（B0およびB1）並びにそれらの論理反転ビット
（B0＊およびB1＊）を含む電流操縦回路10を示してい
る。これらの制御ビットは、個々の抵抗路21,23におけ
る電流が非反転電流合計ノード62（IOUT）か、または代
りの電流合計ノードすなわち反転電流合計ノード58（I
OUT＊）のどちらに操縦されるかを制御するために使用
される。抵抗路21,23を通った個々の電流が一定状態の
ままであるために、電流合計ノード62,58（IOUTおよびI
OUT＊）は同じ電圧に保持されなければならない。図２
に示された例に対して、合計ノード62および58（IOUTお
よびIOUT＊）はゼロボルトであると仮定する。したがっ
て、抵抗素子R0で表される抵抗路21を通る電流は以下の
式によって表される： I0＝IREF［R1/（R0＋R1）］ 同様に、抵抗素子R1で表される抵抗路23を通る電流は以
下の式によって与えられる： I1＝IREF［R0/（R0＋R1）］ したがって、非反転電流合計ノード62（IOUT）における
電流は以下の式で表されることができる： IOUT（ｋ）＝I0［ｘ（ｋ）］＋I1x［ｘ（ｋ−１）］ ここで、ｘ（ｋ）は、図１に示されたデジタル入力信号
12であり、入力信号12（ｘ（ｋ））はシグマ・デルタ変
調器16からの出力であり、IOUT（ｋ）は非反転電流合計
ノード62における出力電流を表し、I0およびI1はそれぞ
れR0およびR1に対する２つの抵抗路21,23を通る電流で
ある。
縦回路10を示す。図２は、出力タップB0およびB1のよう
なシフトレジスタ14からそれぞれ出力された２つの制御
ビット（B0およびB1）並びにそれらの論理反転ビット
（B0＊およびB1＊）を含む電流操縦回路10を示してい
る。これらの制御ビットは、個々の抵抗路21,23におけ
る電流が非反転電流合計ノード62（IOUT）か、または代
りの電流合計ノードすなわち反転電流合計ノード58（I
OUT＊）のどちらに操縦されるかを制御するために使用
される。抵抗路21,23を通った個々の電流が一定状態の
ままであるために、電流合計ノード62,58（IOUTおよびI
OUT＊）は同じ電圧に保持されなければならない。図２
に示された例に対して、合計ノード62および58（IOUTお
よびIOUT＊）はゼロボルトであると仮定する。したがっ
て、抵抗素子R0で表される抵抗路21を通る電流は以下の
式によって表される： I0＝IREF［R1/（R0＋R1）］ 同様に、抵抗素子R1で表される抵抗路23を通る電流は以
下の式によって与えられる： I1＝IREF［R0/（R0＋R1）］ したがって、非反転電流合計ノード62（IOUT）における
電流は以下の式で表されることができる： IOUT（ｋ）＝I0［ｘ（ｋ）］＋I1x［ｘ（ｋ−１）］ ここで、ｘ（ｋ）は、図１に示されたデジタル入力信号
12であり、入力信号12（ｘ（ｋ））はシグマ・デルタ変
調器16からの出力であり、IOUT（ｋ）は非反転電流合計
ノード62における出力電流を表し、I0およびI1はそれぞ
れR0およびR1に対する２つの抵抗路21,23を通る電流で
ある。
FIRフィルタの標準的な式は、次式によって与えられ
る： ｙ（ｋ）＝a0［ｘ（ｋ）］＋a1［ｘ（ｋ−１）］ ＋…an［ｘ（ｋ−ｎ）］ 非反転電流IOUT（ｋ）の式は、ｙ（ｋ）と同じ形態のも
のであるため、図１に示された構造はFIRフィルタであ
る。非反転電流IOUT（ｋ）の式はまた、上記の式によっ
て与えられているようにI0およびI1を、それらの等価な
関数である電流源IREF、抵抗素子R0およびR1で置換する
ことによって次のように表されることができる： IOUT（ｋ）＝［IREF［R1/（R0＋R1）］］ｘ（ｋ） ＋［IREF［R0/（R0＋R1）］］ｘ（ｋ−
１） 表１は、図２におけるスイッチB0およびB1の全ての可
能性に対する合計電流IOUTおよびIOUT＊を表している。
る： ｙ（ｋ）＝a0［ｘ（ｋ）］＋a1［ｘ（ｋ−１）］ ＋…an［ｘ（ｋ−ｎ）］ 非反転電流IOUT（ｋ）の式は、ｙ（ｋ）と同じ形態のも
のであるため、図１に示された構造はFIRフィルタであ
る。非反転電流IOUT（ｋ）の式はまた、上記の式によっ
て与えられているようにI0およびI1を、それらの等価な
関数である電流源IREF、抵抗素子R0およびR1で置換する
ことによって次のように表されることができる： IOUT（ｋ）＝［IREF［R1/（R0＋R1）］］ｘ（ｋ） ＋［IREF［R0/（R0＋R1）］］ｘ（ｋ−
１） 表１は、図２におけるスイッチB0およびB1の全ての可
能性に対する合計電流IOUTおよびIOUT＊を表している。
図１において、入力信号12（ｘ（ｋ））は論理０または
論理１の値だけをとることができるため、電流合計ノー
ドIOUTおよびIOUt＊はゼロまたは正の値にのみ等しい。
事実、両方の電流合計ノードIOUTおよびIOUT＊は、ゼロ
から電流源IREF（図２）の値までの値をとる。したがっ
て、図２に示された構造は、IREF/2の値と実効DCオフセ
ットを加算する。これは、図３に示されているように電
流合計ノードIOUTおよびIOUT＊から固定した量の電流I
REF/2を減算することによって容易に除去されることが
できる。表２は、両方の電流合計ノードIOUTおよびIOUT
＊が−IREF/2からIREF/2までの値をとることを示す。
論理１の値だけをとることができるため、電流合計ノー
ドIOUTおよびIOUt＊はゼロまたは正の値にのみ等しい。
事実、両方の電流合計ノードIOUTおよびIOUT＊は、ゼロ
から電流源IREF（図２）の値までの値をとる。したがっ
て、図２に示された構造は、IREF/2の値と実効DCオフセ
ットを加算する。これは、図３に示されているように電
流合計ノードIOUTおよびIOUT＊から固定した量の電流I
REF/2を減算することによって容易に除去されることが
できる。表２は、両方の電流合計ノードIOUTおよびIOUT
＊が−IREF/2からIREF/2までの値をとることを示す。
事実、スイッチB0およびB1の各組合せに対して、反転電
流合計ノード58IOUT＊の値は、負の非反転電流合計ノー
ド62−［IOUT］に等しい。したがって、反転および非反
転電流合計は実質的に差動的である。この差動電流の実
施形態は発生する可能性のある任意の偶数次歪みを除去
するために使用される。
流合計ノード58IOUT＊の値は、負の非反転電流合計ノー
ド62−［IOUT］に等しい。したがって、反転および非反
転電流合計は実質的に差動的である。この差動電流の実
施形態は発生する可能性のある任意の偶数次歪みを除去
するために使用される。
図４は、演算増幅器回路20および22を介して差動電流
から差動電圧に電流合計ノードIOUTおよびIOUT＊を変換
する方法を示す。各演算増幅器回路20および22は、演算
増幅器25およびフィードバック抵抗30を含む。所望なら
ば、この実施形態における差動電圧は、図４に示されて
いるように演算増幅器27と共に直列入力抵抗RA、電圧分
割抵抗ネットワークRCおよびRD並びにフィードバック抵
抗RBを使用するシングルエンデッド電圧37に変換されて
もよい。上述されたように、図４においてフィードバッ
ク抵抗30にキャパシタCFを並列に接続することによって
過度に高い周波数雑音の付加的な濾波を行うことができ
る。
から差動電圧に電流合計ノードIOUTおよびIOUT＊を変換
する方法を示す。各演算増幅器回路20および22は、演算
増幅器25およびフィードバック抵抗30を含む。所望なら
ば、この実施形態における差動電圧は、図４に示されて
いるように演算増幅器27と共に直列入力抵抗RA、電圧分
割抵抗ネットワークRCおよびRD並びにフィードバック抵
抗RBを使用するシングルエンデッド電圧37に変換されて
もよい。上述されたように、図４においてフィードバッ
ク抵抗30にキャパシタCFを並列に接続することによって
過度に高い周波数雑音の付加的な濾波を行うことができ
る。
図２および３の抵抗素子R0およびR1並びに関連したス
イッチB0,B0＊,B1,B1＊を介する抵抗路21および23を構
成するためにいくつかの従来技術を使用することができ
る。抵抗素子R0およびR1は、図２および３に示されてい
るような抵抗であってよい。図5aに示されているよう
に、明白な抵抗Riおよび１対のスイッチBiおよびBi＊が
抵抗路25および27を構成するために使用される。抵抗Ri
は、ポリシリコン抵抗、拡散抵抗、薄膜抵抗として、或
は標準的な抵抗形成方法の任意のものによって実現され
ることができる。スイッチBiおよびBi＊は、スイッチと
して動作するようにCMOS伝送ゲートT1およびT2または単
一のMOSFETを使用することによって形成されてもよい。
図5aの技術において、個々の抵抗路25または27の抵抗
は、明白な抵抗Ri＋スイッチBiまたはBi＊の実効的な
“オン”抵抗の和である。T1およびT2の“オン”抵抗を
Riに関して無視できる程度にするように注意しなければ
ならない。或はその代りとして、スイッチBiまたはBi＊
の“オン”抵抗は、Riを計算するために使用される同じ
比で比例されてもよい。しかしながら、上述された図１
に示された従来技術のように、実効スタティックスイッ
チの“オン”抵抗における任意のエラーは、フィルタの
実効FIR係数を変化させるに過ぎず、フィルタの直線性
には影響を与えない。
イッチB0,B0＊,B1,B1＊を介する抵抗路21および23を構
成するためにいくつかの従来技術を使用することができ
る。抵抗素子R0およびR1は、図２および３に示されてい
るような抵抗であってよい。図5aに示されているよう
に、明白な抵抗Riおよび１対のスイッチBiおよびBi＊が
抵抗路25および27を構成するために使用される。抵抗Ri
は、ポリシリコン抵抗、拡散抵抗、薄膜抵抗として、或
は標準的な抵抗形成方法の任意のものによって実現され
ることができる。スイッチBiおよびBi＊は、スイッチと
して動作するようにCMOS伝送ゲートT1およびT2または単
一のMOSFETを使用することによって形成されてもよい。
図5aの技術において、個々の抵抗路25または27の抵抗
は、明白な抵抗Ri＋スイッチBiまたはBi＊の実効的な
“オン”抵抗の和である。T1およびT2の“オン”抵抗を
Riに関して無視できる程度にするように注意しなければ
ならない。或はその代りとして、スイッチBiまたはBi＊
の“オン”抵抗は、Riを計算するために使用される同じ
比で比例されてもよい。しかしながら、上述された図１
に示された従来技術のように、実効スタティックスイッ
チの“オン”抵抗における任意のエラーは、フィルタの
実効FIR係数を変化させるに過ぎず、フィルタの直線性
には影響を与えない。
抵抗路25および27を構成するために使用されることの
できる別の技術は、図5bに示されており、オンに切換え
られた時に三極素子（直線または抵抗）領域においてバ
イアスされるCMOS伝送ゲートT1または単一のMOSFETトラ
ンジスタの実効“オン”抵抗として図２および３中のR0
またはR1を形成する。図5bにおいて、T1はR0またはR1の
実効抵抗を表す。スイッチBiおよびBi＊は同様にしてCM
OS伝送ゲートT2およびT3または単一のMOSFETトランジス
タとして形成される。スイッチBiおよびBi＊は、ゲート
T2の実効“オン”抵抗がゲートT3の実効“オン”抵抗と
同一であるように設計される。したがって、抵抗路25ま
たは27の実効抵抗は、ゲートT1の“オン”抵抗＋ゲート
T2またはT3の“オン”抵抗の和である。図5aに対して上
述された技術のように、ゲートT2およびT3の“オン”抵
抗はゲートT1の“オン”抵抗に関して無視できる程度に
されるか、或はそれらはゲートT1のオン抵抗を計算する
ために使用される同じ比で比例されなければならない。
再び、実効スタティックスイッチの“オン”抵抗におけ
る任意のエラーは、実効FIRフィルタ係数を変化させる
に過ぎず、電流合計ノード62および58におけるアナログ
信号IOUTおよびIOUT＊の直線性には影響を与えない。
できる別の技術は、図5bに示されており、オンに切換え
られた時に三極素子（直線または抵抗）領域においてバ
イアスされるCMOS伝送ゲートT1または単一のMOSFETトラ
ンジスタの実効“オン”抵抗として図２および３中のR0
またはR1を形成する。図5bにおいて、T1はR0またはR1の
実効抵抗を表す。スイッチBiおよびBi＊は同様にしてCM
OS伝送ゲートT2およびT3または単一のMOSFETトランジス
タとして形成される。スイッチBiおよびBi＊は、ゲート
T2の実効“オン”抵抗がゲートT3の実効“オン”抵抗と
同一であるように設計される。したがって、抵抗路25ま
たは27の実効抵抗は、ゲートT1の“オン”抵抗＋ゲート
T2またはT3の“オン”抵抗の和である。図5aに対して上
述された技術のように、ゲートT2およびT3の“オン”抵
抗はゲートT1の“オン”抵抗に関して無視できる程度に
されるか、或はそれらはゲートT1のオン抵抗を計算する
ために使用される同じ比で比例されなければならない。
再び、実効スタティックスイッチの“オン”抵抗におけ
る任意のエラーは、実効FIRフィルタ係数を変化させる
に過ぎず、電流合計ノード62および58におけるアナログ
信号IOUTおよびIOUT＊の直線性には影響を与えない。
図5cには、抵抗路25および27を構成するために使用さ
れることのできる別の従来技術が示されている。抵抗素
子R0およびR1並びにスイッチB0,B0＊,B1およびB1＊は、
個々のCMOS伝送ゲートTAおよびTB、または単一のMOSFET
トランジスタとして構成される。この場合、ゲートTAの
“オン”抵抗は、ゲートTBの“オン”抵抗に等しいよう
に設計される。したがって、抵抗路25または27の実効抵
抗は、ゲートTAまたはTBの“オン”抵抗である。図5aま
たは5bに示された上記の方法のように、実効スタティッ
ク“オン”抵抗における任意のエラーは、実効FIRフィ
ルタ係数（したがってフィルタの周波数応答特性）を変
化させるに過ぎず、この技術を使用した結果生じたアナ
ログ信号の直線性は変化させない。
れることのできる別の従来技術が示されている。抵抗素
子R0およびR1並びにスイッチB0,B0＊,B1およびB1＊は、
個々のCMOS伝送ゲートTAおよびTB、または単一のMOSFET
トランジスタとして構成される。この場合、ゲートTAの
“オン”抵抗は、ゲートTBの“オン”抵抗に等しいよう
に設計される。したがって、抵抗路25または27の実効抵
抗は、ゲートTAまたはTBの“オン”抵抗である。図5aま
たは5bに示された上記の方法のように、実効スタティッ
ク“オン”抵抗における任意のエラーは、実効FIRフィ
ルタ係数（したがってフィルタの周波数応答特性）を変
化させるに過ぎず、この技術を使用した結果生じたアナ
ログ信号の直線性は変化させない。
図２および３の電流操縦構造が直線性である主な理由
は、各抵抗路21または23を通る実効電流が他方の抵抗路
の任意のものを通った電流に依存しないためである。し
たがって、理想的に抵抗路21または23を通る電流は図１
の１ビットデジタル入力信号12x（ｋ）に依存しない。
これは、上述され、図5a乃至ｃに示された３つの技術の
理想的な場合に対して事実である。しかしながら、実際
にはこれは完全に事実というわけではない。
は、各抵抗路21または23を通る実効電流が他方の抵抗路
の任意のものを通った電流に依存しないためである。し
たがって、理想的に抵抗路21または23を通る電流は図１
の１ビットデジタル入力信号12x（ｋ）に依存しない。
これは、上述され、図5a乃至ｃに示された３つの技術の
理想的な場合に対して事実である。しかしながら、実際
にはこれは完全に事実というわけではない。
図5cにおいて、ランダム製造抵抗値の不整合のため
に、ゲートTAの“オン”抵抗がゲートTBの“オン”抵抗
に等しくない場合、例えばTAおよびTBBの大きさが公称
的に同じであると仮定すると、シフトレジスタ出力タッ
プBiが論理１である時にスイッチTAを通る電流IAは、出
力タップBiが論理０の時にゲートTBを通る電流IBに等し
くない。これは、抵抗路25または27を通る電流Iiが一定
ではなく、入力信号12x（ｋ）に依存していることを意
味する。この考えは、図5aおよび5bに示されている実施
形態にも適用される。全体的なFIRフィルタ構造は電流
分割器として構成されているため、電流路25または27の
１つにおける電流が変化した場合、全電流が基準電流I
REFに等しい状態であるために、全ての通路25および27
を通る電流の量は変化しなければならない。したがっ
て、高調波歪みの電位が結果的に生じる可能性がある。
最初の仮定の１つは、電流合計ノードIOUTおよびIOUT＊
の値が同じ電位に保持されなければならないことであ
る。実際にはこれは、ランダム演算増幅器オフセット電
圧のために実際にはあり得ない。幸い、高調波歪みは量
的には偶数次であり、差動非反転および反転電流IOUTお
よびIOUT＊を使用し、かつそれらを図４に示されている
差動電圧に変換することにより、全体的な高調波歪みが
減少される。
に、ゲートTAの“オン”抵抗がゲートTBの“オン”抵抗
に等しくない場合、例えばTAおよびTBBの大きさが公称
的に同じであると仮定すると、シフトレジスタ出力タッ
プBiが論理１である時にスイッチTAを通る電流IAは、出
力タップBiが論理０の時にゲートTBを通る電流IBに等し
くない。これは、抵抗路25または27を通る電流Iiが一定
ではなく、入力信号12x（ｋ）に依存していることを意
味する。この考えは、図5aおよび5bに示されている実施
形態にも適用される。全体的なFIRフィルタ構造は電流
分割器として構成されているため、電流路25または27の
１つにおける電流が変化した場合、全電流が基準電流I
REFに等しい状態であるために、全ての通路25および27
を通る電流の量は変化しなければならない。したがっ
て、高調波歪みの電位が結果的に生じる可能性がある。
最初の仮定の１つは、電流合計ノードIOUTおよびIOUT＊
の値が同じ電位に保持されなければならないことであ
る。実際にはこれは、ランダム演算増幅器オフセット電
圧のために実際にはあり得ない。幸い、高調波歪みは量
的には偶数次であり、差動非反転および反転電流IOUTお
よびIOUT＊を使用し、かつそれらを図４に示されている
差動電圧に変換することにより、全体的な高調波歪みが
減少される。
図６は、複数の電流路を通る電流を能動的に操縦する
本発明のFIRフィルタ回路50および方法を示す。単一の
電流源IREFは信号VBIAS1によってバイアスされる。IREF
はMOSトランジスタT0乃至T2によって小さい分枝電流に
分割され、それらは電流分枝すなわち通路31、33および
35をそれぞれ通った電流を能動的に操縦するために飽和
領域にバイアスされている。トランジスタT0乃至T2は飽
和領域に信号VBIAS2によってバイアスされ、その結果比
較的高い出力インピーダンスを有するトランジスタにな
る。FIRフィルタ回路50の各分枝における電流の量は、
全てのW/L比の和に関する個々のトランジスタT0乃至T2
それぞれの実効W/L比によって決定される。各トランジ
スタは同じゲート電圧および同じドレイン電圧を有して
いるため、大きいW/L比を有するトランジスタは小さいW
/L比を有するものより比例的に大きい電流を導く。各ト
ランジスタのW/L比は、FIRフィルタ回路50の実効係数を
構成するような大きさにされる。
本発明のFIRフィルタ回路50および方法を示す。単一の
電流源IREFは信号VBIAS1によってバイアスされる。IREF
はMOSトランジスタT0乃至T2によって小さい分枝電流に
分割され、それらは電流分枝すなわち通路31、33および
35をそれぞれ通った電流を能動的に操縦するために飽和
領域にバイアスされている。トランジスタT0乃至T2は飽
和領域に信号VBIAS2によってバイアスされ、その結果比
較的高い出力インピーダンスを有するトランジスタにな
る。FIRフィルタ回路50の各分枝における電流の量は、
全てのW/L比の和に関する個々のトランジスタT0乃至T2
それぞれの実効W/L比によって決定される。各トランジ
スタは同じゲート電圧および同じドレイン電圧を有して
いるため、大きいW/L比を有するトランジスタは小さいW
/L比を有するものより比例的に大きい電流を導く。各ト
ランジスタのW/L比は、FIRフィルタ回路50の実効係数を
構成するような大きさにされる。
各分枝を通る電流は以下の式によって定められる：
Ii＝IREF＊（W/L）i/（W/L）total
上記の式において、IREFは単一の主電流であり、（W/
L）ｉは各トランジスタのW/L比であり、（W/L）totalは
全てのトランジスタの全てのW/L比の和である。したが
って、この技術によって構成された（ｎ＋１）のタップ
を有するセミデジタルFIRフィルタは、以下の式によっ
て表された出力電流を生成する： IOUT＝Z0＊IREF＋Z1＊IREF＊Z-1 ＋Z2＊IREF＊Z-2＋…＋Zn＊IREF＊Z-n ここで、Ziは（W/L）i/（W/L）totalである。
L）ｉは各トランジスタのW/L比であり、（W/L）totalは
全てのトランジスタの全てのW/L比の和である。したが
って、この技術によって構成された（ｎ＋１）のタップ
を有するセミデジタルFIRフィルタは、以下の式によっ
て表された出力電流を生成する： IOUT＝Z0＊IREF＋Z1＊IREF＊Z-1 ＋Z2＊IREF＊Z-2＋…＋Zn＊IREF＊Z-n ここで、Ziは（W/L）i/（W/L）totalである。
図７に示されているように、差動電流出力IOUTおよび
IOUT＊を有する能動的なDCオフセット補償電流操縦フィ
ルタ回路100は、図２および３に関して上述された理由
のためにDCオフセットの影響を減少するためにIOUTおよ
びIOUT＊に接続されたDCオフセット電流シンクIREF/2を
含む。図４の差動電流電圧変換回路29は、図４および６
のIOUTラインが接続され、かつ図４および６のIOUT＊ラ
インが接続されるように、図６の能動電流操縦FIRフィ
ルタ回路50または図７の回路100に接続されている。図
６および７におけるトランジスタT0乃至T2の比較的高い
出力インピーダンスにより、図４の演算増幅器25の入力
における任意のオフセットの影響が最小にされる。
IOUT＊を有する能動的なDCオフセット補償電流操縦フィ
ルタ回路100は、図２および３に関して上述された理由
のためにDCオフセットの影響を減少するためにIOUTおよ
びIOUT＊に接続されたDCオフセット電流シンクIREF/2を
含む。図４の差動電流電圧変換回路29は、図４および６
のIOUTラインが接続され、かつ図４および６のIOUT＊ラ
インが接続されるように、図６の能動電流操縦FIRフィ
ルタ回路50または図７の回路100に接続されている。図
６および７におけるトランジスタT0乃至T2の比較的高い
出力インピーダンスにより、図４の演算増幅器25の入力
における任意のオフセットの影響が最小にされる。
図６および７のスイッチB0およびB0＊等は、CMOS伝送
ゲートを使用して、或は直線領域にバイアスされた単一
のMOSFETトランジスタを使用して構成されてもよい。
ゲートを使用して、或は直線領域にバイアスされた単一
のMOSFETトランジスタを使用して構成されてもよい。
このようにして、本発明は、その目的を実行し、かつ
ここに記載された結果および利点並びにその説明から明
らかにされる他の結果および利点を得るように適切に適
応される。本発明の好ましい実施形態が説明のために示
されてきたが、当業者はここに記載された実施形態に対
する種々の変更および修正を容易に認識し、これら変更
および修正は以下の請求の範囲に記載された本発明の技
術的範囲内に含まれている。
ここに記載された結果および利点並びにその説明から明
らかにされる他の結果および利点を得るように適切に適
応される。本発明の好ましい実施形態が説明のために示
されてきたが、当業者はここに記載された実施形態に対
する種々の変更および修正を容易に認識し、これら変更
および修正は以下の請求の範囲に記載された本発明の技
術的範囲内に含まれている。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平５−145423（ＪＰ，Ａ)
特開 昭64−25612（ＪＰ，Ａ)
特開 昭57−31221（ＪＰ，Ａ)
Ｄ．Ｋ．Ｓｕ ｅｔ ａｌ．，Ａ Ｃ
ＭＯＳ Ｏｖｅｒｓａｍｐｌｉｎｇ Ｄ
／Ａ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ
Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｓｅｍｉｄ
ｉｇｉｔａｌ Ｒｅｃｏｎｓｔｒｕｃｔ
ｉｏｎ Ｆｉｌｔｅｒ，ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡ
ＴＥ ＣＩＲＣＵＩＴＳ，米国，ＩＥＥ
Ｅ，1993年12月，ＶＯＬ．28，ＮＯ.
12，ＰＰ1224−1233
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/02
H03H 17/02 601
H03H 17/06 661
H03M 1/74
Claims (21)
- 【請求項１】（ａ）１ビットデジタル入力流および複数
の出力タップを有し、前記各出力タップが論理１または
論理０の値を有する１ビット信号を供給するシフトレジ
スタと、 （ｂ）各電流路が高い出力インピーダンスを有する能動
素子を含み、前記各能動素子が共通の電流源と、能動ハ
イスイッチの第１の端子と、および能動ロースイッチの
第１の端子とに接続されている複数の電流路とを具備し
ているデジタルアナログ変換回路用のFIRフィルタにお
いて、 前記シフトレジスタの単一の前記出力タップは、単一の
電流路の前記能動ハイスイッチおよび前記能動ロースイ
ッチを制御するために使用され、 前記複数の電流路のそれぞれの前記各能動ハイスイッチ
の第２の端子は、非反転出力電流路に接続され、前記複
数の電流路のそれぞれの前記各能動ロースイッチの第２
の端子は、反転出力電流路に接続されていることを特徴
とするデジタルアナログ変換回路用のFIRフィルタ。 - 【請求項２】前記１ビットデジタル入力流はオーバーサ
ンプリングされたシグマ・デルタ変換器回路から出力さ
れる請求項１記載のフィルタ。 - 【請求項３】前記シグマ・デルタ変換器回路はデジタル
補間回路および雑音成形回路を含んでおり、前記雑音成
形回路からの出力は前記FIRフィルタの前記シフトレジ
スタに入力された前記１ビットデジタル入力流を含んで
いる請求項２記載のフィルタ。 - 【請求項４】さらに、前記非反転電流路に接続された入
力および第１の演算増幅器の入力と第１の演算増幅器の
出力との間に接続された第１のフィードバック抵抗を有
する第１の演算増幅器回路と、 前記反転電流路に接続された入力および前記第２の演算
増幅器の入力と第２の演算増幅器の出力との間に接続さ
れた第２のフィードバック抵抗を有する第２の演算増幅
器回路とを具備している差動電流電圧変換回路を含み、 前記第１および第２の演算増幅器の出力から出力された
電圧は差動出力電圧を構成している請求項１記載のフィ
ルタ。 - 【請求項５】さらに、シングルエンデッド電圧に前記差
動出力電圧を変換する手段を含んでいる請求項４記載の
フィルタ。 - 【請求項６】前記能動素子の少なくとも１つは、トラン
ジスタを含んでいる請求項１記載のフィルタ。 - 【請求項７】前記能動素子の少なくとも１つは、飽和領
域にバイアスされたMOSトランジスタを含んでいる請求
項１記載のフィルタ。 - 【請求項８】前記変換手段は、負および正の入力端子を
有する第３の演算増幅器を含んでおり、 前記負の入力端子は、第３のフィードバック抵抗および
直列入力抵抗に接続され、 前記正の入力端子は、電圧分割抵抗ネットワークに接続
され、 前記直列入力抵抗はまた前記第１の演算増幅器回路の前
記出力に接続され、前記電圧分割抵抗ネットワークはま
た前記第２の演算増幅器回路の前記出力に接続されてい
る請求項５記載のフィルタ。 - 【請求項９】さらに、前記第１のフィードバック抵抗と
並列に接続された第１の高周波フィードパックキャパシ
タと、前記第２のフィードバック抵抗と並列に接続され
た第２の高周波フィードバックキャパシタとを具備して
いる請求項４記載のフィルタ。 - 【請求項１０】さらに、前記反転出力電流路および前記
非反転出力電流路に接続されたDCオフセット電流源を含
んでいる請求項１記載のフィルタ。 - 【請求項１１】（ａ）１ビットデジタル入力信号をシフ
トレジスタに入力し、 （ｂ）前記シフトレジスタを通して前記１ビット信号を
シフトし、 （ｃ）前記シフトレジスタに沿って配置された複数の出
力タップに前記シフトされた１ビット信号を制御ビット
として供給し、前記制御ビットが論理１または論理０の
いずれかの値を有し、 （ｄ）前記シフトレジスタ出力タップの前記ビット値に
より複数の非反転電流スイッチおよび反転電流スイッチ
を制御し、単一の出力タップ値が単一の非反転電流スイ
ッチおよび単一の反転電流スイッチからなる１対のスイ
ッチを制御し、 前記複数の非反転電流スイッチおよび反転電流スイッチ
が共通の電流源に接続されており、 （ｅ）前記複数の非反転電流スイッチおよび反転電流ス
イッチから差動電流を生成し、 （ｆ）第１および第２の演算増幅器回路に前記差動電流
を入力し、差動電圧が前記第１および第２の演算増幅器
回路から出力されるステップを含んでいる１ビットデジ
タル入力信号のアナログ出力信号への変換方法。 - 【請求項１２】前記シフトレジスタに入力された前記ビ
ットデジタル入力信号は、オーバーサンプリングされた
シグマ・デルタ変換器回路から出力される請求項11記載
の方法。 - 【請求項１３】前記シグマ・デルタ変換器回路は、デジ
タル補間回路および雑音成形回路を含み、前記シフトレ
ジスタに入力された前記１ビットデジタル信号は前記雑
音成形回路から出力される請求項12記載の方法。 - 【請求項１４】前記第１および第２の演算増幅器回路
は、フィードバック抵抗をそれぞれ含んでいる請求項11
記載の方法。 - 【請求項１５】前記第１および第２の演算増幅器回路
は、高周波フィードバックキャパシタをそれぞれ含んで
いる請求項11記載の方法。 - 【請求項１６】さらに、前記差動電流からDCオフセット
電流値を減算するために前記差動電流に接続されたDCオ
フセット電流源を使用するステップを含んでいる請求項
11記載の方法。 - 【請求項１７】さらに、シングルエンデッド出力電圧を
供給する前記第３の演算増幅器回路に対して前記第１お
よび第２の演算増幅器回路から出力された前記差動電圧
を供給するステップを含んでいる請求項11記載の方法。 - 【請求項１８】前記第３の演算増幅器回路は、前記第３
の演算増幅器回路の第１の入力に接続された直列抵抗お
よび前記第３の演算増幅器回路の第２の入力に接続され
た電圧分割抵抗ネットワークを含んでいる請求項17記載
の方法。 - 【請求項１９】前記複数の非反転電流スイッチおよび反
転電流スイッチのそれぞれが能動素子を通って前記共通
の電流源に接続されている請求項11記載の方法。 - 【請求項２０】前記能動素子はトランジスタを含んでい
る請求項19記載の方法。 - 【請求項２１】前記能動素子は、飽和領域にバイアスさ
れたMOSトランジスタを含んでいる請求項19記載の方
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| US6879817B1 (en) | 1999-04-16 | 2005-04-12 | Parkervision, Inc. | DC offset, re-radiation, and I/Q solutions using universal frequency translation technology |
| US7110444B1 (en) | 1999-08-04 | 2006-09-19 | Parkervision, Inc. | Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations |
| US7693230B2 (en) | 1999-04-16 | 2010-04-06 | Parkervision, Inc. | Apparatus and method of differential IQ frequency up-conversion |
| US7065162B1 (en) | 1999-04-16 | 2006-06-20 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same |
| DE19930113B4 (de) * | 1999-06-30 | 2006-09-14 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Filtern eines einen digitalen Datenstrom repräsentierenden Signals |
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| EP1188243B1 (en) * | 1999-11-26 | 2006-03-01 | Koninklijke Philips Electronics N.V. | Finite impulse response digital to analog converter with offset compensation |
| US6963734B2 (en) * | 1999-12-22 | 2005-11-08 | Parkervision, Inc. | Differential frequency down-conversion using techniques of universal frequency translation technology |
| WO2001061865A1 (en) * | 2000-02-14 | 2001-08-23 | Koninklijke Philips Electronics N.V. | Current-to-voltage converter with controllable gain, and signal processing circuit comprising such converter |
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| US6738001B2 (en) * | 2000-05-12 | 2004-05-18 | Fujitsu Limited | Semiconductor integrated circuit |
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| WO2003015268A2 (en) * | 2001-08-03 | 2003-02-20 | Koninklijke Philips Electronics N.V. | Analog fir-filter |
| US7085335B2 (en) * | 2001-11-09 | 2006-08-01 | Parkervision, Inc. | Method and apparatus for reducing DC offsets in a communication system |
| US7072427B2 (en) | 2001-11-09 | 2006-07-04 | Parkervision, Inc. | Method and apparatus for reducing DC offsets in a communication system |
| US7460584B2 (en) | 2002-07-18 | 2008-12-02 | Parkervision, Inc. | Networking methods and systems |
| US7379883B2 (en) | 2002-07-18 | 2008-05-27 | Parkervision, Inc. | Networking methods and systems |
| US20040044512A1 (en) * | 2002-08-29 | 2004-03-04 | Motorola, Inc. | Method and apparatus for increasing a number of operating states of a circuit device |
| US20050035891A1 (en) * | 2003-08-14 | 2005-02-17 | Tripath Technology, Inc. | Digital-to-analog converter with level control |
| US6963297B2 (en) * | 2003-11-12 | 2005-11-08 | Northrop Grumman Corporation | Delta-sigma digital-to-analog converter assembly |
| US7098830B2 (en) * | 2004-04-09 | 2006-08-29 | Texas Instruments Incorporated | Current switching arrangement for D.A.C. reconstruction filtering |
| JP2006191197A (ja) * | 2004-12-28 | 2006-07-20 | Toshiba Corp | Ｄａ変換器 |
| EP1748565B1 (en) * | 2005-07-27 | 2009-10-21 | Verigy (Singapore) Pte. Ltd. | Digital to analog conversion using summation of multiple DACs |
| WO2009034494A1 (en) * | 2007-09-11 | 2009-03-19 | Nxp B.V. | Adjustable-resistor array type circuit of a semi-digital ratiometric finite impulse response digital-to-analog converter (firdac) |
| US8519877B1 (en) * | 2012-03-28 | 2013-08-27 | Texas Instruments Incorporated | Low noise and low power arrangement for playing audio signals |
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| US5455582A (en) * | 1992-12-17 | 1995-10-03 | Ulsi Technology, Inc. | Digital to analog converter employing R-2R ladders with substituted shunt arms |
| US5323157A (en) * | 1993-01-15 | 1994-06-21 | Motorola, Inc. | Sigma-delta digital-to-analog converter with reduced noise |
| US5376936A (en) * | 1993-06-16 | 1994-12-27 | Crystal Semiconductor Corporation | One-bit switched-capacitor D/A circuit with continuous time linearity |
-
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Non-Patent Citations (1)
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|---|
| Ｄ．Ｋ．Ｓｕ ｅｔ ａｌ．，Ａ ＣＭＯＳ Ｏｖｅｒｓａｍｐｌｉｎｇ Ｄ／Ａ Ｃｏｎｖｅｒｔｅｒ ｗｉｔｈ Ｃｕｒｒｅｎｔ−Ｍｏｄｅ Ｓｅｍｉｄｉｇｉｔａｌ Ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ Ｆｉｌｔｅｒ，ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，米国，ＩＥＥＥ，１９９３年１２月，ＶＯＬ．２８，ＮＯ．１２，ＰＰ１２２４−１２３３ |
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