JPH04506289A - ディジタルアナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はディジタルアナログ変換器に関しかつ特定的にはディジタル信号のそ れぞれの桁によって制御されたそれぞれの分路分岐において各々がスイッチを育 するＲ−２Ｒはしごネットワークとして実現される乗算ディジタルアナログ変換 器に関する。この発明はより特定的には集積回路またはその部分として、かつ特 に相補金属酸化膜半導体（ＣＭＯ３）製造技法の使用で実現されるそのような変 換器に関する。

そのような乗算ディジタルアナログ変換器は様々なシステムにおける使用に潜在 的に魅力的なものであり、それらの配置は本質的に単純でありかつ相対的に少な い型の構成要素を用いる。それらは固有の電流スイッチングを有し、それは電圧 スイッチングに容易に適合され、かつ動作において容易に双方向性にされ得、２ つまたは４つの象限（ｑｕａｄｒａｎｔ）動作を許容する。

たとえば１９７９年３月のＥＤＨの７７頁ないし８１頁にシバストボロス（Ｓｅ ｖａｓｔｏｐｏｕｌｏｓ）らによって説明されたように、Ｒ−２Ｒ変換器の通常 の形状において、はしごネットワークは、分路分岐におけるスイッチの抵抗を無 視して各々のノードに呈された直列の抵抗がそのノードに接続された分路抵抗に 的確に等しくなるように配置される。もしこの理論的な条件がかなえられるなら 、各々のノードで正確な電流分割が存在しく順方向の電流の流れを考慮して）、 各々の分路分岐に流れる電流は、制御スイッチの位置に関わりなく、２の累乗に 比例する。適当なスイッチが２進信号に従って動作される。たとえば、それぞれ の電流が共通の基準から共通の出力へと送られるように「１」を示すすべての段 かスイッチされ、このことはディジタル信号のその対応するアナログ形状への必 要とされる変換を与える。

しかしながら、前述のことから注目され得るように、ディジタルアナログ変換が 達成され得る際の精度は基本的には一連の分路分岐における抵抗の割合が実現さ れる精度に依存する。各々の分路分岐は通常は抵抗器からなり、その一方の端部 はノードに接続されかつ他方の端部は２方向スイツチによって２つの出力のもし くは基準電圧の一方または他方に接続され、それは変換器の構成に依存する。ス イッチは閉じられているときゼロの抵抗をかつ開いているときには無限の抵抗を 存すべきである。スイッチは半導体スイッチでありかつしたがって抵抗はスイッ チのオン条件において無視できない。このことは特定的にＣＭＯＳスイッチに対 して真である。さらに、スイッチの抵抗は非線形態様におけるそれらの端子電圧 に依存する。

スイッチのそれらが導電性であるときの無視できない抵抗の実際的な効果は、デ ィジタルアナログ変換の非線形性である。そのような非線形性は乗算ディジタル アナログ変換器を約５または６ビツト以上を育するディジタルワードの変換に対 して不十分なものにする。

発明の概要 この発明の１つの目的は改良された乗算ディジタルアナログ変換器をかつ特定的 には改良された線形性を有する変換器を提供することである。

この発明の別の目的はＣＭＯ３技術を用いかつそこにおいてＣＭＯＳスイッチの 使用から発生する不正確さが実質的に減少される乗算ディジタルアナログ変換器 を提供することである。

この発明の好ましい形状において、各々の分路アームにおけるスイッチ手段は直 列の経路においてそれぞれのノードに結合されかつノードを２つの共通線の一方 または他方へと接続するべく適合され、２つの代替的な経路の抵抗は等しいもの である。好ましくはこのスイッチ手段は２対のＣＭＯＳスイッチとして実現され る。直列のアームはその各々が必要とされる直列の抵抗器および分路アームにお けるスイッチ手段と物理的に一致するスイッチ手段によって構成される。好まし くは直列のスイッチ手段は１対のダミースイッチを並列に、かつ特定的には２つ の並列の対の閉じられたＣＭＯＳスイッチを含む。この手段によって、直列のス イッチ手段の直列の抵抗への寄与は、分路スイッチ手段の分路抵抗への寄与の半 分にされ得かつ実質的に正確な整合が得られ得る。

相補スイッチを使用して各々のスイッチの電圧依存を削減することかさらに可能 であり、かつ最上位のビットセクションと最下位のビットセクションとの間のス イッチ抵抗の変動は数オームよりも下に保たれ得る。典型的な直列および分路抵 抗が１０または２０キロオームのオーダであるので、変換器は８ビツトの動作に 対する十分な精度を容易に与えるようにされ得かつさらに多数のビットでの動作 に十分な精度が実行可能である。

米国特許第４３８１４９９号（ストラゾフ）　（Ｓｔｒｕｔｈｏｆｆ）から、集 積回路においてＲ−２Ｒデイジタルアナログ変換器を設けることが既知であり、 その変換器は多数のセクションを有し、各々が直列アームおよび分路脚を含み、 前記分路脚は類似の抵抗の２つの代替的な分路経路を与えるための半導体スイッ チ手段を含み、半導体スイッチ手段は導電性であるときに実質的なスイッチ抵抗 を有し、かつ直列アームが前記代替的な分路経路のうちの１つの抵抗の半分に対 応する抵抗および各々の直列するアームにおいてダミースイッチ手段を育し、各 々の前記ダミースイッチ手段は前記スイッチ抵抗の半分を有するように構成され る。文献は、直列のダミースイッチの有効電力比を分路スイッチのそれの２倍に することによって各々のダミースイッチの抵抗が分路スイッチ抵抗のほぼ半分に されることを提案する。

この発明は製造工程がより単純でかつさらに精度の高いものであること、回路が スイッチのゲートの調整された電圧ＩＩＩ（ＩＩを必要としないことおよび抵抗 整合が本質的にさらに正確であるという利点を有する。

この発明の他の目的および利点は以下に続く詳細な説明からより明らかになるで あろう。

図面の簡単な説明 図ＩＡ、図ＩＢおよび図ＩＣはこの発明が応用され得るＲ−２Ｒ乗算ディジタル アナログ変換器の既知の構成を図示する。

図２はこの発明の特定の実施例を図示する。

図３は図２に示された実施例における使用に適当な１対のダミーＣＭＯＳスイッ チを図示する。

図４は図２に示された実施例に適当な１対の分路スイッチの実現化および関連の 制御回路を示す。

好ましい実施例の詳細な説明 図ＩＡ、図ＩＢおよび図ＩＣは乗算ディジタルアナログ変換器の様々な典型的な 構成を示す。

図ＩＡにおける変換器のその端子１０ははしごネットワーク１１に接続され、そ れは直列の抵抗器１３によって分けられたノード１２を有する。各々のノードか らそれぞれの分路抵抗器１４が延在する。明らかにされるであろう理由のために 、直列抵抗器１３は分路抵抗器１４の抵抗値の半分である。最後、すなわち終端 抵抗器１４ａを除くすべての分路抵抗器は２方向スイツチエ５を介して２つの共 通線の一方または他方へと接続される。各々のスイッチ１５は図ＩＡに図式的に 示されるように、共通の端子１Ｇならびに２つのスイッチされた端子１７および １８を有する。

端子１７は第１の共通線１９を介して端子２０に接続されかつ端子１８は第２の 共通線２１を介して外部端子２２に接続される。各々のスイッチはまたイネ−ブ リング人力２３を有し、それは線（図式的に示される）２４上に現われるマルチ ビットディジタル信号のそれぞれの１つによって制御される。

図ＩＢおよび図ＩＣに示される変換器は説明の容易さのために単純化された形状 で示されてきた。幾つかの段および桁線は省略されてきた。しかしながら実際に は、これらの変換器は外部端子ｌ０１２０および２２の異なるそれぞれを使用し 、かつ変換器の電流出力を電圧出力に変換する出力演算増幅器の付加によって、 図ＩＡに示される変換器と異なる。たとえば、図ＩＢにおいて、端子１０と最上 位の桁に対するノード１２との間に演算増幅器２５が介挿され、ノード１２は演 算増幅器２５の非反転入力に結合されかつフィードバックＪ１１２６は変換器の 出力から延在しその反転入力へと引き戻る。図ＩＢに示される構成において、端 子２０は接地されかつ端子２２は適当な基準電圧へと接続される。

図ＩＣに示される変換器は図ＩＢに示されるものと類似東端子ｌＯは基準電圧に 結合されかつ共通線２１は動作増幅器２５の反転入力に結合され、その非反転入 力は接地される。フィードバック抵抗器２７は出力端子２２から増幅器の反転入 力へと結合される。

Ｒ−２Ｒデイジタルアナログ変換器のすへてのこれらの形状は類似の態様で動作 する。理解のための最も簡単な方法は図ＩＣに示され、そこでは基準電圧が端子 ＩＯに印加される。ネットワークの右手端部てのノード１２ａを最初に考慮する と、終端抵抗器１４ａによってこのノードに提示された直列インピーダンスは２ Ｒであり、Ｒは１０キロオームのようなある適当な値であり、かつこのノードに 提示された分路インピーダンスは同様に２Ｒであり、それはそれぞれのスイッチ １５ａの位置にかかわりなく、導電性であるときにスイッチがゼロ抵抗を有しか つ非導電性であるときに無限の抵抗を有するという仮定でかつまた演算増幅器の 入力インピーダンスがゼロであるという仮定（実現しやすい）の下でそうである 。そのノード１２ａでの実効インピーダンスは並列の２つの抵抗器のそれであり 、実効インピーダンスはしたがってＲである。左への次のノード１２ｂで、ノー ドに提示された直列インピーダンスは抵抗器１４ａおよび１４ｂの実効インピー ダンスと直列抵抗器１３ａの抵抗であり、こうしてこの直列抵抗は２Ｒに等しい 。したがって、ネットワークは反復し、各々のノードで直列抵抗および分路抵抗 が段の数にかかわりなく等しく、それは各々のスイッチ１５がその導電性の分岐 においてゼロインピーダンスをかつその非導電性分岐において無限のインピーダ ンスを有するという仮定の下において再びそうである。

これらの条件の下で、基準端子ｌＯから第１のノード１２′に入る電流は、それ ぞれの分路分岐においてスイッチェ５の位置にかかわりなく分路と直列分岐とに 等しく分割する。この工程は各々のノードて繰返される。スイッチは分路分岐に おける電流を線１９および２１の一方または他方へと分岐しかつ各々の出力電流 への寄与はそれぞれのスイッチを制御する桁の２の累乗に比例し、このことは必 要とされるディジタルアナログ変換を達成する。

ネットワークが理論的に線形であるので、相反定理が適用され、かつ図ＩＢは単 に図ＩＣに示されるような変換器であり、ソースおよび負荷は交換される。図Ｉ Ａはさらなる通常の配置を示し、基準端子２０および２２はそれぞれの基準電圧 に結合されるが動作はまだ本質的に以前のものと同様のものである。

その形状のいずれかにおける変換器の精度はしたがってそれぞれの分路分岐また は脚の抵抗のちょうど半分である各々の直列分岐またはアームの抵抗に明らかに 依存する。

スイッチ１５か半導体スイッチでありかつ、好ましくは、相補金属酸化膜半導体 スイッチであるので、この規定は真を保持せず、かつ今まで述べられたように、 導電性状態におけるスイッチのノンゼロ抵抗から発生する非線形性は変換器か５ または６ビツトよりも多くを有するディジタルワードに使用不可能な状態にする 。

図２はこの発明の１つの形状を図示する。

図２に示される構成において、各々のスイッチ１５は、今それぞれのノード１２ に直接接続され、かつ端子１７およびＩ８は各々が２Ｒオームのそれぞれの抵抗 器（１４′および１４′）を介して共通線１９および２１のそれぞれの１つに接 続される。この実施例において、線２１は接地されかつ線１９は基準電圧端子に 接続される。この修正は分路抵抗器（終端抵抗器を例外として）の数を２倍にす ることを伴うが、それは分路分岐または脚を介して流れる電流が一度にこれらの 抵抗器の１つのみを介して流れるので電流消費においては増加を示さない。図２ に示される実施例にさらに従うと、スイッチ装置２８が各々の直列分岐またはア ームに介挿される。このスイッチ装置は好ましくは物理的にスイッチ装置１５と 一致する。特に、各々のスイッチ装置１５は好ましくは端子１６を端子１７およ び１８のそれぞれに接続する２つのＣＭＯＳスイッチを含む。これらの２つのス イッチの各々の導電抵抗が同じオーダの大きさであるという初期の仮定がなされ 得る。好ましくは、したがってスイッチ装置２８は並列の２つのＣＭＯＳスイッ チを含みかつそれらがダミースイッチである、すなわち変換器の動作の間はいつ も閉じられているように構成される（または代替的に制御される）。このことは ダミースイッチ配置の有効抵抗値が、それが２つの並列のスイッチからなるので 、スイッチ１５の抵抗のそれの半分になるということを意味する。

こうしてもし各々の分路脚の抵抗が２Ｒ＋ｒであり、そこではｒが導電性ＣＭＯ Ｓスイッチの抵抗であれば、直列アームの抵抗は（Ｒ＋ｒ／２）となり、変換器 の正確な動作に必要とされる理論的な関係はたとえｒがかなりのものであり得る としても、密に接近される。

終端抵抗器は装置２８のようにダミースイッチを必要としない。その代わりに、 スイッチ１５ｄが備えられ、その共通の端子はノード１２ａに接続されかつ終端 抵抗器１４ａはスイッチ１５ｄの端子１８ｄ（端子１８に対応する）に接続され る。スイッチのイネーブル入力は（接地された）基準線２１に接続され、スイッ チ１５ｄか他のスイッチ１５と旦旦抵抗を有するダミースイッチにされる。もち ろん、スイッチ１５ｄは終端抵抗器１４ａがいつも回路をなしかつ端子１７ｄが 開回路の状態にされるように配置される。

図３において示される実施例におけるダミースイッチ手段は２つの相補スイッチ ３１および３２を含み、それらは隣接する上流のノード１２へと接続される第１ の端子２９と、それぞれの直列抵抗器１３の１つの端部へと接続される第２の端 子３０との間で永久に閉じられかつ並列になるように適合される。相補（ＣＭＯ ３）スイッチ３１はｎ型トランジスタ３ｉｎおよびｐ型トランジスタ３１ｐを含 み、かつ相補（ＣＭＯ３）スイッチ３２はｎ型トランジスタ３２ｎおよびｐ型ト ランジスタ３２ｐを含む。基準電圧ＡＶＤはｎ型素子のゲートに与えられかつｐ 型素子の基板コンタクト３３に与えられ、かつ基準電圧ＡＶＳはｐ型素子のゲー トおよびｎ型素子の基板コンタクト３４に与えられる。

トランジスタのソースのすべてが端子２９に接続されかつトランジスタのドレイ ンのすべてか端子３０に接続される。

こうして配置は並列である２つの閉じられたＣＭＯＳスイッチ３１および３２を 構成する。

図４はスイッチ手段１５に対する好ましい形状を図示する。スイッチ手段は共通 の端子１６ならびに２つのスイッチされた端子１７およびＩ８を有し、その各々 は２Ｒ抵抗器１４’および１４’のそれぞれの１つに接続される。ｎ型トランジ スタ４１ｎおよびｐＷ１トランジスタ４１ｐを含む第１のＣＭＯＳスイッチ４！ は端子１６と１７との間に接続され、かつｎ型トランジスタ４２ｎおよびｐ嬰ト ランジスタ４２ｐを含む第２のＣＭＯＳスイッチ４２は、端子１６と１８との間 に接続される。トランジスタ４１ｎおよび４２ｐのゲートはともに接続されかつ トランジスタ４１ｐおよび４２ｎのゲートはともに接続される。基準電圧ＡｖＳ およびＡＶＤはｎ型素子およびｐ型素子の基板コンタクトのそれぞれに与えられ る。

動作スイッチネットワーク４３はそれぞれの桁の線２４に結合され、桁の線上の 電圧が「ハイ」または「ロー」になるに従って相補スイッチ４１および４２の一 方または他方を導電性にする。ネットワーク４３は３つの相補スイッチ４４．４ ５および４６を含む。桁の線２４はトランジスタ４４ｎおよび４４ｐの両方のゲ ートに接続される。ｎ型素子４４ｎのソースはｐ型素子のドレインにかつ次のＣ ＭＯＳスイッチ４５における素子のゲートに接続される。ｎ型素子４４ｎのドレ インは＃Ｉ４７によって基準電圧ＡＶＤに接続され、かつｐ型素子４４ｐのソー スは線４８によって基準電圧ＡＶＳに接続される。後続の素子は同様に接続され る。スイッチ４６のゲートに共通のノード４９は素子４１ｎおよび４２ｐのゲー トに接続され、かつ素子４６ｎのソースおよび素子４６ｐのドレインに共通のノ ード５０は素子４１ｐおよび４２ｎのゲートに接続される。ネットワークのこの （既知の）形状はトランジスタ４１ｎおよび４１ｐを導電性にする（線２４が「 ハイ」のとき）かまたはトランジスタ４２ｎおよび４２ｐを導電性にする（線２ ４が「ロー」のとき）であろう。

ダミースイッチ２８が物理的に分路スイッチ１５に一致させられるべきであると いうことは容易に理解されるであろう。このことは相補スイッチを一致させるこ とによって変換器を含む集積回路の製造の間で達成され、・これはスイッチ３１ ．３２．４１および４２におけるｎ型素子のすべてを同じサイズにしかつ同じス イッチにおけるｐ型素子をすべて同じサイズにすることによって達成され得る。

相補装置を使用することの利点は、ｎ素子およびｎ素子の導電性状態におけるス イッチ抵抗が端子電圧に対して逆に変化するが、端子電圧の実質的な範囲（典型 的に１ないし４ボルト）が存在し、それに対して導電性相補スイッチの抵抗が実 質的に一定（典型的に約８０オーム）であるということである。

図２の実施例において、各々のスイッチ１５およびそれぞれのダミースイッチは 直接それぞれのノード１２に接続される。この利点は各々のスイッチ１５および それぞれのダミースイッチ２８が同じ端子電圧を有し、したがって端子電圧に対 するスイッチの抵抗の依存に起因する変動が削減されるということである。しか しながら、この発明はその最も広い範囲内で他の配置を含む。たとえば、これは 好ましさにおいては劣るが、もし抵抗器１４′および１４＃の各々が（２Ｒ−Ｒ ’　）オームへと減少されるなら、Ｒ′オームの抵抗器は端子１６とそれぞれの ノード１２との間に挿入され得る。他の修正は当業者には容易に明らかになるで あろうしかつ、この発明を前述の詳説に制限することは所望とされない。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．乗算ディジタルアナログ変換器であって、直列分岐および分路分岐を有する 反復はしごネットワーク（１１）を含み、各々の直列分岐は第１の抵抗器手段（ １３）を含み、前記直列分岐は連続する直列分岐の間でノード（１２）を規定し 、前記分路分岐はそれぞれのノードに結合された共通の端子および２つのスイッ チ可能な端子を有するそれぞれのスイッチ（１５）を含み、各々の分路分岐に対 する１対の第２の抵抗器（１４′、１４′′）をさらに含み、各々の第２の抵抗 器は前記第１の抵抗器手段の抵抗の２倍の抵抗を有しかつ各々の第２の抵抗器は 前記スイッチ可能な端子のそれぞれの１つに接続され、さらに 前記ネットワークを終了させるための手段（１４ａ、１５ｄ）と、 各々の対の分路抵抗器の第１のものに接続された第１の線（１９）と、 各々の対の分路抵抗器の第２のものに接続された第２の線（２１）と、 ディジタル信号のそれぞれの桁に従って前記スイッチの各々を動作するための手 段（２４）と、各々のダミースイッチ手段が１対の並列の実質的に同一のスイッ チ（３１、３２）からなり、その各々が前記それぞれのスイッチのものに等しい 導電性抵抗を有するということを特徴とする各々の直列分岐におけるダミースイ ッチ手段（２８）とを含む乗算ディジタルアナログ変換器。 ２．前記それぞれのスイッチ（１５）の各々の前記共通の端子が前記ノード（１ ２）のそれぞれの１つに直接接続され、かつそれぞれの直列分岐のダミースイッ チ（３１、３２）がノードのそれぞれの１つに直接接続される、請求項１に記載 の変換器。 ３，前記それぞれのスイッチの各々および前記ダミースイッチ手段の各々が２つ のＣＭＯＳスイッチを含む、請求項１に記載の変換器。 ４．前記ＣＭＯＳスイッチの各々がｐ型トランジスタと並列のｎ型トランジスタ を含む、請求項３に記載の変換器。 ５．乗算ディジタルアナログ変換器であって、直列分岐および分路分岐を有する 反復はしごネットワーク（１１）を含み、各々の直列分岐は第１の抵抗器手段（ １３）を含み、前記直列分岐は連続する直列分岐の間でノード（１２）を規定し 、前記分路分岐はそれぞれのノードに結合された共通の端子および２つのスイッ チ可能な端子を有するそれぞれの分路スイッチ手段（１５）を含み、前記それぞ れの分路スイッチ手段はそれぞれの対の２つの選択可能な分路経路を与え、その 各々は各々が前記第１の抵抗器手段の抵抗の２倍を有するそれぞれの抵抗手段（ １４′、１４′′）と直列のそれぞれの分路スイッチ（４１、４２）を含み、 各々の対の分路経路の第１のものに接続された第１の線（１９）と、 各々の対の分路経路の第２のものに接続された第２の線（２１）と、 前記ネットワークを終了させるための手段（１４ａ、１５ｄ）と、 ディジタル信号のそれぞれの桁に従って前記分路スイッチ手段の各々を動作する ための手段（２４）と、各々の直列分岐におけるそれぞれのダミースイッチ手段 （２８）とをさらに含み、各々の前記それぞれのダミースイッチ手段が本質的に ２つの並列スイッチ（３１、３２）からなり、その各々が前記分路スイッチ（４ １、４２）に物理的に対応することを特徴とする、乗算ディジタルアナログ変換 器。 ６．前記分路スイッチの各々およびダミースイッチ手段におけるスイッチの各々 が、ｐ型トランジスタと並列のｎ型トランジスタを含むそれぞれのＣＭＯＳスイ ッチを含む、請求項５に記載の変換器。 ７．終了させるための前記手段が前記抵抗手段のものと同じ抵抗を有する終端抵 抗器手段と直列の前記分路スイッチの１つを含む、請求項５に記載の変換器。 ８．乗算ディジタルアナログ変換器であって、直列分岐および分路分岐を有する 反復はしごネットワーク（１１）を含み、各々の直列分岐は第１の抵抗器手段（ １３）を含み、前記直列分岐は連続する直列分岐の間でノード（１２）を規定し 、前記分路分岐はそれぞれのノードに接続された共通の端子および２つのスイッ チ可能な端子を有するそれぞれのスイッチ（１５）を含み、各々の分路分岐に対 する１対の類似の第２の抵抗器（１４′、１４′′）をさらに含み、各々の第２ の抵抗器が前記抵抗器手段の抵抗の２倍の抵抗を有し、かつ各々の第２の抵抗器 が前記スイッチ可能な端子のそれぞれの１つに接続され、 前記ネットワークを終了させるための手段（１４ａ、１５ｄ）と、 各々の対の分路抵抗器の第１のものに接続された第１の線（１９）と、 各々の対の分路抵抗器の第２のものに接続された第２の線（２１）と、 ディジタル信号のそれぞれの桁に従って前記スイッチの各々を動作するための手 段（２４）と、各々の直列分岐におけるダミースイッチ手段（２８）とをさらに 含み、前記スイッチおよび前記ダミースイッチ手段が物理的に実質的に同一のも のでありかつ各々のダミースイッチ手段が、前記スイッチ可能な端子が共に接続 される前記スイッチに対応するべく構成されることを特徴とする、乗算ディジタ ルアナログ変換器。 ９．前記スイッチ（１５）の各々およびダミースイッチ手段（２８）の各々が２ つのＣＭＯＳスイッチを含み、各々のＣＭＯＳスイッチがｎ型トランジスタと並 列のｐ型トランジスタによって構成される、請求項８に記載の変換器。 １０．各々が直列アーム（１３）および分路脚（１４）を含む多数のセクション を有するＲ−２Ｒディジタルアナログ変換器を含む集積回路であって、前記分路 脚は類似の抵抗の２つの代替的な分路経路を与えるための半導体スイッチ手段（ １５）を含み、半導体スイッチ手段は導電性であるしときに実質的なスイッチ抵 抗を有しかつ２つの代替的に動作可能な実質的に同一のスイッチ（４１、４２） を含み、かつ直列アームは前記代替的分路経路の１つの抵抗の半分に対応する抵 抗および各々の直列アームにおけるダミースイッチ手段（２８）を有し、　 各々の前記ダミースイッチ手段（２８）が前記半導体スイッチ手段（１５）に物 理的に対応しかつ並列に配置される２つの実質的に同一のスイッチ（３１、３２ ）を含むことを特徴とする集積回路。