JPS5892129A - 集積可能なデイジタル−アナログ変換器 - Google Patents
集積可能なデイジタル−アナログ変換器Info
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- JPS5892129A JPS5892129A JP57201802A JP20180282A JPS5892129A JP S5892129 A JPS5892129 A JP S5892129A JP 57201802 A JP57201802 A JP 57201802A JP 20180282 A JP20180282 A JP 20180282A JP S5892129 A JPS5892129 A JP S5892129A
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- JP
- Japan
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- transistors
- resistance
- changeover switch
- terminal
- circuit
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、基準直流電圧源または基準直流電流源の一方
の端子がはしご形回路網の入力端に、またこの直流電圧
源または、直流電流源の他方の端子が（ｎ＋Ｂ個の切換
スイッチの第１の電流通過端子に接続されており、これ
らの切換スイッチは各１つのトランジスタ対によシ実現
されかつ変換すべきデジタル信号により共通に制御され
ており、これらの切換スイッチの両切換位置で電流通過
端子として保たれる第２の端子がはしご形回路網の各１
つの出力端と接続されており、さらにこれらの切換スイ
ッチのすべての第３の電流通過端子が、抵抗を介しての
負帰還ループを有し非反転入力端で接地点に接続さ孔て
いる共通の演算増幅器の反転入力端に接続されており、
この演算増幅器の出力端からアナログ信号が取出される
集積可能なディジタル−アナログ変換器に関する。
の端子がはしご形回路網の入力端に、またこの直流電圧
源または、直流電流源の他方の端子が（ｎ＋Ｂ個の切換
スイッチの第１の電流通過端子に接続されており、これ
らの切換スイッチは各１つのトランジスタ対によシ実現
されかつ変換すべきデジタル信号により共通に制御され
ており、これらの切換スイッチの両切換位置で電流通過
端子として保たれる第２の端子がはしご形回路網の各１
つの出力端と接続されており、さらにこれらの切換スイ
ッチのすべての第３の電流通過端子が、抵抗を介しての
負帰還ループを有し非反転入力端で接地点に接続さ孔て
いる共通の演算増幅器の反転入力端に接続されており、
この演算増幅器の出力端からアナログ信号が取出される
集積可能なディジタル−アナログ変換器に関する。
この種の通常の回路は第１図および第２図に示されてい
るように構成されている。その動作の仕方は、はしご形
回路網がその各出力端にディジタル信号のピット信置に
対応して重み付けられた電流を生じ、各切換スイッチが
変換すべきディジタル信号の各ピット位置の２値状態に
応じて上記電流を共通の演算増幅器に入力信号として与
えたり与えなかったりし、この演算増幅器がその出力端
に入力信号すなわち各切換スイッチを介して与えられた
電流の和に比例する出力信号すなわち変換すべきディジ
タル信号に対応するアナログ信号を生ずることである〇 そのために、この種の（ｎ＋１）ピットのＤ−Ａ変換器
では、第１図に示されているように、基準直流電圧源Ｕ
（または基準直流電流源）がその一方の端子で接地点に
、またその他方の端子でＲ−２Ｒ回路網として構成され
たはしご形回路網ＬＷの入力端Ｅに接続されている。は
しご形回路網ＬＷは、第１図挺示されているように、直
列接続された同一抵抗値のｎ個の抵抗−Ｒを含んでおり
、これらの抵抗は金体として１つの分圧器を形成し、そ
の一方の端Ｅははしご形量路網ＬＷの入力端を形成し、
また他方の端は終端抵抗Ｒ′を介して接地点に接続され
ている。終端抵抗Ｒ′は一般に値２・Ｒを有する。しか
し、本発明の場合、終端抵抗Ｒ′ははしご形量路網の基
本抵抗の値２・Ｒの抵抗とある１つの切換スイッチの内
部抵抗（後で説明）ρ０に等しい抵抗との直列回路から
成る。
るように構成されている。その動作の仕方は、はしご形
回路網がその各出力端にディジタル信号のピット信置に
対応して重み付けられた電流を生じ、各切換スイッチが
変換すべきディジタル信号の各ピット位置の２値状態に
応じて上記電流を共通の演算増幅器に入力信号として与
えたり与えなかったりし、この演算増幅器がその出力端
に入力信号すなわち各切換スイッチを介して与えられた
電流の和に比例する出力信号すなわち変換すべきディジ
タル信号に対応するアナログ信号を生ずることである〇 そのために、この種の（ｎ＋１）ピットのＤ−Ａ変換器
では、第１図に示されているように、基準直流電圧源Ｕ
（または基準直流電流源）がその一方の端子で接地点に
、またその他方の端子でＲ−２Ｒ回路網として構成され
たはしご形回路網ＬＷの入力端Ｅに接続されている。は
しご形回路網ＬＷは、第１図挺示されているように、直
列接続された同一抵抗値のｎ個の抵抗−Ｒを含んでおり
、これらの抵抗は金体として１つの分圧器を形成し、そ
の一方の端Ｅははしご形量路網ＬＷの入力端を形成し、
また他方の端は終端抵抗Ｒ′を介して接地点に接続され
ている。終端抵抗Ｒ′は一般に値２・Ｒを有する。しか
し、本発明の場合、終端抵抗Ｒ′ははしご形量路網の基
本抵抗の値２・Ｒの抵抗とある１つの切換スイッチの内
部抵抗（後で説明）ρ０に等しい抵抗との直列回路から
成る。
明らかに終端抵抗Ｒ′はｎ個の基本抵抗Ｒにより形成さ
れる分圧器の１要素を形成し、従って（ｎ＋１）個の縦
続接続された抵抗から形成される分圧器のもう１つの分
圧点を定める。この縦続分圧器の隣り合う抵抗間の各分
圧点と分圧器の入力端Ｅとは各１つの抵抗２Ｒ１すなわ
ち基本抵抗Ｒの倍値の抵抗を介してはしご形量路網ＬＷ
の各１つの出力端２、すなわち各切換スイッチの前記定
義による第２の端子、に接続されている。はしご形量路
網ＬＷがこのような出力端２を全体として（ｎ＋１）（
ＩｔｌＷすることは明らかである。
れる分圧器の１要素を形成し、従って（ｎ＋１）個の縦
続接続された抵抗から形成される分圧器のもう１つの分
圧点を定める。この縦続分圧器の隣り合う抵抗間の各分
圧点と分圧器の入力端Ｅとは各１つの抵抗２Ｒ１すなわ
ち基本抵抗Ｒの倍値の抵抗を介してはしご形量路網ＬＷ
の各１つの出力端２、すなわち各切換スイッチの前記定
義による第２の端子、に接続されている。はしご形量路
網ＬＷがこのような出力端２を全体として（ｎ＋１）（
ＩｔｌＷすることは明らかである。
前記のようにこれらの出力端２の各々は（ｎ＋１）個の
切換スイッチＳ。、Ｓｌ、Ｓ２・・・・・・・・・Ｓｎ
の各々が有する３つの端子のうち切換スイッチ５Ｉ（ｉ
＝０．１．２・・・・・・ｎ）の両切換位置で電流通過
端子として保たれる端子であり、各切換スイッチＳ、の
他の２つの端子ｌおよび３は、第１図から明らかなよう
に切換スイッチの一方または他方の切換位置でのみ交互
に電流を通過させる端子である。
切換スイッチＳ。、Ｓｌ、Ｓ２・・・・・・・・・Ｓｎ
の各々が有する３つの端子のうち切換スイッチ５Ｉ（ｉ
＝０．１．２・・・・・・ｎ）の両切換位置で電流通過
端子として保たれる端子であり、各切換スイッチＳ、の
他の２つの端子ｌおよび３は、第１図から明らかなよう
に切換スイッチの一方または他方の切換位置でのみ交互
に電流を通過させる端子である。
第１図のはしご形量路網ＬＷにおいて、抵抗値が基本値
Ｒに等しいすべての抵抗は°゛Ｒ゛で示され、また抵抗
値がその倍値に等しいすべての抵抗は“２ Ｒ１＋で示
されている。切換スイッチＳ、は機械的スイッチとして
図示されている。しかし、このようなｎ−Ａ変換器の回
路を実現する際には、スイッチングトランジスタ、特に
絶縁されたゲートを有する自己阻止形の電界効果トラン
ジスタが用いられる。
Ｒに等しいすべての抵抗は°゛Ｒ゛で示され、また抵抗
値がその倍値に等しいすべての抵抗は“２ Ｒ１＋で示
されている。切換スイッチＳ、は機械的スイッチとして
図示されている。しかし、このようなｎ−Ａ変換器の回
路を実現する際には、スイッチングトランジスタ、特に
絶縁されたゲートを有する自己阻止形の電界効果トラン
ジスタが用いられる。
はしご形量路網ＬＷの対応する第１出力端である各切換
スイッチＳｉの端子２はスイッチＳＩの位置に応じては
しご形量路網の当該の出力端をスイッチＳｉの端子１を
経て接地点と、また端子３を経て前記共通の演算増幅器
ＯＰの反転入力端“−１と接続する。演算増幅器ＯＰは
その出力端ＡでＤ−Ａ変換器のアナログ信号出力端を形
成しており、この出力端は負帰還抵抗Ｒ−Ｘを介して反
転入力端ＩＩ Ｉ＋と接続されている０演算増幅ＥＰ
の非反転入力端°“＋”は接地点に接続されている。
スイッチＳｉの端子２はスイッチＳＩの位置に応じては
しご形量路網の当該の出力端をスイッチＳｉの端子１を
経て接地点と、また端子３を経て前記共通の演算増幅器
ＯＰの反転入力端“−１と接続する。演算増幅器ＯＰは
その出力端ＡでＤ−Ａ変換器のアナログ信号出力端を形
成しており、この出力端は負帰還抵抗Ｒ−Ｘを介して反
転入力端ＩＩ Ｉ＋と接続されている０演算増幅ＥＰ
の非反転入力端°“＋”は接地点に接続されている。
ディジタルに制御される切換スイッチＳｉは）第２図に
示されているように、２つの互いに等しい特に自己阻止
形のＭＯ８電界効果トランジスタＴ１．およびＴ２４
（ｉ＝ｏ 、 １ 、２−−−−−−ｎ）により突型 現されるのが目的にかなっている。ディジタル人力信号
の信号入力端ＳＥｊは、はしご形量路網ＬＷのそれぞれ
の出力端２をソースφドレイン間を経て演算増幅器ＯＰ
の反転入力端“−”と接続するトランジスタＴｌ前のゲ
ートに直接に接続されている。はしご形量路網ＬＷの上
記出力端２を接地点とＩ！続す（他方のトランジスタＴ
２．のゲートは、インバーターＮ、を用いて直接信号入
力ＳＥ、から形成される反転信号入力ＳＥ、により制御
されている。第２図による回路は原理的に（ｎ＋１）個
の切換スイッチＳ、の各々に対して成り立つ０第２図に
示されており公知の理由から非常に望ましい各切換スイ
ッチＳ。、Ｓ□・・・・・・Ｓｏの構成は、公知のよう
に切換スインｆ−Ｓｏ、Ｓ□、Ｓ２・・・・・・Ｓｏの
内部抵抗ρ。、ρ□、ρ２・・・・・・ρ。の２進重み
付け（スイッチＳ・の内部抵抗ρｉはそのスイッチの両
切換位置で同一とする）により一層改善され得る。
示されているように、２つの互いに等しい特に自己阻止
形のＭＯ８電界効果トランジスタＴ１．およびＴ２４
（ｉ＝ｏ 、 １ 、２−−−−−−ｎ）により突型 現されるのが目的にかなっている。ディジタル人力信号
の信号入力端ＳＥｊは、はしご形量路網ＬＷのそれぞれ
の出力端２をソースφドレイン間を経て演算増幅器ＯＰ
の反転入力端“−”と接続するトランジスタＴｌ前のゲ
ートに直接に接続されている。はしご形量路網ＬＷの上
記出力端２を接地点とＩ！続す（他方のトランジスタＴ
２．のゲートは、インバーターＮ、を用いて直接信号入
力ＳＥ、から形成される反転信号入力ＳＥ、により制御
されている。第２図による回路は原理的に（ｎ＋１）個
の切換スイッチＳ、の各々に対して成り立つ０第２図に
示されており公知の理由から非常に望ましい各切換スイ
ッチＳ。、Ｓ□・・・・・・Ｓｏの構成は、公知のよう
に切換スインｆ−Ｓｏ、Ｓ□、Ｓ２・・・・・・Ｓｏの
内部抵抗ρ。、ρ□、ρ２・・・・・・ρ。の２進重み
付け（スイッチＳ・の内部抵抗ρｉはそのスイッチの両
切換位置で同一とする）により一層改善され得る。
このことは、いずれにせよ両トランジスタＴＩ。
およびＴ２．として互いに等しいものを用い、ただしス
イッチからスイッチへとこれらのトランジスタのＷ／Ｌ
比を段階づけるととＫより（たとえば同一特性を有する
基本トランジスタｔの並列または直列配置により）ステ
ップからステップへと切換スイッチＳｉの内部抵抗ρｉ
の重み付けを行なうことを意味する。
イッチからスイッチへとこれらのトランジスタのＷ／Ｌ
比を段階づけるととＫより（たとえば同一特性を有する
基本トランジスタｔの並列または直列配置により）ステ
ップからステップへと切換スイッチＳｉの内部抵抗ρｉ
の重み付けを行なうことを意味する。
はしご形量路網ＬＷの終端抵抗Ｒ′を、前記のように、
基本抵抗Ｒの倍値の抵抗２ＲとスイッチＳ・の内部抵抗
ρ・の基本値ρ。（これはスイッチ１
１ＳｏすなわちＬＳＢステップに対す
るスイッチの内部抵抗である）に等しい抵抗との直列回
路により構成することは好ましい。その際、さらに、抵
抗２Ｒと共に終端抵抗Ｒ′を形成する抵抗ρ。をスイッ
チＳ。のトランジスタＴ１ｏ（二Ｔ２ｏ）と同一の仕方
で実現することは好ましい。この理由から第２図には、
はしご形量路網ＬＷ内の分圧器の終端における抵抗２Ｒ
をソース−ドレイン間を経て接地点と接続するトランジ
スタＴ１′ｏが記入されており１このトランジスタは電
気的および他の特性の点でスイッチＳ のスイッチング
トランジスタＴ１゜またはＴ２と等しい。トランジスタ
ーｌ’＋１７はそのゲートで回路の（接地された基準電
位と異なる）動作電位ｖＤＤと接続されており、トラン
ジスタＴｌ′ｏの内部抵抗は切換スイッチＳ。のトラン
ジスタＴｌｏの内部抵抗とばば一致している０ トラン
ジスタＴｌらは動作電位ｖＤＤにより常に導通状態にあ
るＯ 基準電圧源（または基準電流源）Ｕに接続されるはしご
形量路網ＬＷの入力端Ｅから最も離れだ切換スイッチＳ
。は前記のようにディジタル入力信号のＬＳＢに対応づ
けられており、前記の重み付けにより基本値ｒと呼ぶべ
き最大の内部抵抗ρ。
基本抵抗Ｒの倍値の抵抗２ＲとスイッチＳ・の内部抵抗
ρ・の基本値ρ。（これはスイッチ１
１ＳｏすなわちＬＳＢステップに対す
るスイッチの内部抵抗である）に等しい抵抗との直列回
路により構成することは好ましい。その際、さらに、抵
抗２Ｒと共に終端抵抗Ｒ′を形成する抵抗ρ。をスイッ
チＳ。のトランジスタＴ１ｏ（二Ｔ２ｏ）と同一の仕方
で実現することは好ましい。この理由から第２図には、
はしご形量路網ＬＷ内の分圧器の終端における抵抗２Ｒ
をソース−ドレイン間を経て接地点と接続するトランジ
スタＴ１′ｏが記入されており１このトランジスタは電
気的および他の特性の点でスイッチＳ のスイッチング
トランジスタＴ１゜またはＴ２と等しい。トランジスタ
ーｌ’＋１７はそのゲートで回路の（接地された基準電
位と異なる）動作電位ｖＤＤと接続されており、トラン
ジスタＴｌ′ｏの内部抵抗は切換スイッチＳ。のトラン
ジスタＴｌｏの内部抵抗とばば一致している０ トラン
ジスタＴｌらは動作電位ｖＤＤにより常に導通状態にあ
るＯ 基準電圧源（または基準電流源）Ｕに接続されるはしご
形量路網ＬＷの入力端Ｅから最も離れだ切換スイッチＳ
。は前記のようにディジタル入力信号のＬＳＢに対応づ
けられており、前記の重み付けにより基本値ｒと呼ぶべ
き最大の内部抵抗ρ。
＝ｒを有する０各切換スイツチＳｉの番号ｉが大きいほ
ど、その切換スイッチＳｉの出力端２は入力端Ｅに近い
出力端であり、その切換スインｙ−８゜の内部抵抗Ｐｉ
の重み付けは関係式 ％式％） に従って行なわれている。２進重み付けされた各スイッ
チＳｉのトランジスタＴＩ、およびＴ２．を実現するた
めには、たとえば、互いに等しい（全回路に対してたと
えばジオメトリおよびドーピングの点で同一に構成され
た）トランジスタｔを並列まだは直列に接続すればよい
。この方法は第４図中の切換スイッチＳｉを実現するた
めにも用いられる◇第３図には、各切換スイッチの内部
抵抗ρ１の重み付けが示されている〇 このように重み付げされた切換スイッチＳ・を有するデ
ィジタル−アナログ変換器を製作するためには、これま
での経験によれば、演算増幅ＷＦＯＰの負帰還ループ内
の抵抗Ｒｆについて費用のかさむ調整を必要とする。従
って、本発明の目的は、２進重み付けされた切換スイッ
チを用いる場合忙、上記の調整費用を減じ得るようにす
ることである。
ど、その切換スイッチＳｉの出力端２は入力端Ｅに近い
出力端であり、その切換スインｙ−８゜の内部抵抗Ｐｉ
の重み付けは関係式 ％式％） に従って行なわれている。２進重み付けされた各スイッ
チＳｉのトランジスタＴＩ、およびＴ２．を実現するた
めには、たとえば、互いに等しい（全回路に対してたと
えばジオメトリおよびドーピングの点で同一に構成され
た）トランジスタｔを並列まだは直列に接続すればよい
。この方法は第４図中の切換スイッチＳｉを実現するた
めにも用いられる◇第３図には、各切換スイッチの内部
抵抗ρ１の重み付けが示されている〇 このように重み付げされた切換スイッチＳ・を有するデ
ィジタル−アナログ変換器を製作するためには、これま
での経験によれば、演算増幅ＷＦＯＰの負帰還ループ内
の抵抗Ｒｆについて費用のかさむ調整を必要とする。従
って、本発明の目的は、２進重み付けされた切換スイッ
チを用いる場合忙、上記の調整費用を減じ得るようにす
ることである。
この目的を達成するため、本発明によれば、冒頭に記載
した種類の集積可能なディジタル−アナログ変換器にお
いて、切換スイッチ５ｉ（ｉ＝０ 、１ 。
した種類の集積可能なディジタル−アナログ変換器にお
いて、切換スイッチ５ｉ（ｉ＝０ 、１ 。
２・・・・・・ｎ）の重み付けがそれ自体は公知の仕方
で、個々の切換スイッチＳｉの内部抵抗ρｉを関係式ρ
ｒ ＝ｒ／２’ （ここにｉは切換スイッチＳｉの番号
であり、はしご形量路網ＬＷを通じて流される電流が小
さい切換スイッチＳｉには相応に小さい番号を付し、最
小電流に対応する切換スイッチＳ。
で、個々の切換スイッチＳｉの内部抵抗ρｉを関係式ρ
ｒ ＝ｒ／２’ （ここにｉは切換スイッチＳｉの番号
であり、はしご形量路網ＬＷを通じて流される電流が小
さい切換スイッチＳｉには相応に小さい番号を付し、最
小電流に対応する切換スイッチＳ。
には番号１０″を付すものとする）に従う抵抗値とする
ように行なわれており、さらに演算増幅器ＯＰの負帰還
ループ内の抵抗Ｒ苦の選定が、その抵抗値を最大電流に
対応する切換スイッチｓｎの抵抗値の半値−ρ。／２＝
ｒ／２ｎ＋１ とはしご形量路網ＬＷの基本抵抗値Ｒと
の和に等しくするように行なわれている。
ように行なわれており、さらに演算増幅器ＯＰの負帰還
ループ内の抵抗Ｒ苦の選定が、その抵抗値を最大電流に
対応する切換スイッチｓｎの抵抗値の半値−ρ。／２＝
ｒ／２ｎ＋１ とはしご形量路網ＬＷの基本抵抗値Ｒと
の和に等しくするように行なわれている。
本発明によれば、演算増幅器ＯＰの負帰還抵抗Ｒ＋につ
いて Ｒ”＝Ｒ＋ｒ／２°＋１ が成り立つ。このことは、第３図から明らかなように、
切換スイッチＳｉの内部抵抗ρ、のそれ自体は公知の重
み付けとならんで、この重み付けおよびはしご形量路網
ＬＷの基本抵抗Ｒに合わされた負帰還ループの抵抗Ｒ％
が本発明によるＤ−Ａ変換器では用いられることを意味
する〇演算増幅器ＯＰの負帰還抵抗Ｒ−Ｘの値の選定は
、Ｄ−Ａ変換器の全抵抗が、抵抗Ｒおよび２Ｒから成る
Ｒ−２Ｒはしご形量路網ＬＷと２進重み付けされた切換
スイッチ抵抗ρｉとから構成される変換器では、値Ｒ＋
ｒ／２””＝Ｒ＋ρ。／２を有するという事実に基づい
て行なわれる。この全抵抗に負帰還抵抗Ｒ−％を一致さ
せるべきである。
いて Ｒ”＝Ｒ＋ｒ／２°＋１ が成り立つ。このことは、第３図から明らかなように、
切換スイッチＳｉの内部抵抗ρ、のそれ自体は公知の重
み付けとならんで、この重み付けおよびはしご形量路網
ＬＷの基本抵抗Ｒに合わされた負帰還ループの抵抗Ｒ％
が本発明によるＤ−Ａ変換器では用いられることを意味
する〇演算増幅器ＯＰの負帰還抵抗Ｒ−Ｘの値の選定は
、Ｄ−Ａ変換器の全抵抗が、抵抗Ｒおよび２Ｒから成る
Ｒ−２Ｒはしご形量路網ＬＷと２進重み付けされた切換
スイッチ抵抗ρｉとから構成される変換器では、値Ｒ＋
ｒ／２””＝Ｒ＋ρ。／２を有するという事実に基づい
て行なわれる。この全抵抗に負帰還抵抗Ｒ−％を一致さ
せるべきである。
前記のように切換スイッチＳ め重み付けはそ！
の番号に従って簡単に、なかんずく集積された回路にお
いても実現され得るので、Ｄ−Ａ変換の高い精度が得ら
れる。２つの抵抗部分Ｒおよびρｎ／２により負帰還抵
抗Ｒ−Ｘを構成することによって、本発明によるＤ−Ａ
変換器は２進スイツチ抵抗ρ。
いても実現され得るので、Ｄ−Ａ変換の高い精度が得ら
れる。２つの抵抗部分Ｒおよびρｎ／２により負帰還抵
抗Ｒ−Ｘを構成することによって、本発明によるＤ−Ａ
変換器は２進スイツチ抵抗ρ。
とはしご形量路網内の抵抗Ｒまたは２Ｒとの比に、従っ
てまたこの比の（プロセス変動または温度状態に起因す
る）変動に無関係となる。これは公知のＤ−Ａ変換器で
は得られなかった特徴である。
てまたこの比の（プロセス変動または温度状態に起因す
る）変動に無関係となる。これは公知のＤ−Ａ変換器で
は得られなかった特徴である。
さらに、本発明によるＤ−Ａ変換器では、演算増幅器Ｏ
Ｐの負帰還抵抗Ｒ％に対して従来必要であった費用のか
さむ調整が不要になる。なぜならば、抵抗値ρ。／２が
負帰還抵抗Ｒ％内に一体集積されているからである。
Ｐの負帰還抵抗Ｒ％に対して従来必要であった費用のか
さむ調整が不要になる。なぜならば、抵抗値ρ。／２が
負帰還抵抗Ｒ％内に一体集積されているからである。
第４図には、重み付けされたスイッチとはしご形量路網
ＬＷの終端抵抗Ｒ′との有利な構成例が、また第５図に
はそれと共に用いられる演算増幅器ＯＰの本発明による
負帰還回路の有利な構成例が・、また第５図にはそれと
共に用いられる演算増幅器ＯＰＯ本発明による負帰還回
路の有利な構成例が示されている。
ＬＷの終端抵抗Ｒ′との有利な構成例が、また第５図に
はそれと共に用いられる演算増幅器ＯＰの本発明による
負帰還回路の有利な構成例が・、また第５図にはそれと
共に用いられる演算増幅器ＯＰＯ本発明による負帰還回
路の有利な構成例が示されている。
この場合、Ｄ−Ａ変換器の中央ステップまたは両中央ス
テップの一方から出発しで、その両スイッチングトラン
ジスタＴ１ｍおよび７２ｍが、前記のように、特定の特
性特に特定の内部抵抗ρ□を有する素トランジスタとし
ての各１つのＭＯ８電界効果トランジスタｔにより実現
され、またその他の切換スイッチＳｉのスイッチングト
ランジスタＴ１ およびＴ２．を実現するためにも上
記のトランジスタｔが並列および直列回路で用いられる
〇第４図に示されているＤ−Ａ変換器の中央ステップ（
ステップ数（ｎ＋１）が奇数であれば、１つの中央ステ
ップが存在し、（ｎ＋１）が偶数であれば、２つの中央
ステップが存在する）はインデックスｕｍｌ＋を付され
ており、中央ステップに属する切換スイッチＳｍはその
両切換位置で両トランジスタＴ１ｍおよび７２ｍの各１
つにより実現すべき（互いに等しい）内部抵抗ρ□を有
するＯこの切換スイッチＳｍにくらべて２進重み付けに
基づいて低い内部抵抗を有するすべての切換スイッチＳ
Ｓ ・・・・・・Ｓ は、重み付けられた低い
ｍ＋ｌｔ ｍ＋２ ｎ 内部抵抗ρ の実現のためにそれぞれ必要な数の互いに
並列に接続された（内部抵抗ρｍを有する）素トランジ
スタｔにより実現されている各２つのトランジス９ Ｔ
ｌ ｉ 、Ｔ２ ｉ （ｉ＝ｍ＋１ 、 ｍ＋２ 、−
・・・−・ｎ）から成る０それに対して、トランジスタ
Ｔ１ｍ＝Ｔ２ｍ＝ｔから成る切換スイッチＳｍにくらべ
て高い内部抵抗を有するすべての切換スイッチＳｍ−１
１Ｓ ・・・・・・Ｓ は、重み付けられた高い内
部抵抗−２１０ ρｉの実現のためにそれぞれ必要な数の互いに直列に接
続された素トランジスタｉ （＝”’ｍ＝Ｔ２ｍ）によ
り実現されている各２つの（互いに等しい）トランジス
タＴｌ 、 、Ｔ２ 、から成る。
テップの一方から出発しで、その両スイッチングトラン
ジスタＴ１ｍおよび７２ｍが、前記のように、特定の特
性特に特定の内部抵抗ρ□を有する素トランジスタとし
ての各１つのＭＯ８電界効果トランジスタｔにより実現
され、またその他の切換スイッチＳｉのスイッチングト
ランジスタＴ１ およびＴ２．を実現するためにも上
記のトランジスタｔが並列および直列回路で用いられる
〇第４図に示されているＤ−Ａ変換器の中央ステップ（
ステップ数（ｎ＋１）が奇数であれば、１つの中央ステ
ップが存在し、（ｎ＋１）が偶数であれば、２つの中央
ステップが存在する）はインデックスｕｍｌ＋を付され
ており、中央ステップに属する切換スイッチＳｍはその
両切換位置で両トランジスタＴ１ｍおよび７２ｍの各１
つにより実現すべき（互いに等しい）内部抵抗ρ□を有
するＯこの切換スイッチＳｍにくらべて２進重み付けに
基づいて低い内部抵抗を有するすべての切換スイッチＳ
Ｓ ・・・・・・Ｓ は、重み付けられた低い
ｍ＋ｌｔ ｍ＋２ ｎ 内部抵抗ρ の実現のためにそれぞれ必要な数の互いに
並列に接続された（内部抵抗ρｍを有する）素トランジ
スタｔにより実現されている各２つのトランジス９ Ｔ
ｌ ｉ 、Ｔ２ ｉ （ｉ＝ｍ＋１ 、 ｍ＋２ 、−
・・・−・ｎ）から成る０それに対して、トランジスタ
Ｔ１ｍ＝Ｔ２ｍ＝ｔから成る切換スイッチＳｍにくらべ
て高い内部抵抗を有するすべての切換スイッチＳｍ−１
１Ｓ ・・・・・・Ｓ は、重み付けられた高い内
部抵抗−２１０ ρｉの実現のためにそれぞれ必要な数の互いに直列に接
続された素トランジスタｉ （＝”’ｍ＝Ｔ２ｍ）によ
り実現されている各２つの（互いに等しい）トランジス
タＴｌ 、 、Ｔ２ 、から成る。
こうして、第４図の構成例では、各切換スイッチＳｉの
それぞれ互いに等しいスイン、テングートランジスタＴ
１・およびＴ２・がそれぞれ２１−１個Ｉ の互いに等しい素トランジスタから構成され・これらの
素トランジスタは、ｉ）ｍの場合には、それぞれ互いに
並列に接続され、かつ共通にそれらのゲートで対応する
信号入力端ＳＲ，またはＳＥ。
それぞれ互いに等しいスイン、テングートランジスタＴ
１・およびＴ２・がそれぞれ２１−１個Ｉ の互いに等しい素トランジスタから構成され・これらの
素トランジスタは、ｉ）ｍの場合には、それぞれ互いに
並列に接続され、かつ共通にそれらのゲートで対応する
信号入力端ＳＲ，またはＳＥ。
に接続されており、他方ｉ（ｍの場合には、それぞれの
トランジスタＴ１１またはＴ２．の実現のために必要な
数の素トランジスタｔがそれらのソース・ドレイン間に
関して直列に接続されている。
トランジスタＴ１１またはＴ２．の実現のために必要な
数の素トランジスタｔがそれらのソース・ドレイン間に
関して直列に接続されている。
ｉ＝ｍの場合、トランジスタＴ１ｍ用の１つの素トラン
ジスタｔおよびトランジスタＴ２ｍ用の１つの素トラン
ジスタｔしか必要としないことは明らかでめる０ 切換スインｙ−８Ｓ ・・・・・・Ｓ において、
ｍ−１１ｍ−２１０ 素トランジスタの直列回路により実現されているスイッ
チングトランジスタＴｌ・およびＴ２・の応！＋ 動を速くするため、それぞれ演算増幅器ＯＰまたは接地
点に接続されている素トランジスタのゲートのみが対応
する信号入力ＳＥ、またはＳＥ、により制御される。こ
れらの直列回路の他のすべてのゲートは共通に動作電位
ｖＤＤに接続されており、それにより連続的に導通して
いる。しかし、そのために動作電位ｖＤＤを用いること
は必ずしも必要ではない。
ジスタｔおよびトランジスタＴ２ｍ用の１つの素トラン
ジスタｔしか必要としないことは明らかでめる０ 切換スインｙ−８Ｓ ・・・・・・Ｓ において、
ｍ−１１ｍ−２１０ 素トランジスタの直列回路により実現されているスイッ
チングトランジスタＴｌ・およびＴ２・の応！＋ 動を速くするため、それぞれ演算増幅器ＯＰまたは接地
点に接続されている素トランジスタのゲートのみが対応
する信号入力ＳＥ、またはＳＥ、により制御される。こ
れらの直列回路の他のすべてのゲートは共通に動作電位
ｖＤＤに接続されており、それにより連続的に導通して
いる。しかし、そのために動作電位ｖＤＤを用いること
は必ずしも必要ではない。
Ｌ Ｓ Ｂステップｉ ＝ Ｑに属する切換スイッチＳ
。
。
はそのトランジスタＴ１ｏおよびＴ２ｏに最も多くの直
列接続された素トランジスタｔを有する０これらの両ト
ランジスタと等しい別のトランジスタｎ′。
列接続された素トランジスタｔを有する０これらの両ト
ランジスタと等しい別のトランジスタｎ′。
が、第４図に示されているように、はしご形回路網ＬＷ
の終端抵抗Ｒ′内にも設けられている。し力化、切換ス
イッチＳ のトランジスタＴ１ｏまたはＴ２ｏと異なり
、トランジスタＴＩＱはそのすべての素トランジスタｔ
が導通状態にある。
の終端抵抗Ｒ′内にも設けられている。し力化、切換ス
イッチＳ のトランジスタＴ１ｏまたはＴ２ｏと異なり
、トランジスタＴＩＱはそのすべての素トランジスタｔ
が導通状態にある。
Ｒ−２Ｒはしご形回路網ＬＷは適当な形状および適当に
設定された抵抗率を有する多結晶シリコンから成る抵抗
層によシ実現されるのが有利であり、この場合に抵抗層
はＤ−Ａ変換器の他の部分を収容する単結晶シリコンチ
ップのＳｉｏ２層上に形成されている。
設定された抵抗率を有する多結晶シリコンから成る抵抗
層によシ実現されるのが有利であり、この場合に抵抗層
はＤ−Ａ変換器の他の部分を収容する単結晶シリコンチ
ップのＳｉｏ２層上に形成されている。
さて、本発明によるＤ−Ａ変換器の特徴として、第５図
に示されているように、負帰還抵抗Ｒ−Ｘ−がはしご形
回路網ＬＷ内の基本抵抗Ｒに等しい抵抗と値ρｎ／２＝
ｒ／２ｎ＋１の抵抗との直列回路から実現される。この
理由から演算増幅器ＯＰの反転入力端パ−”とその出力
端Ａとの間に、Ｄ−Ａ変換器のＭＳＢに対応づけられた
第ｎステップ内の切換スインｙ−８ｏのトランジスタＴ
Ｉ、またはＴ２．に相当する２つのトランジスタ（素ト
ランクスタｔの並列回路）から構成された並列回路とは
しご形回路網ＬＷ内の抵抗Ｒに相当する抵抗との直列回
路が接続されている。この場合、並列接続された素トラ
ンジスタはそれらのゲートに与えられる動作電位■ＤＤ
によ・り動作中連続的に導通状態に保たれる。負帰還ル
ープ内の抵抗Ｒ％は全体で２１ｎ−ｍｌ＋１個の素トラ
ンジスタｔを含んでいる。
に示されているように、負帰還抵抗Ｒ−Ｘ−がはしご形
回路網ＬＷ内の基本抵抗Ｒに等しい抵抗と値ρｎ／２＝
ｒ／２ｎ＋１の抵抗との直列回路から実現される。この
理由から演算増幅器ＯＰの反転入力端パ−”とその出力
端Ａとの間に、Ｄ−Ａ変換器のＭＳＢに対応づけられた
第ｎステップ内の切換スインｙ−８ｏのトランジスタＴ
Ｉ、またはＴ２．に相当する２つのトランジスタ（素ト
ランクスタｔの並列回路）から構成された並列回路とは
しご形回路網ＬＷ内の抵抗Ｒに相当する抵抗との直列回
路が接続されている。この場合、並列接続された素トラ
ンジスタはそれらのゲートに与えられる動作電位■ＤＤ
によ・り動作中連続的に導通状態に保たれる。負帰還ル
ープ内の抵抗Ｒ％は全体で２１ｎ−ｍｌ＋１個の素トラ
ンジスタｔを含んでいる。
演算増幅器ｏｐはたとえば” ＩＥＥＥ Ｊ’ｏｕｒｎ
ａｌｏｆ ８ｏ１ｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
″５Ｃ−１６（１９８１年８月）第３１８または３３０
頁に示されている仕方で０ＭＯ８技術で実現され得る。
ａｌｏｆ ８ｏ１ｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
″５Ｃ−１６（１９８１年８月）第３１８または３３０
頁に示されている仕方で０ＭＯ８技術で実現され得る。
演算増幅器ＯＰを切換スイッチＳ１およびインバーター
Ｎ。
Ｎ。
ならびにはしご形回路網ＬＷと共に１つのチップ内にモ
ノリシックに集積し、インバータの実現のために用いる
技術（１チャネルＭＯ８技術または０ＭＯ８技術）によ
り実現することは目的にかなっている。トランジスタｔ
ｌたはＴｌ・およびＴ２゜■ はｎチャネル技術で実現するよりもｐチャネル技術で実
現するほうが、高いスイッチング速度が得られる点で好
ましい０回路はバイポーラ技術でも実現可能であり、そ
の場合トランジスタは相応のバイポーラトランジスタに
より置換される。実際上、前記のＭＯ８技術での実現が
特に実証されている。
ノリシックに集積し、インバータの実現のために用いる
技術（１チャネルＭＯ８技術または０ＭＯ８技術）によ
り実現することは目的にかなっている。トランジスタｔ
ｌたはＴｌ・およびＴ２゜■ はｎチャネル技術で実現するよりもｐチャネル技術で実
現するほうが、高いスイッチング速度が得られる点で好
ましい０回路はバイポーラ技術でも実現可能であり、そ
の場合トランジスタは相応のバイポーラトランジスタに
より置換される。実際上、前記のＭＯ８技術での実現が
特に実証されている。
第１図は公知のＤ−Ａ変換器の原理回路図、第２図は公
知のＤ−Ａ変換器の一部分の回路図、第３図は本発明に
よるＤ−Ａ変換器の原理回路図、第４図は本発明による
Ｄ−Ａ変換器の回路図、第５図は第４図中の演算増幅器
負帰還ループの回路図でめるＯ Ａ・・・アナログ信号出力端、 Ｅ・・・はしご形量路
網入力端、 ＩＮ、・・・インバータ、 ＬＷ・・・
はしご形回路網、 ＯＰ・・・演算増幅器、 Ｒ，２Ｒ
・・・抵抗、 Ｒ′・・・終端抵抗、 Ｒ％・・・負帰
還抵抗、ＳＥ・・・デにジタル信号入力、 Ｓ ｏ−Ｓ
、・・・切換ス直 インチ、 Ｕ・・・基準電圧源。
知のＤ−Ａ変換器の一部分の回路図、第３図は本発明に
よるＤ−Ａ変換器の原理回路図、第４図は本発明による
Ｄ−Ａ変換器の回路図、第５図は第４図中の演算増幅器
負帰還ループの回路図でめるＯ Ａ・・・アナログ信号出力端、 Ｅ・・・はしご形量路
網入力端、 ＩＮ、・・・インバータ、 ＬＷ・・・
はしご形回路網、 ＯＰ・・・演算増幅器、 Ｒ，２Ｒ
・・・抵抗、 Ｒ′・・・終端抵抗、 Ｒ％・・・負帰
還抵抗、ＳＥ・・・デにジタル信号入力、 Ｓ ｏ−Ｓ
、・・・切換ス直 インチ、 Ｕ・・・基準電圧源。
Claims (1)
- 【特許請求の範囲】 １） 基準直流電圧源または基準直流電流源の一万端子
がはしご形回路網の入力端に、またこの直流電圧源また
は直流電流源の他方の端子が（ｎ＋１）個の切換スイッ
チの第１の電流通過端子に接続されており、これらの切
換スイッチは各１つのトランジスタ対により実現されか
つ変換すべきディジタル信号により共通に制御されてお
り、これらの切換スイッチの両切換位置で電流通過端子
として保たれる第２の端子がけしご形回路網の各１つの
出力端と接続されており、さらにこれらの切換スイッチ
のすべての第３の電流通過端子が、抵抗を介しての負帰
還ループを有し非反転入力端で接地点に接続されている
共通の演算増幅器の反転入力端に接続されており、この
演算増幅器の出力端からアナログ信号が取出される集積
可能なディジタル−アナログ変換器において、切換スイ
ッチ（ＳＩ：ｉ＝０．１．２・・・・・・ｎ）の重み付
けがそれ自体は公知の仕方で、個々の切換スインｙ−８
Ｈの内部抵抗ρｉを関係式ρｉ＝ｒ／２’（ごこにｉは
切換スイッチ（Ｓｉ）の番号であり、はしご形回路網（
ＬＷ）を通じて流される電流が小さい切換スイッチ（Ｓ
、）には相応に小さい番号を付し、最小電流に対応する
切換スイッチ（＋３８）Ｋは番号ＷＯＷを付するものと
する）に従う抵抗値とするように行なわれており、さら
に演算増幅器（ＯＰ）負帰還ループ内の抵抗（Ｒ”）の
選定が、その抵抗値を最大電流に対応する切換スイッチ
（Ｓｎ）の抵抗値の半値（ρｎ／２＝ｒ／２°＋１）と
はしご旅回路網（ＬＷ）の基本抵抗値（Ｒ）との和に等
しくするように行なわれていることを特徴とする集積可
能なディジタル−アナログ変換器。 ２）負帰還ループ内の抵抗（Ｒ”）が２つの回路部分の
継続回路により実現されており、そのうち一方ははしご
形回路網（ＬＷＪ内の基本抵抗（Ｒ）と同一の抵抗値を
有する抵抗により、また他方は最大電流に対応する切換
スイッチ（Ｓｏ）のトランジスタ（Ｔｌ ｏまたはＴ２
ｏ）と等しい２つのトランジスタの並列回路により形成
されていることを特徴とする特許請求の範囲第１項記載
の変換器。 ３）切換スイッチ（Ｓ、）の重み付けが２′−１個（こ
こにｍは数０．１・・・・・・ｎの１つ、特に数ｎ／２
ｔたは（ｎ±１）／２である）の互いに等しい素トラ
ンジスタ（ｔ）の並列および（または）直列回路により
実現されていることを特徴とする特許請求の範囲第２項
記載の変換器。 ４）切換スイッチ（Ｓ・）の第１の端子（１）の動作状
態は各１つのインバータ（ＩＮ、）を介して、またその
第３の端子（３）の動作状態は直接に、変換すべきディ
ジタル信号を与えられる当該の切換スイッチの信号入力
端（ＳＢ、）により制御されていることを特徴とする特
許請求の範囲第３項記載の変換器。 ５）Ｒ−２Ｒ回路網として構成されたはしご形回路網（
ＬＷ）が終端抵抗（Ｒ′）を介して接地点と接続されて
おり、この終端抵抗がはしご形回路網（ＬＷ）の基本抵
抗値の倍値２Ｒの抵抗と最小電流に対応する切換スイッ
チ（Ｓｏ）の内部抵抗（ρ。）に等しい抵抗との直列回
路から成ることを特徴とする特許請求の範囲第１項ない
し第４項のいずれかに記載の変換器。 ６）回路内に用いられているトランジスタがインバータ
（ＩＮ、）および演算増幅器（ＯＰ）内のトランジスタ
をも含めてＭＯ８電界効果トランジスタにより形成され
ていることを特徴とする特許請求の範囲第１項ないし第
５項のいずれかに記載の変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31458890 | 1981-11-19 | ||
| DE19813145889 DE3145889A1 (de) | 1981-11-19 | 1981-11-19 | Integrierbarer digital/analog-wandler |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5892129A true JPS5892129A (ja) | 1983-06-01 |
Family
ID=6146731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57201802A Pending JPS5892129A (ja) | 1981-11-19 | 1982-11-17 | 集積可能なデイジタル−アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4551709A (ja) |
| EP (1) | EP0080174A3 (ja) |
| JP (1) | JPS5892129A (ja) |
| DE (1) | DE3145889A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287114A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JPH033521A (ja) * | 1989-05-31 | 1991-01-09 | Sony Corp | プログラマブル電流源 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4677581A (en) * | 1985-05-30 | 1987-06-30 | Allied Corporation | Multichannel, self-calibrating, analog input/output apparatus for generating and measuring DC stimuli |
| JPH0734542B2 (ja) * | 1988-06-29 | 1995-04-12 | 日本電気株式会社 | Ｄ−ａ変換回路 |
| JPH04129426A (ja) * | 1990-09-20 | 1992-04-30 | Res Dev Corp Of Japan | 超伝導デジタル・アナログ変換器 |
| US5084703A (en) * | 1991-04-12 | 1992-01-28 | Beckman Industrial Corporation | Precision digital-to-analog converter |
| JP3551200B2 (ja) * | 1993-12-27 | 2004-08-04 | 株式会社ルネサステクノロジ | デジタル／アナログ変換回路 |
| JPH1028056A (ja) * | 1996-07-11 | 1998-01-27 | Yamaha Corp | Ｄ／ａコンバータ |
| JP3494366B2 (ja) * | 2000-08-04 | 2004-02-09 | 松下電器産業株式会社 | Ｄａ変換器 |
| US7088274B2 (en) * | 2002-04-09 | 2006-08-08 | Texas Instruments Incorporated | Difference amplifier for digital-to-analog converter |
| TWI220597B (en) * | 2002-07-08 | 2004-08-21 | Mediatek Inc | DAC cell circuit |
| US7256721B2 (en) * | 2005-04-15 | 2007-08-14 | Linear Technology Corporation | Network with multiple adjustment elements and sensitivities, and digital-to-analog converter implementing same |
| US7336211B1 (en) * | 2006-01-20 | 2008-02-26 | Altera Corporation | Resistance compensated DAC ladder |
| JP5835005B2 (ja) * | 2012-02-27 | 2015-12-24 | 株式会社ソシオネクスト | Ｄ／ａ変換器 |
| US8847807B2 (en) | 2012-11-26 | 2014-09-30 | Analog Devices, Inc. | Switching scheme for ISI mitigation in data converters |
| US9065477B2 (en) | 2013-09-03 | 2015-06-23 | Analog Devices Global | Linear and DC-accurate frontend DAC and input structure |
| US9065463B2 (en) | 2013-10-11 | 2015-06-23 | Analog Devices Global | Method and apparatus for reducing capacitor induced ISI in DACS |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3747088A (en) * | 1970-12-30 | 1973-07-17 | Analog Devices Inc | Solid state digital to analog converter |
| US3755807A (en) * | 1972-02-15 | 1973-08-28 | Collins Radio Co | Resistor-ladder circuit |
| US4267550A (en) * | 1980-01-25 | 1981-05-12 | National Semiconductor Corporation | Digital to analog conversion circuit including compensation FET'S |
| DE3070532D1 (en) * | 1980-11-27 | 1985-05-23 | Itt Ind Gmbh Deutsche | Monolithic integratable r-2r network |
-
1981
- 1981-11-19 DE DE19813145889 patent/DE3145889A1/de not_active Withdrawn
-
1982
- 1982-10-25 US US06/436,300 patent/US4551709A/en not_active Expired - Fee Related
- 1982-11-17 JP JP57201802A patent/JPS5892129A/ja active Pending
- 1982-11-18 EP EP82110669A patent/EP0080174A3/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63287114A (ja) * | 1987-05-19 | 1988-11-24 | Sanyo Electric Co Ltd | Ｄａ変換回路 |
| JPH033521A (ja) * | 1989-05-31 | 1991-01-09 | Sony Corp | プログラマブル電流源 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4551709A (en) | 1985-11-05 |
| EP0080174A3 (de) | 1986-05-14 |
| DE3145889A1 (de) | 1983-05-26 |
| EP0080174A2 (de) | 1983-06-01 |
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