JP3059859B2 - 符号−絶対値形ｄ／ａコンバータ及びその動作方法 - Google Patents
符号−絶対値形ｄ／ａコンバータ及びその動作方法Info
- Publication number
- JP3059859B2 JP3059859B2 JP5162576A JP16257693A JP3059859B2 JP 3059859 B2 JP3059859 B2 JP 3059859B2 JP 5162576 A JP5162576 A JP 5162576A JP 16257693 A JP16257693 A JP 16257693A JP 3059859 B2 JP3059859 B2 JP 3059859B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- converter
- current
- circuit
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、符号−絶対値形Ｄ／Ａ
コンバータに関するものであり、より詳しくは、符号−
絶対値形Ｄ／Ａコンバータの各ビットごとに、その第１
内部Ｄ／Ａコンバータ・セクションと第２Ｄ／Ａコンバ
ータ・セクションとの間でビット電流値決定抵抗を共用
するようにする改良と、各ビットごとに、第１内部Ｄ／
Ａコンバータ・セクションのゲインと第２内部Ｄ／Ａコ
ンバータ・セクションのゲインとをバランスさせるため
の技法とに関するものである。
コンバータに関するものであり、より詳しくは、符号−
絶対値形Ｄ／Ａコンバータの各ビットごとに、その第１
内部Ｄ／Ａコンバータ・セクションと第２Ｄ／Ａコンバ
ータ・セクションとの間でビット電流値決定抵抗を共用
するようにする改良と、各ビットごとに、第１内部Ｄ／
Ａコンバータ・セクションのゲインと第２内部Ｄ／Ａコ
ンバータ・セクションのゲインとをバランスさせるため
の技法とに関するものである。
【０００２】
【従来の技術】符号−絶対値形Ｄ／Ａコンバータ（ディ
ジタル・アナログ・コンバータ）においては、ディジタ
ル入力ワードの最上位のビットは「符号ビット」であ
り、この符号ビットが「１」であるか「０」であるかに
よって、そのディジタル・ワードの残りのビットが、正
数を表わしているのか、それとも負数を表わしているの
かを表示するようにしている。従来の符号−絶対値形Ｄ
／Ａコンバータは、分離して別々に設けた２つの内部Ｄ
／Ａコンバータ・セクションを備えており、一方の内部
Ｄ／Ａコンバータ・セクションでは正数の入力数をアナ
ログ出力電流に変換し、他方の内部Ｄ／Ａコンバータ・
セクションでは負数の入力数をそれに対応した出力電流
に変換するようにしている。これら２つの内部Ｄ／Ａコ
ンバータ・セクションの夫々のビット・スイッチは、同
一の電流合算導体上において合算される。そして、ディ
ジタル入力ワードの符号ビットに基づいて「正数用」内
部Ｄ／Ａコンバータ・セクションと「負数用」内部Ｄ／
Ａコンバータ・セクションとの間での切り換えを行なっ
ている。
ジタル・アナログ・コンバータ）においては、ディジタ
ル入力ワードの最上位のビットは「符号ビット」であ
り、この符号ビットが「１」であるか「０」であるかに
よって、そのディジタル・ワードの残りのビットが、正
数を表わしているのか、それとも負数を表わしているの
かを表示するようにしている。従来の符号−絶対値形Ｄ
／Ａコンバータは、分離して別々に設けた２つの内部Ｄ
／Ａコンバータ・セクションを備えており、一方の内部
Ｄ／Ａコンバータ・セクションでは正数の入力数をアナ
ログ出力電流に変換し、他方の内部Ｄ／Ａコンバータ・
セクションでは負数の入力数をそれに対応した出力電流
に変換するようにしている。これら２つの内部Ｄ／Ａコ
ンバータ・セクションの夫々のビット・スイッチは、同
一の電流合算導体上において合算される。そして、ディ
ジタル入力ワードの符号ビットに基づいて「正数用」内
部Ｄ／Ａコンバータ・セクションと「負数用」内部Ｄ／
Ａコンバータ・セクションとの間での切り換えを行なっ
ている。
【０００３】図４は、従来の符号−絶対値形Ｄ／Ａコン
バータにおける、２つの内部Ｄ／Ａコンバータ・セクシ
ョンの、互いに同一のビットに対応した部分の内部構造
を示した図である。一点鎖線１１０で囲んだ部分は、一
方の内部Ｄ／Ａコンバータ・セクションの複数のビット
・スイッチ回路のうちから代表として選択した１つのビ
ット・スイッチ回路であり、こちらの内部Ｄ／Ａコンバ
ータ・セクションをここでは「ＤＡＣＡ」と呼ぶことに
する。ＤＡＣＡのこのビット回路は、ビット・スイッチ
１５、１６と、レーザ・トリミング可能なビット電流値
決定抵抗２７０と、ＮＰＮトランジスタ１７とを含んで
いる。一方、一点鎖線１２０で囲んだ部分は、同じビッ
トに対応した、他方の内部Ｄ／Ａコンバータ・セクショ
ンに所属するビット回路であり、この内部Ｄ／Ａコンバ
ータ・セクションをここでは「ＤＡＣＢ」と呼ぶことに
する。このビット回路１２０は、ビット・スイッチ１
９、２０と、ＮＰＮトランジスタ１８と、トリミング可
能なビット電流値決定抵抗２８０とを含んでいる。
バータにおける、２つの内部Ｄ／Ａコンバータ・セクシ
ョンの、互いに同一のビットに対応した部分の内部構造
を示した図である。一点鎖線１１０で囲んだ部分は、一
方の内部Ｄ／Ａコンバータ・セクションの複数のビット
・スイッチ回路のうちから代表として選択した１つのビ
ット・スイッチ回路であり、こちらの内部Ｄ／Ａコンバ
ータ・セクションをここでは「ＤＡＣＡ」と呼ぶことに
する。ＤＡＣＡのこのビット回路は、ビット・スイッチ
１５、１６と、レーザ・トリミング可能なビット電流値
決定抵抗２７０と、ＮＰＮトランジスタ１７とを含んで
いる。一方、一点鎖線１２０で囲んだ部分は、同じビッ
トに対応した、他方の内部Ｄ／Ａコンバータ・セクショ
ンに所属するビット回路であり、この内部Ｄ／Ａコンバ
ータ・セクションをここでは「ＤＡＣＢ」と呼ぶことに
する。このビット回路１２０は、ビット・スイッチ１
９、２０と、ＮＰＮトランジスタ１８と、トリミング可
能なビット電流値決定抵抗２８０とを含んでいる。
【０００４】ＮＰＮトランジスタ１７及び１８は、それ
らのベース電極に高精度のバイアス電圧ＶBIASが印加さ
れており、またそれらのエミッタ電極には、ビット電流
値決定抵抗２７０ないし２８０の両端間に発生する高精
度の電圧が印加される。更には、ディジタル入力ワード
に応答して動作する制御回路（不図示）が備えられてお
り、現在ディジタル入力ワードが正数であるときには、
そのディジタル入力ワードの中の対応するビットが
「１」か「０」かに応じて、ビット・スイッチ１５を構
成しているＭＯＳＦＥＴのゲート電極２４か、ビット・
スイッチ１６を構成しているＭＯＳＦＥＴのゲート電極
２５かのいずれかに、その制御回路から然るべきビット
・スイッチ選択信号が供給される。一方、現在ディジタ
ル入力ワードが負数であるときには、そのディジタル入
力ワードの中の対応するビットが「１」か「０」かに応
じて、ビット・スイッチ１９を構成しているＭＯＳＦＥ
Ｔのゲート電極２６か、ビット・スイッチ２０を構成し
ているＭＯＳＦＥＴのゲート電極２９かのいずれかに、
その制御回路から然るべきビット・スイッチ選択信号が
供給される。
らのベース電極に高精度のバイアス電圧ＶBIASが印加さ
れており、またそれらのエミッタ電極には、ビット電流
値決定抵抗２７０ないし２８０の両端間に発生する高精
度の電圧が印加される。更には、ディジタル入力ワード
に応答して動作する制御回路（不図示）が備えられてお
り、現在ディジタル入力ワードが正数であるときには、
そのディジタル入力ワードの中の対応するビットが
「１」か「０」かに応じて、ビット・スイッチ１５を構
成しているＭＯＳＦＥＴのゲート電極２４か、ビット・
スイッチ１６を構成しているＭＯＳＦＥＴのゲート電極
２５かのいずれかに、その制御回路から然るべきビット
・スイッチ選択信号が供給される。一方、現在ディジタ
ル入力ワードが負数であるときには、そのディジタル入
力ワードの中の対応するビットが「１」か「０」かに応
じて、ビット・スイッチ１９を構成しているＭＯＳＦＥ
Ｔのゲート電極２６か、ビット・スイッチ２０を構成し
ているＭＯＳＦＥＴのゲート電極２９かのいずれかに、
その制御回路から然るべきビット・スイッチ選択信号が
供給される。
【０００５】従来の符号−絶対値形Ｄ／Ａコンバータで
は、内部セクションであるＤＡＣＡとＤＡＣＢとは、集
積回路チップ上の、互いにかなり離れた領域に配置され
ている。従って、ビット電流値決定抵抗２７０と２８０
も、チップ上の互いにかなり離れた領域に配置されてい
る。更には、電流源トランジスタ１７と１８も、チップ
上の互いにかなり離れた領域に配置されている。現在の
技術水準では、トランジスタ１７と１８との間で、ベー
ス−エミッタ間電圧が異なってしまうこともやむを得
ず、製造工程やトランジスタの構造等によっては、その
電圧値に１〜５ミリボルトもの差が生じることもしばし
ばある。一方、ディジタル・オーディオ入力信号等の入
力信号に応答して出力される出力信号中に、高調波ひず
みが発生しないようにするためには、ＤＡＣＡセクショ
ンとＤＡＣＢセクションとの間でゲインを同一に揃える
ことが非常に重要であり、そのため製造工程の一環とし
て、ビット電流値決定抵抗２７０及び２８０に対してト
リミング即ち調整を施す必要があり、そうすることによ
って、上述した、トランジスタ１７と１８との間のベー
ス−エミッタ間電圧の不揃いや、抵抗２７０と２８０と
の間の、製造時に生じる抵抗値の不揃いを補償するよう
にしている。しかしながら、ビット電流値決定抵抗が必
要とする調節可能幅、即ち「トリム可能幅」が大きくな
ると、それらビット電流値決定抵抗によって占められる
チップ上の面積も大きくなる。更には、１個の集積回路
上の、互いに高精度で性能を揃えねばならないトランジ
スタの個数が増大したり、それらトランジスタの間の間
隔が広がると、その集積回路のパッケージングの工程に
おいて発生するパラメータの変動の影響を、その集積回
路が受け易くなる。
は、内部セクションであるＤＡＣＡとＤＡＣＢとは、集
積回路チップ上の、互いにかなり離れた領域に配置され
ている。従って、ビット電流値決定抵抗２７０と２８０
も、チップ上の互いにかなり離れた領域に配置されてい
る。更には、電流源トランジスタ１７と１８も、チップ
上の互いにかなり離れた領域に配置されている。現在の
技術水準では、トランジスタ１７と１８との間で、ベー
ス−エミッタ間電圧が異なってしまうこともやむを得
ず、製造工程やトランジスタの構造等によっては、その
電圧値に１〜５ミリボルトもの差が生じることもしばし
ばある。一方、ディジタル・オーディオ入力信号等の入
力信号に応答して出力される出力信号中に、高調波ひず
みが発生しないようにするためには、ＤＡＣＡセクショ
ンとＤＡＣＢセクションとの間でゲインを同一に揃える
ことが非常に重要であり、そのため製造工程の一環とし
て、ビット電流値決定抵抗２７０及び２８０に対してト
リミング即ち調整を施す必要があり、そうすることによ
って、上述した、トランジスタ１７と１８との間のベー
ス−エミッタ間電圧の不揃いや、抵抗２７０と２８０と
の間の、製造時に生じる抵抗値の不揃いを補償するよう
にしている。しかしながら、ビット電流値決定抵抗が必
要とする調節可能幅、即ち「トリム可能幅」が大きくな
ると、それらビット電流値決定抵抗によって占められる
チップ上の面積も大きくなる。更には、１個の集積回路
上の、互いに高精度で性能を揃えねばならないトランジ
スタの個数が増大したり、それらトランジスタの間の間
隔が広がると、その集積回路のパッケージングの工程に
おいて発生するパラメータの変動の影響を、その集積回
路が受け易くなる。
【０００６】従って、可及的に小さなチップ領域におい
て、正数及び負数の入力ディジタル数を、それに対応す
るＡＣアナログ出力信号に変換することができ、その際
に、内部セクションである「ＤＡＣＡ」セクションと
「ＤＡＣＢ」セクションとの間でゲインをバランスさせ
て、ディジタル入力ワードの高調波ひずみを可及的に低
減することのできるようなＤ／Ａコンバータが、これま
でに求められ、しかしながら達成されないでいた。
て、正数及び負数の入力ディジタル数を、それに対応す
るＡＣアナログ出力信号に変換することができ、その際
に、内部セクションである「ＤＡＣＡ」セクションと
「ＤＡＣＢ」セクションとの間でゲインをバランスさせ
て、ディジタル入力ワードの高調波ひずみを可及的に低
減することのできるようなＤ／Ａコンバータが、これま
でに求められ、しかしながら達成されないでいた。
【０００７】
【発明が解決しようとする課題】従って本発明の目的
は、従来の符号−絶対値形Ｄ／Ａコンバータと比較し
て、集積回路チップ上の必要面積が小さくて済み、しか
も、内部Ｄ／Ａコンバータ・セクションどうしの間で、
高精度でゲインをバランスさせることができ、それによ
って、ディジタル入力信号の、それも特に時間と共に変
化するディジタル入力信号の、変換におけるひずみをな
くすことができるようにした、符号−絶対値形Ｄ／Ａコ
ンバータを提供することにある。
は、従来の符号−絶対値形Ｄ／Ａコンバータと比較し
て、集積回路チップ上の必要面積が小さくて済み、しか
も、内部Ｄ／Ａコンバータ・セクションどうしの間で、
高精度でゲインをバランスさせることができ、それによ
って、ディジタル入力信号の、それも特に時間と共に変
化するディジタル入力信号の、変換におけるひずみをな
くすことができるようにした、符号−絶対値形Ｄ／Ａコ
ンバータを提供することにある。
【０００８】
【課題を解決するための手段】その概要を述べるなら
ば、本発明は、その一実施例においては、符号ビットと
ディジタル・データ・ワードとを含んでいる入力ワード
に応じた動作をする第１個数の複数のビット・スイッチ
回路を有する第１内部Ｄ／Ａコンバータ回路と、その入
力ワードに応じた動作をするそれと同数のビット・スイ
ッチ回路を有する第２内部Ｄ／Ａコンバータとを含んで
いる、符号−絶対値形Ｄ／Ａコンバータを提供するもの
である。複数のビット・スイッチ回路の各々は、夫々に
対応した電流源トランジスタに結合している。ディジタ
ル・データ・ワードの複数のビットに対応した第１個数
の複数のバイナリ重み付けを施したビット電流値決定抵
抗回路が、基準電圧導体と、第１内部Ｄ／Ａコンバータ
回路及び第２内部Ｄ／Ａコンバータ回路の、夫々の前記
電流源トランジスタの夫々のエミッタとの間に結合して
いる。デコード回路が、入力ワードのあり得る値の各々
を、第１内部Ｄ／Ａコンバータ回路の複数のビット・ス
イッチ回路の各々に対応したビット・スイッチ入力信号
に変換するための第１群の複数のコードと、入力ワード
のあり得る値の各々を、第２内部Ｄ／Ａコンバータ回路
の複数のビット・スイッチ回路の各々に対応したビット
・スイッチ入力信号に変換するための第２群の複数のコ
ードとを格納している。複数のビット電流値決定抵抗回
路の各々は、みずからに対応したビット・スイッチ回路
のビット電流の大きさを主として決定するための比較的
高い抵抗値を有するトリミング可能なビット電流値決定
抵抗と、このビット電流値決定抵抗の一端と、該当する
ビットに対応した第１内部Ｄ／Ａコンバータ回路の電流
源トランジスタのエミッタとの間に結合している、比較
的低い抵抗値を有するトリミング可能な第１ゲイン・バ
ランス抵抗と、ビット電流値決定抵抗の一端と、該当す
るビットに対応した第２内部Ｄ／Ａコンバータ回路の前
記電流源トランジスタのエミッタとの間に結合してい
る、比較的低い抵抗値を有するトリミング可能な第２ゲ
イン・バランス抵抗とを含んでいる。複数のビット・ス
イッチ回路の各々は、第１ＭＯＳＦＥＴ及び第２ＭＯＳ
ＦＥＴを含んでおり、第１ＭＯＳＦＥＴは、そのゲート
電極が、現在入力ワードのディジタル・データ・ワード
の対応したビットと符号ビットとの状態に応じたビット
・スイッチ信号を受け取るように接続されており、その
ソース電極が電流源トランジスタのコレクタに接続して
おり、且つ、そのドレイン電極が電流合算導体に接続し
ている。第２ＭＯＳＦＥＴは、そのゲート電極が、第１
ＭＯＳＦＥＴのゲート電極が受け取るビット・スイッチ
信号の論理的相補信号を受け取るように接続されてお
り、そのソース電極が電流源トランジスタのコレクタに
接続しており、且つ、そのドレイン電極がビット電流廃
棄導体に接続している。
ば、本発明は、その一実施例においては、符号ビットと
ディジタル・データ・ワードとを含んでいる入力ワード
に応じた動作をする第１個数の複数のビット・スイッチ
回路を有する第１内部Ｄ／Ａコンバータ回路と、その入
力ワードに応じた動作をするそれと同数のビット・スイ
ッチ回路を有する第２内部Ｄ／Ａコンバータとを含んで
いる、符号−絶対値形Ｄ／Ａコンバータを提供するもの
である。複数のビット・スイッチ回路の各々は、夫々に
対応した電流源トランジスタに結合している。ディジタ
ル・データ・ワードの複数のビットに対応した第１個数
の複数のバイナリ重み付けを施したビット電流値決定抵
抗回路が、基準電圧導体と、第１内部Ｄ／Ａコンバータ
回路及び第２内部Ｄ／Ａコンバータ回路の、夫々の前記
電流源トランジスタの夫々のエミッタとの間に結合して
いる。デコード回路が、入力ワードのあり得る値の各々
を、第１内部Ｄ／Ａコンバータ回路の複数のビット・ス
イッチ回路の各々に対応したビット・スイッチ入力信号
に変換するための第１群の複数のコードと、入力ワード
のあり得る値の各々を、第２内部Ｄ／Ａコンバータ回路
の複数のビット・スイッチ回路の各々に対応したビット
・スイッチ入力信号に変換するための第２群の複数のコ
ードとを格納している。複数のビット電流値決定抵抗回
路の各々は、みずからに対応したビット・スイッチ回路
のビット電流の大きさを主として決定するための比較的
高い抵抗値を有するトリミング可能なビット電流値決定
抵抗と、このビット電流値決定抵抗の一端と、該当する
ビットに対応した第１内部Ｄ／Ａコンバータ回路の電流
源トランジスタのエミッタとの間に結合している、比較
的低い抵抗値を有するトリミング可能な第１ゲイン・バ
ランス抵抗と、ビット電流値決定抵抗の一端と、該当す
るビットに対応した第２内部Ｄ／Ａコンバータ回路の前
記電流源トランジスタのエミッタとの間に結合してい
る、比較的低い抵抗値を有するトリミング可能な第２ゲ
イン・バランス抵抗とを含んでいる。複数のビット・ス
イッチ回路の各々は、第１ＭＯＳＦＥＴ及び第２ＭＯＳ
ＦＥＴを含んでおり、第１ＭＯＳＦＥＴは、そのゲート
電極が、現在入力ワードのディジタル・データ・ワード
の対応したビットと符号ビットとの状態に応じたビット
・スイッチ信号を受け取るように接続されており、その
ソース電極が電流源トランジスタのコレクタに接続して
おり、且つ、そのドレイン電極が電流合算導体に接続し
ている。第２ＭＯＳＦＥＴは、そのゲート電極が、第１
ＭＯＳＦＥＴのゲート電極が受け取るビット・スイッチ
信号の論理的相補信号を受け取るように接続されてお
り、そのソース電極が電流源トランジスタのコレクタに
接続しており、且つ、そのドレイン電極がビット電流廃
棄導体に接続している。
【０００９】
【実施例】図１には、符号−絶対値形Ｄ／Ａコンバータ
１０を示した。符号コード変換回路３１へは２０ビット
のディジタル入力ワードが供給されている。このディジ
タル入力ワードの構成は、先頭の１ビットが符号ビット
であり、その後に続くデータ・フィールドには、１９ビ
ットのデータ・ワードが包含されているという構成であ
る。符号コード変換回路３１は、様々な値を取るこの１
９ビットの入力データ・ワードを、３９ビットのスイッ
チ信号へと変換し、それら３９ビットのうちの２０ビッ
トは、バス３５Ａを介して、２０ビットのラッチ回路３
２Ａの入力部へ供給されており、残りの１９ビットのス
イッチ信号は、バス３５Ｂを介して、１９ビットのラッ
チ回路３２Ｂの入力部へ供給されている。図１には、ラ
ッチ回路３２Ａは「ＤＡＣＡ用ラッチ」と記し、ラッチ
回路３２Ｂは「ＤＡＣＢ用ラッチ」と記してある。（バ
ス３５Ａ上の２０ビットのスイッチ信号は、１９ビット
のスイッチ信号と１ビットの符号ビット信号とから成
り、これは、図１の３５Ａと３２Ａとに示した通りであ
る。
１０を示した。符号コード変換回路３１へは２０ビット
のディジタル入力ワードが供給されている。このディジ
タル入力ワードの構成は、先頭の１ビットが符号ビット
であり、その後に続くデータ・フィールドには、１９ビ
ットのデータ・ワードが包含されているという構成であ
る。符号コード変換回路３１は、様々な値を取るこの１
９ビットの入力データ・ワードを、３９ビットのスイッ
チ信号へと変換し、それら３９ビットのうちの２０ビッ
トは、バス３５Ａを介して、２０ビットのラッチ回路３
２Ａの入力部へ供給されており、残りの１９ビットのス
イッチ信号は、バス３５Ｂを介して、１９ビットのラッ
チ回路３２Ｂの入力部へ供給されている。図１には、ラ
ッチ回路３２Ａは「ＤＡＣＡ用ラッチ」と記し、ラッチ
回路３２Ｂは「ＤＡＣＢ用ラッチ」と記してある。（バ
ス３５Ａ上の２０ビットのスイッチ信号は、１９ビット
のスイッチ信号と１ビットの符号ビット信号とから成
り、これは、図１の３５Ａと３２Ａとに示した通りであ
る。
【００１０】ラッチ３２Ａは、ビット・スイッチ入力信
号を４０本の出力導体３４Ａの上に送出しており、それ
ら出力導体３４Ａは、この符号−絶対値形Ｄ／Ａコンバ
ータ回路３３のＤＡＣＡセクションの中の、様々なビッ
ト・スイッチＭＯＳＦＥＴのゲート電極に接続してい
る。同様に、ラッチ３２Ｂは、ビット・スイッチ信号を
３８本のビット・スイッチ選択導体３４Ｂの上に送出し
ており、それら導体上のビット・スイッチ信号は、この
符号−絶対値形Ｄ／Ａコンバータ回路３３の内部セクシ
ョンであるＤＡＣＢセクションの中の、様々なビット・
スイッチＭＯＳＦＥＴのゲート電極へ供給されている。
この符号−絶対値形Ｄ／Ａコンバータ回路３３の出力
は、図１に示すように、導体１４を流れる電流ＩOUT で
ある。
号を４０本の出力導体３４Ａの上に送出しており、それ
ら出力導体３４Ａは、この符号−絶対値形Ｄ／Ａコンバ
ータ回路３３のＤＡＣＡセクションの中の、様々なビッ
ト・スイッチＭＯＳＦＥＴのゲート電極に接続してい
る。同様に、ラッチ３２Ｂは、ビット・スイッチ信号を
３８本のビット・スイッチ選択導体３４Ｂの上に送出し
ており、それら導体上のビット・スイッチ信号は、この
符号−絶対値形Ｄ／Ａコンバータ回路３３の内部セクシ
ョンであるＤＡＣＢセクションの中の、様々なビット・
スイッチＭＯＳＦＥＴのゲート電極へ供給されている。
この符号−絶対値形Ｄ／Ａコンバータ回路３３の出力
は、図１に示すように、導体１４を流れる電流ＩOUT で
ある。
【００１１】符号コード変換回路３１は、入力コード変
換情報を格納しているリード・オンリ・メモリ（ＲＯ
Ｍ）を含んでおり、このＲＯＭの内容を示したのが下の
表１である。この表１において、向かって左側の縦欄に
は、上述の２０ビットの入力データ・ワードの最上位６
ビットの取り得る全ての値を列挙してある。それらの値
の範囲は、正数の側の表わし得る限界値である「１１１
１１１」から、ビット・バイポーラ・ゼロ・クロッシン
グ点（ＢＰＺ）である「１０００００」を通り、最も小
さな数は、負数の側の表わし得る限界値である「０００
０００」に至っている。表１の中に示した各々の数にお
いて、先頭の（最左端の）ビットは符号ビットであり、
従って、左欄の上半分に示されている数は全て正数であ
り、一方、左欄の下半分に示されている数は全て負数で
ある。これによって示されている数列は、負数で絶対値
が最大の数「００００００」から、正数でその絶対値が
最大の数「１１１１１１」まで増大して行く、２進数の
順序の数列となっている。
換情報を格納しているリード・オンリ・メモリ（ＲＯ
Ｍ）を含んでおり、このＲＯＭの内容を示したのが下の
表１である。この表１において、向かって左側の縦欄に
は、上述の２０ビットの入力データ・ワードの最上位６
ビットの取り得る全ての値を列挙してある。それらの値
の範囲は、正数の側の表わし得る限界値である「１１１
１１１」から、ビット・バイポーラ・ゼロ・クロッシン
グ点（ＢＰＺ）である「１０００００」を通り、最も小
さな数は、負数の側の表わし得る限界値である「０００
０００」に至っている。表１の中に示した各々の数にお
いて、先頭の（最左端の）ビットは符号ビットであり、
従って、左欄の上半分に示されている数は全て正数であ
り、一方、左欄の下半分に示されている数は全て負数で
ある。これによって示されている数列は、負数で絶対値
が最大の数「００００００」から、正数でその絶対値が
最大の数「１１１１１１」まで増大して行く、２進数の
順序の数列となっている。
【表１】
【００１２】表１の中央の縦欄は、様々なビット・スイ
ッチ信号を示しており、それらビット・スイッチ信号
は、符号コード変換回路３１によって発生されて、２０
本のバス導体３５Ａを介し、そして更に、図１に示した
対応するラッチ３２Ａの非反転出力を介して、例えば図
２に示したＤＡＣＡのＭＯＳＦＥＴ１５等の、様々な左
側ビット電流スイッチＭＯＳＦＥＴのゲート電極へ供給
されているビット・スイッチ信号である。ブロック３２
Ａの中の各々のラッチは、更に、反転出力部、即ち相補
出力部を備えており、そこから送出されている相補出力
は、例えば図２に示したＭＯＳＦＥＴ１６等の、対応す
る右側ＭＯＳＦＥＴのゲート電極に供給されている。
（当業者には周知のように、各々のビット・スイッチに
おいて、そのビット・スイッチの２つのＭＯＳＦＥＴは
互いに相補的な論理レベルにあり、従って、それら２つ
のＭＯＳＦＥＴのうちの一方がオンのとき、他方はオフ
になっている）。
ッチ信号を示しており、それらビット・スイッチ信号
は、符号コード変換回路３１によって発生されて、２０
本のバス導体３５Ａを介し、そして更に、図１に示した
対応するラッチ３２Ａの非反転出力を介して、例えば図
２に示したＤＡＣＡのＭＯＳＦＥＴ１５等の、様々な左
側ビット電流スイッチＭＯＳＦＥＴのゲート電極へ供給
されているビット・スイッチ信号である。ブロック３２
Ａの中の各々のラッチは、更に、反転出力部、即ち相補
出力部を備えており、そこから送出されている相補出力
は、例えば図２に示したＭＯＳＦＥＴ１６等の、対応す
る右側ＭＯＳＦＥＴのゲート電極に供給されている。
（当業者には周知のように、各々のビット・スイッチに
おいて、そのビット・スイッチの２つのＭＯＳＦＥＴは
互いに相補的な論理レベルにあり、従って、それら２つ
のＭＯＳＦＥＴのうちの一方がオンのとき、他方はオフ
になっている）。
【００１３】同様に、表１の向かって右側の縦欄も、様
々なビット・スイッチ信号を示しているが、ただしそれ
らビット・スイッチ信号は、符号コード変換回路３１に
よって発生されて、１９本のバス導体３５Ｂを介し、そ
して更に、図１に示した１９個のラッチ３２Ｂの非反転
出力を介して、図２に示したＤＡＣＢの左側ビット電流
スイッチＭＯＳＦＥＴ（例えばＭＯＳＦＥＴ１９等）の
ゲート電極へ供給されているビット・スイッチ信号であ
る。ブロック３２Ｂの中に含まれている各々のラッチは
更に、反転出力部、即ち相補出力部を備えており、そこ
から送出されている相補出力は、図２のＤＡＣＢの、対
応する右側ＭＯＳＦＥＴ（例えばＭＯＳＦＥＴ２０等）
のゲート電極に供給されている。
々なビット・スイッチ信号を示しているが、ただしそれ
らビット・スイッチ信号は、符号コード変換回路３１に
よって発生されて、１９本のバス導体３５Ｂを介し、そ
して更に、図１に示した１９個のラッチ３２Ｂの非反転
出力を介して、図２に示したＤＡＣＢの左側ビット電流
スイッチＭＯＳＦＥＴ（例えばＭＯＳＦＥＴ１９等）の
ゲート電極へ供給されているビット・スイッチ信号であ
る。ブロック３２Ｂの中に含まれている各々のラッチは
更に、反転出力部、即ち相補出力部を備えており、そこ
から送出されている相補出力は、図２のＤＡＣＢの、対
応する右側ＭＯＳＦＥＴ（例えばＭＯＳＦＥＴ２０等）
のゲート電極に供給されている。
【００１４】図２は、内部ビット・スイッチ回路及びそ
れに付随しているビット・カレント・ソース回路を示し
たものであり、図示したのは、図１の符号−絶対値形Ｄ
／Ａコンバータ回路３３の中の１９ビットのうちの、２
個のビットに対応した回路である。一点鎖線１１と１２
とは、２０ビットのディジタル入力ワードの中に包含さ
れている１９ビットの入力データ・ワードのうちの、最
上位ビット即ち「ビット１」に対応した、ＤＡＣＡとＤ
ＡＣＢのビット・スイッチ回路を囲んで示している。
尚、２０ビットのディジタル入力ワードそのものの中の
ビット１（ＭＳＢ）は符号ビットである。一点鎖線１１
Ａと１２Ａとは、１９ビットのディジタル入力数のうち
の最下位ビットであるビット１９に対応した、ＤＡＣＡ
とＤＡＣＢの夫々のビット・スイッチ回路を示してい
る。１９ビットの入力データ・ワードのうち、これら以
外の１７個のビットに対応したビット・スイッチ回路
も、これらと同様の構成である。ＤＡＣＡのビット１に
対応したビット・スイッチ回路は、Ｎチャネル形のビッ
ト・スイッチＭＯＳＦＥＴ１５及び１６を含んでおり、
それらＭＯＳＦＥＴは、それらのソース電極が、互いに
接続した上で、ＮＰＮ形の電流源トランジスタ１７のコ
レクタに接続している。ＭＯＳＦＥＴ１５のゲート電極
は、図１の導体３４Ａのうちの１本であって、図１のブ
ロック３２Ａの中の、ビット１に対応したラッチに接続
している導体に接続している。この、ビット１に対応し
たラッチの相補的論理出力は、ＭＯＳＦＥＴ１６のゲー
ト電極２５に接続している。
れに付随しているビット・カレント・ソース回路を示し
たものであり、図示したのは、図１の符号−絶対値形Ｄ
／Ａコンバータ回路３３の中の１９ビットのうちの、２
個のビットに対応した回路である。一点鎖線１１と１２
とは、２０ビットのディジタル入力ワードの中に包含さ
れている１９ビットの入力データ・ワードのうちの、最
上位ビット即ち「ビット１」に対応した、ＤＡＣＡとＤ
ＡＣＢのビット・スイッチ回路を囲んで示している。
尚、２０ビットのディジタル入力ワードそのものの中の
ビット１（ＭＳＢ）は符号ビットである。一点鎖線１１
Ａと１２Ａとは、１９ビットのディジタル入力数のうち
の最下位ビットであるビット１９に対応した、ＤＡＣＡ
とＤＡＣＢの夫々のビット・スイッチ回路を示してい
る。１９ビットの入力データ・ワードのうち、これら以
外の１７個のビットに対応したビット・スイッチ回路
も、これらと同様の構成である。ＤＡＣＡのビット１に
対応したビット・スイッチ回路は、Ｎチャネル形のビッ
ト・スイッチＭＯＳＦＥＴ１５及び１６を含んでおり、
それらＭＯＳＦＥＴは、それらのソース電極が、互いに
接続した上で、ＮＰＮ形の電流源トランジスタ１７のコ
レクタに接続している。ＭＯＳＦＥＴ１５のゲート電極
は、図１の導体３４Ａのうちの１本であって、図１のブ
ロック３２Ａの中の、ビット１に対応したラッチに接続
している導体に接続している。この、ビット１に対応し
たラッチの相補的論理出力は、ＭＯＳＦＥＴ１６のゲー
ト電極２５に接続している。
【００１５】ＭＯＳＦＥＴ１５のドレイン電極は電流合
算導体１４に接続している。一方、ＭＯＳＦＥＴ１６の
ドレイン電極は、電気的に接地した「廃棄用」のビット
電流導体１３に接続してある。電流源トランジスタ（Ｎ
ＰＮ形）１７のベース電極はＶBIASに接続しており、ま
た、そのエミッタ電極は、ニクロム製のレーザ・トリミ
ング可能なゲイン・バランス抵抗２７の一方の電極に接
続しており、この抵抗２７の他方の電極は、導体２１を
介して、ニクロム製のレーザ・トリミング可能な、バイ
ナリ重み付けしたビット電流値決定抵抗３０の一方の電
極に接続している。ビット電流値決定抵抗３０の他方の
電極は−ＶCCに接続している。
算導体１４に接続している。一方、ＭＯＳＦＥＴ１６の
ドレイン電極は、電気的に接地した「廃棄用」のビット
電流導体１３に接続してある。電流源トランジスタ（Ｎ
ＰＮ形）１７のベース電極はＶBIASに接続しており、ま
た、そのエミッタ電極は、ニクロム製のレーザ・トリミ
ング可能なゲイン・バランス抵抗２７の一方の電極に接
続しており、この抵抗２７の他方の電極は、導体２１を
介して、ニクロム製のレーザ・トリミング可能な、バイ
ナリ重み付けしたビット電流値決定抵抗３０の一方の電
極に接続している。ビット電流値決定抵抗３０の他方の
電極は−ＶCCに接続している。
【００１６】ＤＡＣＢのビット１のためのビット・スイ
ッチＭＯＳＦＥＴ（Ｎチャネル形）１９及び２０は、そ
れらのソース電極が、互いに接続した上で、電流源トラ
ンジスタ（ＮＰＮ形）２１のコレクタに接続している。
電流源トランジスタ２１は、そのベース電極がＶBIASに
接続している。ＭＯＳＦＥＴ１９のドレイン電極は電流
合算導体１４に接続しており、一方、ＭＯＳＦＥＴ２０
のドレイン電極は廃棄電流導体１３に接続している。Ｍ
ＯＳＦＥＴ１９及び２０の夫々のゲート電極２６及び２
９は、図１に示した導体３４Ｂのうちの、ラッチ回路３
２Ｂの中の対応するラッチの出力信号と相補出力信号と
に接続している一対の導体に接続している。電流源トラ
ンジスタ２１のエミッタは、ニクロム製のレーザ・トリ
ミング可能なゲイン・バランス抵抗２８の一端に接続し
ており、この抵抗２８の他端は、導体２１を介して、バ
イナリ重み付けしたビット電流値決定抵抗３０に接続し
ている。
ッチＭＯＳＦＥＴ（Ｎチャネル形）１９及び２０は、そ
れらのソース電極が、互いに接続した上で、電流源トラ
ンジスタ（ＮＰＮ形）２１のコレクタに接続している。
電流源トランジスタ２１は、そのベース電極がＶBIASに
接続している。ＭＯＳＦＥＴ１９のドレイン電極は電流
合算導体１４に接続しており、一方、ＭＯＳＦＥＴ２０
のドレイン電極は廃棄電流導体１３に接続している。Ｍ
ＯＳＦＥＴ１９及び２０の夫々のゲート電極２６及び２
９は、図１に示した導体３４Ｂのうちの、ラッチ回路３
２Ｂの中の対応するラッチの出力信号と相補出力信号と
に接続している一対の導体に接続している。電流源トラ
ンジスタ２１のエミッタは、ニクロム製のレーザ・トリ
ミング可能なゲイン・バランス抵抗２８の一端に接続し
ており、この抵抗２８の他端は、導体２１を介して、バ
イナリ重み付けしたビット電流値決定抵抗３０に接続し
ている。
【００１７】この符号−絶対値形Ｄ／Ａコンバータ１０
の、ＤＡＣＡ及びＤＡＣＢのセクションの、残りの１８
ビットの各々に関しても、ビット・スイッチ回路及びビ
ット電流決定のための回路の構成は、以上のビット１の
ものと本質的には同一であり、ただ、ここでは抵抗３０
である、ビット電流値決定抵抗の抵抗値だけが異なって
おり、即ち、その抵抗値は、夫々のビットごとに、一般
的な方式で、相対的に所定の重み付けがなされている。
の、ＤＡＣＡ及びＤＡＣＢのセクションの、残りの１８
ビットの各々に関しても、ビット・スイッチ回路及びビ
ット電流決定のための回路の構成は、以上のビット１の
ものと本質的には同一であり、ただ、ここでは抵抗３０
である、ビット電流値決定抵抗の抵抗値だけが異なって
おり、即ち、その抵抗値は、夫々のビットごとに、一般
的な方式で、相対的に所定の重み付けがなされている。
【００１８】本発明の１つの局面によれば、内部セクシ
ョンであるＤＡＣＡセクションとＤＡＣＢセクションの
ビット・スイッチ回路が、各々のビットごとに、同一の
バイナリ重み付けをしたビット電流値決定抵抗を共用し
ているということがある。例えば、ビット１に関して
は、ＤＡＣＡのビット・スイッチ１５、１６と、ＤＡＣ
Ｂのビット・スイッチ１９、２０との、いずれもが、バ
イナリ重み付けしたビット電流値決定抵抗としては、同
一の抵抗３０を共用している。この図２の構成を図４の
回路と比較してみれば分かるように、図４の回路では、
ビット・スイッチ１５、１６は、ＤＡＣＡセクションの
ためのビット電流値決定抵抗２７０に接続しているだけ
であり、一方、（それらと同一のビットに対応してい
る）ビット・スイッチ１９、２０は、バイナリ重み付け
をした別のビット電流値決定抵抗２８０にだけ接続して
おり、この抵抗２８０は、集積回路チップ上の、抵抗２
７０が配置されている領域からは、かなり隔たった領域
に配置されることになりがちである。
ョンであるＤＡＣＡセクションとＤＡＣＢセクションの
ビット・スイッチ回路が、各々のビットごとに、同一の
バイナリ重み付けをしたビット電流値決定抵抗を共用し
ているということがある。例えば、ビット１に関して
は、ＤＡＣＡのビット・スイッチ１５、１６と、ＤＡＣ
Ｂのビット・スイッチ１９、２０との、いずれもが、バ
イナリ重み付けしたビット電流値決定抵抗としては、同
一の抵抗３０を共用している。この図２の構成を図４の
回路と比較してみれば分かるように、図４の回路では、
ビット・スイッチ１５、１６は、ＤＡＣＡセクションの
ためのビット電流値決定抵抗２７０に接続しているだけ
であり、一方、（それらと同一のビットに対応してい
る）ビット・スイッチ１９、２０は、バイナリ重み付け
をした別のビット電流値決定抵抗２８０にだけ接続して
おり、この抵抗２８０は、集積回路チップ上の、抵抗２
７０が配置されている領域からは、かなり隔たった領域
に配置されることになりがちである。
【００１９】ここで、互いに対応するビットに関して
は、図２の回路においてその電流合算導体１４へ流れ込
む電流の大きさと、図４の回路においてその電流合算導
体１４へ流れ込む電流の大きさとが、互いに等しいもの
とすれば、図２のビット電流値決定抵抗３０の抵抗値
は、図４のビット電流値決定抵抗２７０及び２８０の各
々の抵抗値の２分の１で良い。なぜならば、図２の回路
では、ＤＡＣＡセクションのビット・スイッチ電流と、
ＤＡＣＢセクションのビット・スイッチ電流とが、同一
のビット電流値決定抵抗３０を流れるのに対し、図４の
回路では、ビット電流値決定抵抗２７０と２８０の各々
を別々のビット電流が流れるからである。
は、図２の回路においてその電流合算導体１４へ流れ込
む電流の大きさと、図４の回路においてその電流合算導
体１４へ流れ込む電流の大きさとが、互いに等しいもの
とすれば、図２のビット電流値決定抵抗３０の抵抗値
は、図４のビット電流値決定抵抗２７０及び２８０の各
々の抵抗値の２分の１で良い。なぜならば、図２の回路
では、ＤＡＣＡセクションのビット・スイッチ電流と、
ＤＡＣＢセクションのビット・スイッチ電流とが、同一
のビット電流値決定抵抗３０を流れるのに対し、図４の
回路では、ビット電流値決定抵抗２７０と２８０の各々
を別々のビット電流が流れるからである。
【００２０】更に図２の回路では、抵抗３０等のビット
電流値決定抵抗の必要個数が、図４の従来例の回路の２
分の１で済む。従って、集積回路チップ上の面積のう
ち、バイナリ重み付けをした一連のビット電流値決定抵
抗によって占有される面積が、図２の本発明の回路構成
では、図４の２７０ないし２８０等のビット電流値決定
抵抗に必要とされるチップ面積の約４分の１で済む。
電流値決定抵抗の必要個数が、図４の従来例の回路の２
分の１で済む。従って、集積回路チップ上の面積のう
ち、バイナリ重み付けをした一連のビット電流値決定抵
抗によって占有される面積が、図２の本発明の回路構成
では、図４の２７０ないし２８０等のビット電流値決定
抵抗に必要とされるチップ面積の約４分の１で済む。
【００２１】再び図２を参照して説明をすると、ビット
１については、ＤＡＣＡのゲイン・バランス抵抗２７
と、ＤＡＣＢのゲイン・バランス抵抗２８とに対して、
集積回路の製造工程においてレーザ・トリミングを施す
ことにより、ビット１に関するＤＡＣＡのゲインとＤＡ
ＣＢのゲインとをバランスさせるようにする。ビット電
流値決定抵抗３０にもレーザ・トリミングを施すが、こ
れは、ビット１が、この符号−絶対値形Ｄ／Ａコンバー
タ１０の出力電流ＩOUT の値に対して、適切にバイナリ
重み付けされた電流値で寄与するようにするためであ
る。このように、ただ１つのビット電流値決定抵抗３０
のトリミングによって、そのビットに関する、ＤＡＣＡ
のビット重みとＤＡＣＢのビット重みとの両方を適切な
値に設定することができる。
１については、ＤＡＣＡのゲイン・バランス抵抗２７
と、ＤＡＣＢのゲイン・バランス抵抗２８とに対して、
集積回路の製造工程においてレーザ・トリミングを施す
ことにより、ビット１に関するＤＡＣＡのゲインとＤＡ
ＣＢのゲインとをバランスさせるようにする。ビット電
流値決定抵抗３０にもレーザ・トリミングを施すが、こ
れは、ビット１が、この符号−絶対値形Ｄ／Ａコンバー
タ１０の出力電流ＩOUT の値に対して、適切にバイナリ
重み付けされた電流値で寄与するようにするためであ
る。このように、ただ１つのビット電流値決定抵抗３０
のトリミングによって、そのビットに関する、ＤＡＣＡ
のビット重みとＤＡＣＢのビット重みとの両方を適切な
値に設定することができる。
【００２２】図２の回路では、ゲイン・バランス抵抗２
７及び２８の抵抗値は、ビット電流値決定抵抗３０の抵
抗値よりも小さい。ビット電流値決定抵抗３０の抵抗値
の具体例としては、例えば５．５キロオームとすること
ができ、その場合のゲイン・バランス抵抗２７及び２８
の公称抵抗値は、例えば３．１キロオームとすれば良
い。
７及び２８の抵抗値は、ビット電流値決定抵抗３０の抵
抗値よりも小さい。ビット電流値決定抵抗３０の抵抗値
の具体例としては、例えば５．５キロオームとすること
ができ、その場合のゲイン・バランス抵抗２７及び２８
の公称抵抗値は、例えば３．１キロオームとすれば良
い。
【００２３】図３を参照すれば、高調波ひずみを低減す
るためにはＤＡＣＡセクションのゲインとＤＡＣＢセク
ションのゲインとをバランスさせることが必要であるこ
とが容易に理解される。図３は、アナログ出力電流Ｉ
OUT の値を時間に対してプロットしたグラフである。破
線４１は、理想的な正弦波信号を表わしており、この信
号波形は、２０ビットのディジタル入力ワードの値を、
バイポーラ・ゼロ（ＢＰＺ）の値ＩO から、正数の表わ
し得る最大限の値＋ＩMAX まで増加させ、そこから再び
減少させてＢＰＺ値を通過し、負数の表わし得る最大限
の値−ＩMAX まで変化させ、そこから再び増加させてバ
イポーラ・ゼロ・レベルＩO へ戻した場合の波形であ
る。この正弦波形４１は、その正の部分と負の部分とが
対称形となっており、従って高調波ひずみは含まれてい
ない。
るためにはＤＡＣＡセクションのゲインとＤＡＣＢセク
ションのゲインとをバランスさせることが必要であるこ
とが容易に理解される。図３は、アナログ出力電流Ｉ
OUT の値を時間に対してプロットしたグラフである。破
線４１は、理想的な正弦波信号を表わしており、この信
号波形は、２０ビットのディジタル入力ワードの値を、
バイポーラ・ゼロ（ＢＰＺ）の値ＩO から、正数の表わ
し得る最大限の値＋ＩMAX まで増加させ、そこから再び
減少させてＢＰＺ値を通過し、負数の表わし得る最大限
の値−ＩMAX まで変化させ、そこから再び増加させてバ
イポーラ・ゼロ・レベルＩO へ戻した場合の波形であ
る。この正弦波形４１は、その正の部分と負の部分とが
対称形となっており、従って高調波ひずみは含まれてい
ない。
【００２４】ＤＡＣＡセクションのゲインとＤＡＣＢセ
クションのゲインとが、正確に等しい値でなければ、出
力電流ＩOUT の波形が、理想的な正弦波信号４１の波形
と正確に一致することはない。例えばＤＡＣＢセクショ
ンのゲインが幾分低過ぎ、一方、ＤＡＣＡセクションの
ゲインが幾分高過ぎるという場合には、図３に実線で示
したＩOUT の波形４０のように、ひずんだ正弦波形とな
り、この波形４０はかなり大きな高調波ひずみを含んで
いる。
クションのゲインとが、正確に等しい値でなければ、出
力電流ＩOUT の波形が、理想的な正弦波信号４１の波形
と正確に一致することはない。例えばＤＡＣＢセクショ
ンのゲインが幾分低過ぎ、一方、ＤＡＣＡセクションの
ゲインが幾分高過ぎるという場合には、図３に実線で示
したＩOUT の波形４０のように、ひずんだ正弦波形とな
り、この波形４０はかなり大きな高調波ひずみを含んで
いる。
【００２５】本発明では、先ず、ＤＡＣＡのある１つの
ビットを「オン」にして、そのビット電流が、電流合算
導体１４上の電流値ＩOUT に寄与するようにすると共
に、そのビットに対応するＤＡＣＢのビットを「オフ」
にして、そのビット電流が、廃棄電流導体１３上の電流
値に寄与するようにする。そしてこの状態において電流
値ＩOUT を測定する。続いて、今度は、ＤＡＣＢのその
同じビットを「オン」にし、ＤＡＣＡのその同じビット
を「オフ」にして、電流値ＩOUT の第２回目の測定を行
なう。もしＩOUT の第１回測定値の絶対値が、第２回測
定値の絶対値よりも大きかったならば、ゲイン・バラン
ス抵抗２７の抵抗値が小さ過ぎるのであるから、このゲ
イン・バランス抵抗２７にレーザ・トリミングを施し
て、ＤＡＣＡが「オン」でＤＡＣＢが「オフ」のときの
ＩOUT の絶対値を減少させ、その値がＩOUT の第２回測
定値の絶対値とが等しくなるようにする。一方、ＩOUT
の第２回測定値の絶対値が、第１回測定値の絶対値より
も大きかった場合には、ゲイン・バランス抵抗２８の抵
抗値が小さ過ぎるのであるから、このゲイン・バランス
抵抗２８にレーザトリミングを施してその抵抗値を増大
させ、それによって、ＤＡＣＢが「オン」でＤＡＣＡが
「オフ」のときのＩOUT の絶対値が、ＩOUT の第１回測
定値の絶対値と等しくなるようにする。この「ゲイン・
バランス処理」が完了したならば、続いて、ビット電流
値決定抵抗３０にレーザ・トリミングを施すことによっ
て、ＤＡＣＡが「オン」でＤＡＣＢが「オフ」のときの
ＩOUT の絶対値とＤＡＣＢが「オン」でＤＡＣＡが「オ
フ」のときのＩOUT の絶対値との合計値が、図４に示し
たように個別のビット電流値決定抵抗２７０と２８０と
を使用した場合に、そのビットに対応した、バイナリ重
み付けした電流値が取る所望の値に等しくなるようにす
る。ゲイン・バランス抵抗２８とビット電流値決定抵抗
３０とに必要なレーザ・トリミングを施すことによっ
て、ＩOUT 波形４０の上半分と理想正弦波形４１の上半
分とを一致させることができる。また、ゲイン・バラン
ス抵抗２７とビット電流値決定抵抗３０とに必要なレー
ザ・トリミングを施すことによって、ＩOUT 波形４０の
下半分と理想正弦波形４０の下半分とを一致させること
ができる。
ビットを「オン」にして、そのビット電流が、電流合算
導体１４上の電流値ＩOUT に寄与するようにすると共
に、そのビットに対応するＤＡＣＢのビットを「オフ」
にして、そのビット電流が、廃棄電流導体１３上の電流
値に寄与するようにする。そしてこの状態において電流
値ＩOUT を測定する。続いて、今度は、ＤＡＣＢのその
同じビットを「オン」にし、ＤＡＣＡのその同じビット
を「オフ」にして、電流値ＩOUT の第２回目の測定を行
なう。もしＩOUT の第１回測定値の絶対値が、第２回測
定値の絶対値よりも大きかったならば、ゲイン・バラン
ス抵抗２７の抵抗値が小さ過ぎるのであるから、このゲ
イン・バランス抵抗２７にレーザ・トリミングを施し
て、ＤＡＣＡが「オン」でＤＡＣＢが「オフ」のときの
ＩOUT の絶対値を減少させ、その値がＩOUT の第２回測
定値の絶対値とが等しくなるようにする。一方、ＩOUT
の第２回測定値の絶対値が、第１回測定値の絶対値より
も大きかった場合には、ゲイン・バランス抵抗２８の抵
抗値が小さ過ぎるのであるから、このゲイン・バランス
抵抗２８にレーザトリミングを施してその抵抗値を増大
させ、それによって、ＤＡＣＢが「オン」でＤＡＣＡが
「オフ」のときのＩOUT の絶対値が、ＩOUT の第１回測
定値の絶対値と等しくなるようにする。この「ゲイン・
バランス処理」が完了したならば、続いて、ビット電流
値決定抵抗３０にレーザ・トリミングを施すことによっ
て、ＤＡＣＡが「オン」でＤＡＣＢが「オフ」のときの
ＩOUT の絶対値とＤＡＣＢが「オン」でＤＡＣＡが「オ
フ」のときのＩOUT の絶対値との合計値が、図４に示し
たように個別のビット電流値決定抵抗２７０と２８０と
を使用した場合に、そのビットに対応した、バイナリ重
み付けした電流値が取る所望の値に等しくなるようにす
る。ゲイン・バランス抵抗２８とビット電流値決定抵抗
３０とに必要なレーザ・トリミングを施すことによっ
て、ＩOUT 波形４０の上半分と理想正弦波形４１の上半
分とを一致させることができる。また、ゲイン・バラン
ス抵抗２７とビット電流値決定抵抗３０とに必要なレー
ザ・トリミングを施すことによって、ＩOUT 波形４０の
下半分と理想正弦波形４０の下半分とを一致させること
ができる。
【００２６】この符号−絶対値形Ｄ／Ａコンバータ１０
の動作については、表１、図１、及び図３を参照するこ
とによって、更に詳しく理解することができる。
の動作については、表１、図１、及び図３を参照するこ
とによって、更に詳しく理解することができる。
【００２７】表１について説明すると、２０ビットのデ
ィジタル入力ワード（１個の符号ビットと、１９ビット
の入力データ・ワードとから成る）が、「１００００
０」から「１１１１１１」までの値を取る領域では、Ｄ
ＡＣＡのビットを、符号コード変換回路３１が設定し、
設定する値は「１１１１１」までは既に決まっており、
これに更に１つの最下位ビット電流を加えた値とされる
が、この最下位ビット電流は、符号ビットが「１」であ
る場合に、図２に示した、付加的ＬＳＢ電流回路３７か
ら供給される。
ィジタル入力ワード（１個の符号ビットと、１９ビット
の入力データ・ワードとから成る）が、「１００００
０」から「１１１１１１」までの値を取る領域では、Ｄ
ＡＣＡのビットを、符号コード変換回路３１が設定し、
設定する値は「１１１１１」までは既に決まっており、
これに更に１つの最下位ビット電流を加えた値とされる
が、この最下位ビット電流は、符号ビットが「１」であ
る場合に、図２に示した、付加的ＬＳＢ電流回路３７か
ら供給される。
【００２８】２０ビットのディジタル入力ワードの値
が、上述の領域（「１０００００」から「１１１１１
１」まで）にあるときには、ＤＡＣＢへは、符号コード
変換回路３１、バス３５Ｂ、ＤＡＣＢ用ラッチ３２Ｂ、
及びバス３４Ｂを介して、１９ビットのディジタル入力
ワードが供給され、それによって、図３のＩOUT 波形４
０の上半分が発生される。２０ビットのディジタル入力
データ・ワードのうちの下位１４ビットと、ＤＡＣＡセ
クション及びＤＡＣＢセクションのビットのうちの残り
の対応する１４ビットとは、互いに同一のパターンであ
り、表１では、この表を読み取り易くするために、それ
ら１４ビットを省略してある。
が、上述の領域（「１０００００」から「１１１１１
１」まで）にあるときには、ＤＡＣＢへは、符号コード
変換回路３１、バス３５Ｂ、ＤＡＣＢ用ラッチ３２Ｂ、
及びバス３４Ｂを介して、１９ビットのディジタル入力
ワードが供給され、それによって、図３のＩOUT 波形４
０の上半分が発生される。２０ビットのディジタル入力
データ・ワードのうちの下位１４ビットと、ＤＡＣＡセ
クション及びＤＡＣＢセクションのビットのうちの残り
の対応する１４ビットとは、互いに同一のパターンであ
り、表１では、この表を読み取り易くするために、それ
ら１４ビットを省略してある。
【００２９】符号ビットが「０」となっており、ディジ
タル・入力ワードが負の値を取っているときには、表１
に示すように、ＤＡＣＡの対応するビットが「００００
０」から「１１１１１」までの間で変化し、それによっ
て、図３のＩOUT 波形４０のうちの、下半分、即ち、バ
イポーラ・ゼロ・スロッシング・レベルＩO よりも下の
「負」の部分における、ＩOUT の変動が発生する。ディ
ジタル入力ワードの値がこの領域にあるときには、ＤＡ
ＣＢセクションは完全に「オフ」状態にあり、これは、
表１の右側の縦欄の下半分に「０００００」で示した通
りである。負数のディジタル入力ワードでも、下位１４
ビットは表に示していないが、それらビットも同じパタ
ーンを取る。
タル・入力ワードが負の値を取っているときには、表１
に示すように、ＤＡＣＡの対応するビットが「００００
０」から「１１１１１」までの間で変化し、それによっ
て、図３のＩOUT 波形４０のうちの、下半分、即ち、バ
イポーラ・ゼロ・スロッシング・レベルＩO よりも下の
「負」の部分における、ＩOUT の変動が発生する。ディ
ジタル入力ワードの値がこの領域にあるときには、ＤＡ
ＣＢセクションは完全に「オフ」状態にあり、これは、
表１の右側の縦欄の下半分に「０００００」で示した通
りである。負数のディジタル入力ワードでも、下位１４
ビットは表に示していないが、それらビットも同じパタ
ーンを取る。
【００３０】従って、ＤＡＣＡのゲイン・バランス抵抗
（２７等）の全て、並びに、ＤＡＣＢのゲイン・バラン
ス抵抗（２８等）の全てに対して、製造工程においてレ
ーザ・トリミングを施して、各々のビットについて、Ｄ
ＡＣＡを流れるビット電流とＤＡＣＢを流れるビット電
流とが確実に等しくなるようにすれば、それによって図
３のＩOUT 波形４０の上側部分が、図３の１９ビットの
理想波形４１と一致するようになり、その結果、ＩOUT
が非常に僅かな高調波ひずみしか含まないようになる。
（２７等）の全て、並びに、ＤＡＣＢのゲイン・バラン
ス抵抗（２８等）の全てに対して、製造工程においてレ
ーザ・トリミングを施して、各々のビットについて、Ｄ
ＡＣＡを流れるビット電流とＤＡＣＢを流れるビット電
流とが確実に等しくなるようにすれば、それによって図
３のＩOUT 波形４０の上側部分が、図３の１９ビットの
理想波形４１と一致するようになり、その結果、ＩOUT
が非常に僅かな高調波ひずみしか含まないようになる。
【００３１】尚、この利点を達成するために必要な、レ
ーザ・トリミングにかかる時間は、図４の従来例の回路
において必要とされるそのための時間と比べて、はるか
に短くて済む。そして、重み付けしたビット電流抵抗
（３０等）に必要とされるチップ面積の大きさも約４分
の１に限縮できるため、製造コストも大幅に低減するこ
とができる。
ーザ・トリミングにかかる時間は、図４の従来例の回路
において必要とされるそのための時間と比べて、はるか
に短くて済む。そして、重み付けしたビット電流抵抗
（３０等）に必要とされるチップ面積の大きさも約４分
の１に限縮できるため、製造コストも大幅に低減するこ
とができる。
【００３２】ＤＡＣＡとＤＡＣＢとの間のゲイン・バラ
ンスを取るには、金属接続部にトリミングを施して、ト
ランジスタ１７及び２１の個々のエミッタ領域を分離す
ることによって、それらトランジスタのベース−エミッ
タ間電圧を揃えるという方法を用いることもできる。ま
た更に、トランジスタ１７及び２１の夫々のエミッタ
に、トリミング可能な「ブリーダ」カレント・ソース回
路を接続しておき、それによって、トランジスタ１７及
び２１のベース−エミッタ間電圧を一致させ、それによ
って、ＤＡＣＡのゲインとＤＡＣＢのゲインとをバラン
スさせるようにすることも可能である。
ンスを取るには、金属接続部にトリミングを施して、ト
ランジスタ１７及び２１の個々のエミッタ領域を分離す
ることによって、それらトランジスタのベース−エミッ
タ間電圧を揃えるという方法を用いることもできる。ま
た更に、トランジスタ１７及び２１の夫々のエミッタ
に、トリミング可能な「ブリーダ」カレント・ソース回
路を接続しておき、それによって、トランジスタ１７及
び２１のベース−エミッタ間電圧を一致させ、それによ
って、ＤＡＣＡのゲインとＤＡＣＢのゲインとをバラン
スさせるようにすることも可能である。
【図１】本発明に係る、符号−絶対値形Ｄ／Ａコンバー
タのブロック図である。
タのブロック図である。
【図２】本発明の好適実施例における、各々のビットご
とに同一のビット電流値決定抵抗を共用するようにした
第１内部Ｄ／Ａコンバータ・セクション及び第２内部Ｄ
／Ａコンバータ・セクションの複数のビット・スイッチ
回路のうちから、代表として選択したビット・スイッチ
回路を示した回路図である。
とに同一のビット電流値決定抵抗を共用するようにした
第１内部Ｄ／Ａコンバータ・セクション及び第２内部Ｄ
／Ａコンバータ・セクションの複数のビット・スイッチ
回路のうちから、代表として選択したビット・スイッチ
回路を示した回路図である。
【図３】図２に示した第１内部Ｄ／Ａコンバータ・セク
ションと第２内部Ｄ／Ａコンバータ・セクションとの間
でゲインをバランスさせることによって、ディジタル入
力信号に応答して発生されるアナログ出力信号の高調波
ひずみを回避することを説明するためのグラフである。
ションと第２内部Ｄ／Ａコンバータ・セクションとの間
でゲインをバランスさせることによって、ディジタル入
力信号に応答して発生されるアナログ出力信号の高調波
ひずみを回避することを説明するためのグラフである。
【図４】従来例に係る、符号−絶対値形Ｄ／Ａコンバー
タの内部のビット・スイッチ回路の回路図である。
タの内部のビット・スイッチ回路の回路図である。
１０ 符号−絶対値形Ｄ／Ａコンバータ １３ ビット電流廃棄導体 １４ 出力導体（電流合算導体） １５、１６、１９、２０ ＭＯＳＦＥＴ（ビット・スイ
ッチ） １７、２１ 電流源トランジスタ ２７、２８ ゲイン・バランス抵抗 ３０ ビット電流値決定抵抗 ３１ 符号コード変換回路 ３２Ａ、３２Ｂ ラッチ回路 ３４Ａ、３４Ｂ 出力導体
ッチ） １７、２１ 電流源トランジスタ ２７、２８ ゲイン・バランス抵抗 ３０ ビット電流値決定抵抗 ３１ 符号コード変換回路 ３２Ａ、３２Ｂ ラッチ回路 ３４Ａ、３４Ｂ 出力導体
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/66 H03M 1/74
Claims (8)
- 【請求項１】 符号ビットと、第１個数のビットを含む
ディジタル・データ・ワードと、を含んでいる入力ワー
ドを受け取り、バイポーラ・ゼロ・レベルに対し前記符
号ビットが決定する極性を有するアナログ出力電流を合
算導体に発生する、符号−絶対値形Ｄ／Ａコンバータに
おいて、 ａ）前記第１個数のビット・スイッチ回路を含んだ第１
内部Ｄ／Ａコンバータ回路であって、その各ビット・ス
イッチ回路が、前記ディジタル・データ・ワードの対応
するビットに応答することにより、前記符号ビットが第
１の論理レベルにある場合に、対応するビット電流を、
前記ディジタル・データ・ワードの前記対応ビットの論
理レベルにしたがって前記合算導体あるいは廃棄電流導
体のいずれかに流れさせ、また前記第１内部Ｄ／Ａコン
バータ回路が、前記符号ビットに応答して、前記符号ビ
ットが第２の論理レベルにある場合に前記ビット・スイ
ッチ回路の前記ビット電流全てを前記合算導体へとスイ
ッチさせ、各該ビット・スイッチ回路がこれに対応する
電流源トランジスタに結合している、前記の第１内部Ｄ
／Ａコンバータ回路と、ｂ）前記第１個数のビット・スイッチ回路を含んだ第２
内部Ｄ／Ａコンバータ回路であって、その各ビット・ス
イッチ回路が、前記ディジタル・データ・ワードの前記
対応するビットに応答することにより、前記符号ビット
が第２の論理レベルにある場合に、前記対応するビット
電流を、前記ディジタル・データ・ワードの前記対応ビ
ットの前記論理レベルにしたがって前記合算導体あるい
は廃棄電流導体のいずれかに流れさせ、該第２内部Ｄ／
Ａコンバータ回路の各該ビット・スイッチ回路がこれに
対応する電流源トランジスタに結合している、前記の第
２内部Ｄ／Ａコンバータ回路と、 ｃ ）前記ディジタル・データ・ワードのビットに夫々対
応した第１個数のバイナリ重み付けを施したビット電流
決定抵抗回路であって、各該ビット電流決定抵抗回路
が、基準電圧導体と、当該ビットに対応した前記第１内
部Ｄ／Ａコンバータ回路及び前記第２内部Ｄ／Ａコンバ
ータ回路の、夫々の前記電流源トランジスタの夫々のエ
ミッタとの間に結合している、前記の第1個数のビット
電流決定抵抗回路と、 を備えたことを特徴とする符号−絶対値形Ｄ／Ａコンバ
ータ。 - 【請求項２】 デコード回路を備えており、該デコード
回路が、前記符号ビットおよび前記ディジタル・データ
・ワードの起こり得る値の各々を、前記第１内部Ｄ／Ａ
コンバータ回路の各前記ビット・スイッチ回路に対する
ビット・スイッチ入力信号に変換するための第１群のコ
ードと、前記ディジタル・データ・ワードの前記起こり
得る値の各々を、前記第２内部Ｄ／Ａコンバータ回路の
各前記ビット・スイッチ回路に対するビット・スイッチ
入力信号に変換するための第２群のコードとを、格納し
ていること、を特徴とする請求項１記載の符号−絶対値
形Ｄ／Ａコンバータ。 - 【請求項３】 各前記ビット電流決定抵抗回路が、その
対応したビット・スイッチ回路のビット電流を主として
決定する比較的高い抵抗値のビット電流決定抵抗と、前
記ビット電流決定抵抗の一端と、当該ビットに対応した
前記第１及び第２の内部Ｄ／Ａコンバータ回路の前記電
流源トランジスタのエミッタとの間に結合している、比
較的低い抵抗値の第１及び第２のゲイン・バランス抵抗
とを含んでいること、を特徴とする請求項１記載の符号
−絶対値形Ｄ／Ａコンバータ。 - 【請求項４】 各前記ビット電流決定抵抗回路におい
て、前記ビット電流決定抵抗、前記第１及び第２のゲイ
ン・バランス抵抗が、レーザ・トリミング可能なニクロ
ム製抵抗体であること、を特徴とする請求項３記載の符
号−絶対値形Ｄ／Ａコンバータ。 - 【請求項５】 各前記ビット・スイッチ回路が第１ＭＯ
ＳＦＥＴ及び第２ＭＯＳＦＥＴを含んでおり、 前記第１ＭＯＳＦＥＴは、そのゲート電極が、前記入力
ワードのディジタル・データ・ワード及び符号ビットの
対応したビットの状態に従ってビット・スイッチ信号を
受け取るように接続されており、そのソース電極が前記
電流源トランジスタのコレクタに接続しており、且つ、
そのドレイン電極が前記合算導体に接続しており、 前記第２ＭＯＳＦＥＴは、そのゲート電極が、前記ビッ
ト・スイッチ信号の論理的相補信号を受け取るように接
続されており、そのソース電極が前記電流源トランジス
タのコレクタに接続しており、且つ、そのドレイン電極
が前記廃棄電流導体に接続していること、 を特徴とする請求項４記載の符号−絶対値形Ｄ／Ａコン
バータ。 - 【請求項６】 前記入力ワードの全ての正の値に対して
は、前記第１内部Ｄ／Ａコンバータ回路の前記ビット・
スイッチ回路の全てが、「１」を供給するようにスイッ
チされて、前記合算導体に、対応するバイポーラ・ゼロ
出力電流レベルを供給するようにし、且つ、付加的ＬＳ
Ｂビット電流回路が、前記符号ビットに応答してスイッ
チされて前記合算導体に付加的ＬＳＢ電流を流すように
し、更に、前記ディジタル・データ・ワードの変動が、
これに対応する変動を、前記第２内部Ｄ／Ａコンバータ
回路がスイッチして前記合算導体へ流しているビット電
流に発生させ、それによって、それに対応する変動を、
前記バイポーラ・ゼロ出力電流レベルより上の値に対す
る前記合算導体に流れる前記出力電流に発生させ、 前記入力ワードの全ての負の値に対しては、前記第２内
部Ｄ／Ａコンバータ回路の前記ビット・スイッチ回路の
全てが「０」を供給するようにスイッチされ、それによ
ってそれに対応したビット電流をスイッチして前記廃棄
電流導体へ流すようにし、更に、前記ディジタル・デー
タ・ワードの変動が、これに対応する変動を、前記合算
導体へ前記第１内部Ｄ／Ａコンバータ回路がスイッチし
ている前記ビット電流に発生させ、それによって、それ
に対応する変動を、前記バイポーラ・ゼロ出力電流レベ
ルより下の値に対する出力電流に発生させること、 を特徴とする請求項５記載の符号−絶対値形Ｄ／Ａコン
バータ。 - 【請求項７】 Ｄ／Ａコンバータの動作方法であって、
該Ｄ／Ａコンバータは第１内部Ｄ／Ａコンバータ回路と
第２内部Ｄ／Ａコンバータ回路とを含んでおり、それら
内部Ｄ／Ａコンバータ回路はいずれも、符号ビットと第
１個数のデータ・ビットとを有する入力ワードに応答
し、該Ｄ／Ａコンバータは更に、前記第１内部Ｄ／Ａコ
ンバータ回路内に、第１個数のビット・スイッチ回路
と、これに対応した電流源トランジスタとを含んでお
り、該Ｄ／Ａコンバータは更に、前記第２内部Ｄ／Ａコ
ンバータ回路内に、第１個数のビット・スイッチ回路
と、これに対応した電流源トランジスタとを含んでお
り、該Ｄ／Ａコンバータは更に、バイナリ重み付けした
第１個数のビット電流決定抵抗と、第１個数の２倍に等
しい第２個数のゲイン・バランス抵抗とを含んでいる、
前記Ｄ／Ａコンバータの動作方法において、 ａ）前記第１内部Ｄ／Ａコンバータ回路に関して、各ビ
ットの前記電流源トランジスタのエミッタを、そのビッ
トに対応したバイナリ重み付けしたビット電流決定抵抗
の第１端子に、前記ゲイン・バランス抵抗のうちの対応
した１つのゲイン・バランス抵抗を介して結合し、更
に、前記第２内部Ｄ／Ａコンバータ回路に関して、各ビ
ットの前記電流源トランジスタのエミッタを、そのビッ
トに対応したバイナリ重み付けしたビット電流決定抵抗
の前記第１端子に、前記ゲイン・バランス抵抗のうちの
別の対応した１つのゲイン・バランス抵抗を介して結合
するステップであって、各前記ビット電流決定抵抗の第
２端子は、第２基準電圧導体に結合している、前記のス
テップと、 ｂ）前記電流源トランジスタの各々のベースにバイアス
電圧を印加して、前記ビット電流決定抵抗の中を、バイ
ナリ重み付けした夫々のビット電流が流れるようにする
ステップであって、前記ゲイン・バランス抵抗には、前
記第１内部Ｄ／Ａコンバータ回路のゲインと前記第２内
部Ｄ／Ａコンバータ回路のゲインとをバランスさせるた
めのトリミングを施した、前記のステップと、 を備え、これによって、夫々の前記電流源トランジスタ
のベース−エミッタ間電圧に不揃いがあっても、前記第
１内部Ｄ／Ａコンバータ回路及び前記第２内部Ｄ／Ａコ
ンバータ回路の対応する夫々のビット・スイッチ回路
に、互いに等しい大きさのビット電流が流れるようにし
たこと、を特徴とする、Ｄ／Ａコンバータの動作方法。 - 【請求項８】 符号ビットと第１個数のデータ・ビット
とを含んでいる入力ワードをアナログ信号へ変換するＤ
／Ａコンバータを動作させる方法において、 ａ）前記第１個数のビット・スイッチ回路を含んでいる
第１内部Ｄ／Ａコンバータ回路を用意するステップであ
って、その各ビット・スイッチ回路が、前記ディジタル
・データ・ワードの対応するビットに応答することによ
り、前記符号ビットが第１の論理レベルにある場合に、
対応するビット電流を、前記ディジタル・データ・ワー
ドの前記対応ビットの論理レベルにしたがって前記合算
導体あるいは廃棄電流導体のいずれかに流れさせ、また
前記第１内部Ｄ／Ａコンバータが 、前記符号ビットに応
答して、前記符号ビットが第２の論理レベルにある場合
に前記ビット・スイッチ回路の前記ビット電流全てを前
記合算導体へとスイッチさせ、各該ビット・スイッチ回
路がこれに対応する電流源トランジスタに結合してい
る、前記のステップと、また前記第１個数のビット・ス
イッチ回路を含んでいる第２内部Ｄ／Ａコンバータ回路
を用意するステップであって、その各ビット・スイッチ
回路が、前記ディジタル・データ・ワードの前記対応す
るビットに応答することにより、前記符号ビットが第２
の論理レベルにある場合に、前記対応するビット電流
を、前記ディジタル・データ・ワードの前記対応ビット
の論理レベルにしたがって前記合算導体あるいは廃棄電
流導体のいずれかに流れさせ、該第２内部Ｄ／Ａコンバ
ータ回路の各該ビット・スイッチ回路がこれに対応する
電流源トランジスタに結合している、前記のステップ
と、 ｂ）バイナリ重み付けを施した第１個数のビット電流決
定抵抗の各々を流れる電流を、前記第１内部Ｄ／Ａコン
バータ回路の対応するビット・スイッチ回路と、前記第
２内部Ｄ／Ａコンバータ回路の対応するビット・スイッ
チ回路とで分担するステップと、 ｃ）その分担した電流を運ぶ対応のビット・スイッチ回
路の間で、各前記ビット電流決定抵抗を流れる電流の各
部分を、そのビット電流決定抵抗を前記第１及び第２の
内部Ｄ／Ａコンバータ回路の対応するビット・スイッチ
回路に結合している第１及び第２のゲイン・バランス抵
抗によって、等しくバランスさせるステップと、 を含んでいること、を特徴とするＤ／Ａコンバータを動
作させる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US916595 | 1992-07-20 | ||
| US07/916,595 US5257027A (en) | 1992-07-20 | 1992-07-20 | Modified sign-magnitude DAC and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104761A JPH06104761A (ja) | 1994-04-15 |
| JP3059859B2 true JP3059859B2 (ja) | 2000-07-04 |
Family
ID=25437529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5162576A Expired - Fee Related JP3059859B2 (ja) | 1992-07-20 | 1993-06-30 | 符号−絶対値形ｄ／ａコンバータ及びその動作方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5257027A (ja) |
| JP (1) | JP3059859B2 (ja) |
| KR (1) | KR940003152A (ja) |
| DE (1) | DE4324336A1 (ja) |
| GB (1) | GB2269065A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689259A (en) * | 1995-07-21 | 1997-11-18 | Exar Corporation | Differental D/A converter with N-bits plus sign |
| US6072415A (en) * | 1998-10-29 | 2000-06-06 | Neomagic Corp. | Multi-mode 8/9-bit DAC with variable input-precision and output range for VGA and NTSC outputs |
| GB2390945B (en) * | 2001-08-24 | 2004-03-10 | Fujitsu Ltd | Switching circuitry |
| US6639534B2 (en) * | 2002-02-14 | 2003-10-28 | Silicon Laboratories, Inc. | Digital-to-analog converter switching circuitry |
| JP4205629B2 (ja) * | 2003-07-07 | 2009-01-07 | セイコーエプソン株式会社 | デジタル／アナログ変換回路、電気光学装置及び電子機器 |
| US7345235B2 (en) * | 2004-03-17 | 2008-03-18 | Yamaha Corporation | Keyboard musical instrument having keys equipped with balancers biting into keys and method for securing balancers to keys |
| US7227483B2 (en) * | 2004-09-22 | 2007-06-05 | Dongwon Seo | High-speed and high-accuracy digital-to-analog converter |
| US7034732B1 (en) * | 2004-12-30 | 2006-04-25 | Intel Corporation | Multi-stage digital-to-analog converter |
| US8325072B2 (en) * | 2011-01-10 | 2012-12-04 | Intel Mobile Communications GmbH | Calibration circuit and method for calibrating capacitive compensation in digital-to-analog converters |
| US8742965B1 (en) * | 2012-04-12 | 2014-06-03 | Hrl Laboratories, Llc | Inherently monotonic high resolution digital to analog converter |
| US9667236B1 (en) * | 2016-01-29 | 2017-05-30 | Xilinx, Inc. | Phase interpolator with improved linearity at quadrant boundaries |
| EP4125219A1 (en) * | 2021-07-27 | 2023-02-01 | Socionext Inc. | Current-mode circuits and calibration thereof |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3221323A (en) * | 1959-10-26 | 1965-11-30 | Raytheon Co | Digital converter |
| US4020486A (en) * | 1975-04-18 | 1977-04-26 | Analog Devices, Inc. | Solid state digital-to-analog converter |
| US4346368A (en) * | 1979-11-23 | 1982-08-24 | The Boeing Company | Digital-to-analog converter capable of processing a sign magnitude or ones complement binary coded input |
| NL8102226A (nl) * | 1981-05-07 | 1982-12-01 | Philips Nv | Digitaal analoog omzetter voor bipolaire signalen. |
| US4473818A (en) * | 1981-11-12 | 1984-09-25 | Minnesota Mining And Manufacturing Company | Bipolar digital to analog converter |
| FR2582173B1 (fr) * | 1985-05-14 | 1987-06-26 | Labo Electronique Physique | Circuit integre de conversion numerique-analogique n/a muni d'un dispositif de reduction de pics de commutation |
| US4972188A (en) * | 1989-09-15 | 1990-11-20 | International Business Machines Corporation | Push pull double digital-to-analog converter |
| US5017918A (en) * | 1990-03-26 | 1991-05-21 | Burr-Brown Corporation | Method and circuit for eliminating major bit transition error at the bipolar zero point in a digital-to-analog converter |
-
1992
- 1992-07-20 US US07/916,595 patent/US5257027A/en not_active Expired - Lifetime
-
1993
- 1993-06-30 JP JP5162576A patent/JP3059859B2/ja not_active Expired - Fee Related
- 1993-07-19 GB GB9314888A patent/GB2269065A/en not_active Withdrawn
- 1993-07-20 KR KR1019930013665A patent/KR940003152A/ko not_active Application Discontinuation
- 1993-07-20 DE DE4324336A patent/DE4324336A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR940003152A (ko) | 1994-02-21 |
| GB9314888D0 (en) | 1993-09-01 |
| GB2269065A (en) | 1994-01-26 |
| DE4324336A1 (de) | 1994-01-27 |
| JPH06104761A (ja) | 1994-04-15 |
| US5257027A (en) | 1993-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5969658A (en) | R/2R ladder circuit and method for digital-to-analog converter | |
| US6246351B1 (en) | LSB interpolation circuit and method for segmented digital-to-analog converter | |
| US5243347A (en) | Monotonic current/resistor digital-to-analog converter and method of operation | |
| US6703956B1 (en) | Technique for improved linearity of high-precision, low-current digital-to-analog converters | |
| JPH0810832B2 (ja) | デイジタル―アナログ変換器 | |
| JP3059859B2 (ja) | 符号−絶対値形ｄ／ａコンバータ及びその動作方法 | |
| US4973979A (en) | Circuit and method for converting digital signal into corresponding analog signal | |
| US5940020A (en) | Digital to analog converter with a reduced resistor count | |
| EP0325378B1 (en) | Digital-to-analog converter | |
| JP2001244816A (ja) | 改善された線形性および整定時間を有するデジタルにスイッチングされる電位差計 | |
| US6778122B2 (en) | Resistor string digital to analog converter with differential outputs and reduced switch count | |
| US6181263B1 (en) | Signal processor | |
| US7109904B2 (en) | High speed differential resistive voltage digital-to-analog converter | |
| JP3246498B2 (ja) | ディジタル／アナログ変換器 | |
| US4567463A (en) | Circuit for improving the performance of digital to analog converters | |
| JP2598138B2 (ja) | Ｄ／ａ変換器 | |
| EP0743758B1 (en) | Quadratic digital/analog converter | |
| US4644325A (en) | Low voltage, single power supply operated digital analog converter | |
| US5296857A (en) | Digital to analog converter with precise linear output for both positive and negative digital input values | |
| EP0508454B1 (en) | A/D converter | |
| US4942397A (en) | Elimination of linearity superposition error in digital-to-analog converters | |
| JP3749174B2 (ja) | Ｄａｃ用ラダー・スイッチ回路 | |
| JP2001502512A (ja) | ディジタル―アナログ及びアナログ―ディジタル変換器 | |
| JP3292070B2 (ja) | Ｄ／ａ変換器 | |
| CN113517891A (zh) | 一种应用于数模转换器的线性校准系统和方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090421 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100421 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |