CN111801894A - 数模转换器系统 - Google Patents

Abstract

一种数模转换器(100)，该数模转换器用于响应于包括多个位的数字值来生成模拟输出电压，该转换器包括：(i)第一开关电阻器网络(200)，其具有第一配置并用于响应于多个位中的第一组位将第一输入差分信号转换为第一模拟输出；以及(ii)第二开关电阻器网络(300)，其耦合到第一开关电阻器网络，该第二开关电阻器网络具有不同于第一配置的第二配置，并且用于响应于多个位中的第二组位将第二输入差分信号转换为第二模拟输出。

Description

数模转换器系统

技术领域

优选实施例涉及数模转换器和包括这种转换器的系统。

背景技术

数模转换器(“DAC”)为一种接收数字输入并提供与数字输入值成比例的输出电压的器件或配置。数字值可以遵循标准的二进制表示或格雷码值，其中，每个连续值仅由相对于其前面的值的单个位变化表示。当前在本领域中使用各种DAC架构，并且特定架构的选择可取决于应用，并且要考虑某些性能和设计指标，诸如功耗、速度、毛刺幅度和能量，实现器件所需的面积，依此类推。

因此，尽管在某些应用中现有方法已经可行，但是本发明人试图对现有技术进行改进，如下文进一步详述。

发明内容

在一个实施例中，存在一种数模转换器，其用于响应于包括多个位的数字值来生成模拟输出电压，该转换器包括：(i)第一开关电阻器网络，其具有第一配置并用于响应于多个位中的第一组位将第一输入差分信号转换为第一模拟输出；以及(ii)第二开关电阻器网络，其耦合到第一开关电阻器网络，该第二开关电阻器网络具有不同于第一配置的第二配置，并且用于响应于多个位中的第二组位将第二输入差分信号转换为第二模拟输出。

还公开和要求保护许多其他发明方面。

附图说明

图1示出了根据一个优选实施例的数模转换器(DAC)系统的电气和功能框图。

图2示出了来自图1的系统的MSB级的电气框图和示意图。

图3A示出了来自图1的系统的ISB级的电气框图和示意图。

图3B示出了图3A的ISB级，其具有响应于ISB格雷码为00000的开关位置。

图3C示出了图3B的ISB级，其具有最后一个子级的等效电阻。

图3D示出了图3B的ISB级，其具有最后两个子级的等效电阻。

图3E示出了图3B的ISB级，其具有所有子级的等效电阻。

图4A示出了来自图1的系统的LSB级的电气框图和示意图。

图4B示出了具有响应于LSB序列为0000的开关位置的图4A的LSB级的等效电阻。

图4C示出了图4A的LSB级的等效电阻。

图5示出了来自图1的系统的LSB级的一个替代优选实施例的电气框图和示意图。

图6示出了图1的DAC系统，该系统具有附加的输出缓冲器和结合到LSB级中的偏移抵消电路。

图7示出了结合到LSB级中的第一偏移抵消电路的示意图。

图8示出了结合到LSB级中的第二替代偏移抵消电路的示意图。

图9示出了用于使用来自图7的Voc信号实现偏移抵消的偏移抵消电路的一个优选实施例。

图10示出了用于使用来自图8的差分Voc_H和Voc_L信号实现偏移抵消的偏移抵消电路的一个优选实施例。

具体实施方式

图1示出了根据一个优选实施例的数模转换器(DAC)系统100的电气和功能框图。作为介绍，系统100将数字二进制值dac_bin转换为成比例的模拟输出电压Vdac_out，其中在图1(及其后的图)的示例中，dac_bin总共有12位，因此，按常规惯例显示为dac_bin<11：0>。使用12位作为示例，因为各种发明构思可以应用于其他数量的二进制值。因此，在该示例中，对于dac_bin<11：0>＝000000000000，Vdac_out的模拟信号将相对较低(例如，等于或接近相对较低的电源电压，诸如接地)，而对于dac_bin<11：0>＝111111111111，Vdac_out的模拟信号将相对较高(例如，等于或接近系统200的高电源电压)。

在一个优选实施例中，系统100包括至少两个级，并且优选地在一个优选实施例中包括三个不同级，每个级响应于数字二进制值dac_bin的子集。如图1所示，三个级的优选实施例包括：(i)最高有效位(MSB)级200；(ii)中间有效位(ISB)级300；以及(iv)最低有效位(LSB)级400。MSB级200被偏置在电压轨VrefH和VrefL之间，并接收dac_bin<11：0>的MSB，其中在所示的示例中，MSB的数量等于三。响应于那些(例如三个)MSB dac_bin<11：9>，MSB级200将不同的轨信号V(Rtop)和V(Rbot)输出到ISB级300，其中V(Rtop)和V(Rbot)的大小与dac_bin<11：9>的数字值成比例。因此，ISB级300被偏置在电压轨V(Rtop)和V(Rbot)之间，并接收dac_bin<11：0>的ISB，其中在本例中示出了如此接收的ISB的数量等于5。响应于那些(例如五个)ISB dac_bin<8：4>，ISB级300将不同的轨信号VH和VL输出到LSB级400，其中，VH和VL的大小与dac_bin<8：4>的数字值成比例，并因此进一步与ISB级300之前的单个MSB级200成比例。因此，LSB级400被偏置在电压轨VH和VL之间，并接收dac_bin<11：0>的LSB，其中在该示例中示出了如此接收的ISB的数量等于四。响应于那些(例如四个)LSB dac_bin<3：0>，LSB级400输出系统输出电压Vdac_out，它将与dac_bin<3：0>的数字值成比例，并因此进一步与LSB级400之前的两个级即MSB级200和ISB级300成比例。这三个级的每个级都会在下面进一步详细说明。

图2更详细地示出了MSB级200的电气框图和示意图。电压轨VrefH和VrefL中的每一个连接至相应的节点202和204，并且开关解码/控制块205接收MSB，即dac_bin<11：9>。如以下进一步理解的，级200包括多个开关，其中每个开关优选地以相同的形式实现，诸如经由一个或多个晶体管等。每个开关的断开和闭合是响应于来自开关解码/控制块205的控制信号，如总体上以虚线箭头所示。如以下进一步详细描述的，开关的选择性闭合优选地为一次仅闭合在连接至节点202的一组八个开关中的一个开关，并且同时仅闭合在连接至节点204的一组八个开关中的一个开关。如下面还理解的，级200包括多个电阻器，因此开关的选择性地闭合有效地改变级200作为整体的整体实现的(或可实现的)等效电阻，从而改变在电压轨VrefH和VrefL之间的级划分效果。为了进一步理解级200的选择性或改变的有效电阻，需指出，节点208和210也由来自由那些节点驱动的ISB级300和LSB级400的等效电阻加载，其中如下面详细描述的，该级的电阻为单位电阻的两倍，因此在图2中指示为2R的电阻。

结合节点202，七个偶数编号的开关208SW1至220SW1的第一端子连接至节点202，以及这七个开关的第二端子连接至偶数编号的电阻器204R1至216R1中的相应电阻器的第一端子，其中电阻器204R1至216R1中的每个电阻器的第二端子连接至节点208。第八开关222SW1的第一节点连接至节点202，以及开关222SW1的第二节点连接至节点208。节点208还提供以上介绍的轨电压V(Rtop)。需指出，相对于单位电阻1R描述了级200(及以后级)中电阻器的电阻值，这意味着每个电阻器均具有标称单位值的整数倍电阻，其中例如标称值可以为20kΩ，在这种情况下，意图是电阻1R的电阻器具有该相同的20kΩ的电阻，电阻2R的电阻器具有该电阻的两倍，即40kΩ，依此类推。还需指出，电阻值将取决于总电阻、驱动电流和参考电压，因此，举例来说，1R单位电阻可以在1kΩ至40kΩ的范围内。通过这种说明，在所示的优选实施例中，具有连接至节点208的端子的七个电阻器中的每个电阻器的多单位电阻如下表1所示：

电阻器	单位电阻
		204R1	14R
206R1	12R
		208R1	10R
210R1	8R
		212R1	6R
214R1	4R
		216R1	2R

表1

结合节点204，七个偶数编号的开关210SW2至222SW2的第一端子连接至节点204，以及这七个开关的第二端子连接至偶数编号的电阻器206R2至218R2中的相应电阻器的第一端子，其中电阻器206R2至218R2中的每个电阻器的第二端子连接至节点210。第八开关208SW2的第一节点连接至节点204，以及开关208SW2的第二节点连接至节点210。节点210还提供以上介绍的轨电压V(Rbot)。另外，在引入了单位电阻1R之后，在所示的优选实施例中，具有连接至节点210的端子的七个电阻器中的每个电阻器的多单位电阻如下表2所示：

表2

现在更详细地描述MSB级200的操作。MSB dac_bin<11：9>被输入到块205，作为响应，电压V(Rtop)和V(Rbot)中的一个或两个都被调节以提供与MSB的值成比例并且作为VrefH和VrefL之间的差分电压ΔV1的函数的第二差分ΔV2。如上所述，三个MSB致使同时闭合连接至节点202的一组开关中的仅一个开关和连接至节点204的一组开关中的一个开关，因此，第一组电阻器(204R1至216R1)中的每个电阻器可选择地切换到连接在节点202和节点208之间，以及第二组电阻器(206R2至218R2)中的每个电阻器可选择地切换到连接在节点204和节点210之间。现在需指出，这些开关在参考编号中使用的前三个整数旨在指示相似编号的开关同时闭合，例如，如果MSB致使开关208SW1闭合，则那些相同的MSB致使开关208SW2同时闭合。继续进行开关208SW1闭合(与开关208SW2闭合同时)的示例，因此，本领域的技术人员将理解，VrefH由此通过电阻为14R的电阻器204R1连接至节点208，从而产生16R的总串联电阻的从14R的电阻器204R1到2R的ISB/LSB等效电阻的串联连接，并且由于分压，14R电阻的电阻器204R1两端为7/8的VrefH(即，14R/16R＝7/8)，而ISB/LSB级的2R等效电阻两端为剩余的1/8的VrefH(即，2R/16R＝1/8)，因此输出为V(Rtop)。同样在开关208SW2闭合(与开关208SW1闭合同时)的示例中，VrefL由此直接连接至节点210，在这种情况下，节点210处的电压等于VrefL，VrefL作为较低的轨电压可以等于接地。已经提供了同时对相似编号的开关闭合以及V(Rtop)和V(Rbot)处的所得电压的一个示例，下表3示出了三个MSB的所有可能情况，并且对应的开关对由块205响应于那些MSB以及在V(Rtop)和V(Rbot)处的所得电压通过解码/控制闭合，其中那些电压被示为VrefH、VrefL或与VrefH-VrefL＝ΔV1的差分电压成比例：

表3

鉴于前述内容和表3中的值，通常可以观察到，在MSB最大值(即，MSB＝dac_bin<12：9>＝111)处，V(Rtop)为八个(即，3²＝8)MSB组合的最高可实现输出，即V(Rtop)等于ΔV1(即VrefH-VrefL)+VrefL的全微分，而V(Rbot)为[(7/8)*ΔV1]+VrefL，即，V(top)以下的(1/8)*ΔV1。而且，随着MSB的每个连续递减(例如，111，110，101，...)，节点208和210中的每个减少(1/8)*ΔV1。因此，对于MSB的变化，V(Rtop)和V(Rbot)之间的差保持恒定，而每个相应的轨V(Rtop)和V(Rbot)对于每个顺序递减减小(1/8)*ΔV1。此外，当组合的MSB达到最小值(即，MSB＝dac_bin<12：9>＝000)时，V(Rbot)为八个MSB组合的最低可实现输出，即，V(Rbot)等于RrefL，并且V(Rtop)再次比V(Rbot)高1/8*ΔV1。在所有情况下，具有共同电压差的可调轨电压由此作为ΔV2被呈现至下一级，即至ISB级300，如下文进一步探讨的。

图3更详细地示出了ISB级300的电气框图和示意图。作为介绍，级300包括R-2R电阻器梯形，在某些先前的实施方式中，这是将数字信号转换为模拟信号的唯一方法，就这一点而言，该配置被称为梯形，该梯形用于包括多个子级，由此每个子级都包括第一电阻和第二电阻，其中，两个电阻之间的中间节点或第二电阻的终端均向下一个子级提供可切换的输入。实际上，如稍后所述，多级的优选实施例产生相对于这种方法的显著改进，尤其是减小了ADC转换所需的电阻值。同样作为介绍，关于ADC R-2R电阻器梯形的附加信息可以在1986年5月27日授予Seiler的美国专利4,591,826中找到，该专利在本文中全文引为参考。

ISB级300接收连接至节点302的电压V(Rtop)和连接至节点304的电压V(Rbot)。从节点302、304连接双刀双掷(DPDT)开关306，以在那些节点与相应的一对节点308和310之间进行切换，其中，开关306由虚线示出；因此，处于第一位置的开关306将节点302连接至节点308，同时将节点304连接至节点310，而处于第二位置的开关306将节点302连接至节点310，同时将节点304连接至节点308。响应于格雷码位B<4>，将开关306控制到这些位置中的任何一个。进一步就这一点而言，系统300包括二进制至格雷码转换器312，其接收五个ISB dac_bin<8：4>并将其转换为等效的五位格雷码B<4：0>，其中，已知格雷码提供增加的位序列，其中与紧接在前的位码相比，对于每个增量值，仅单个位在代码中发生变化。进一步就这一点而言，格雷码B<4：0>中的每个位在级300中操作相应的开关，如下文进一步详述，因此格雷码的性质仅允许一次一位切换状态将对应地一次仅致使级300中的一个开关改变状态，从而提高性能(例如，减少切换引起的节点和功耗)。因此，位B<4>如上所述控制开关306，并且进一步使得当B<4>＝0时，达到上述第一位置，而当B<4>＝1时，达到上述第二位置。

继续级300中的器件和连接，节点308还连接至电阻器314的第一端子，电阻器314具有1R的单位电阻，并且使第二端子连接至节点316。节点316还连接至电阻器318的第一端子，电阻器318具有2R的单位电阻，并且使第二端子连接至节点310。电阻器314的1R电阻与电阻器318的2R电阻的关系参考与作为R-2R配置的配置一致。从节点316、310连接由格雷码位B<3>控制的DPDT开关320，以在那些节点与相应的一对节点322和324之间切换。节点322还连接至电阻器326的第一端子，电阻器326具有1R的单位电阻，并且使第二端子连接至节点328。节点328还连接至电阻器330的第一端子，电阻器330具有2R的单位电阻，并且使第二端子连接至节点324。从节点328、324连接由格雷码位B<2>控制的DPDT开关332，以在那些节点与相应的一对节点334和336之间切换。节点334还连接至电阻器338的第一端子，电阻器338具有1R的单位电阻，并且使第二端子连接至节点340。节点340还连接至电阻器342的第一端子，电阻器342具有2R的单位电阻，并且使第二端子连接至节点336。从节点340、336连接由格雷码位B<1>控制的DPDT开关344，以在那些节点与相应的一对节点346和348之间切换。节点346还连接至电阻器350的第一端子，电阻器350具有1R的单位电阻，并且使第二端子连接至节点352。节点352还连接至电阻器354的第一端子，电阻器354具有2R的单位电阻，并且使第二端子连接至节点348。从节点352、348连接由格雷码位B<0>控制的DPDT开关344，以在那些节点与相应的一对节点358和360之间切换。节点358还连接至电阻器362的第一端子，电阻器362具有1R的单位电阻，并且使第二端子连接至节点364。最后，节点364和360向LSB级400提供相应的轨电压VH和VL(参见图1和图4A)，并且如图3所示，该级向MSB级300提供1R的等效电阻负载。

现在将更详细地描述ISB级300的操作。如上所述，当将ISB(例如，dac_bin<8：4>)输入到系统100时，它们由转换器312转换为格雷码B<4：0>，其中该转换显示在下表4的前两列中：

表4

因此，表4的左边两列说明了格雷码的上述性质，即，随着二进制代码dac_bin中的五个MSB递增，提供了对应的格雷码，并且一次仅更改一位。例如，考虑将二进制代码dac_bin从00011增加到00100。在二进制意义上，该序列中的所有三个较低有效位都在变化；然而，对应的格雷码转换提供了从00010到00110的序列，在这种情况下，只有第三位发生了变化，即从0变为1。此外，从图3可以看出，第三位为位B<2>，因此在这种情况下，只有开关332改变位置，而其他四个开关则不改变。此外，开关变化将节点328连接至节点336，并且将节点324连接至节点334，从而致使来自级300的分压的变化，这将在下面进一步理解。

现在进一步描述通过开关306、320、332、344和356在级300中由各个电阻器实现的分压以及节点连接性的选择性改变。作为示例，考虑dac_bin<8：4>＝00000的情况，如表4所示，同样对应的格雷码B<4：0>因此也＝00000。在这种情况下，图3A中的每个开关如图所示沿着水平虚线连接，从而建立如图3B所示的电阻器梯形，即具有四个子级，这意味着将1R电阻器连接至2R电阻器的组合，其中电阻器之间的中间节点为下一个子级提供输出，并且其中，梯形基本上包括可以表征为1R电阻的电阻器362和连接至节点364和360的LSB级的1R等效电阻的最后第五子级。在这种配置中，从电路分析的角度来看，可以考虑1R电阻的电阻器362和LSB级的1R等效电阻为等效的2R总串联电阻Req1，其因此与电阻器354的2R电阻并联，如图3C所示。因此，如图3D所示，两个并联的相同电阻值2R(即电阻器354和等效电阻Req1的)继续在节点352和348之间产生1R的等效电阻Req2。因此，类似于图3A的分析，等效网络的最右端再次具有两个串联连接的1R电阻，此处为电阻器350和等效电阻Req2，它们与2R电阻(此处为电阻器342)并联连接。根据这些观察结果，本领域技术人员应该能够容易地确认，对于每个连续的子级，这种阻抗等效可以继续，最终产生图3E所示的等效电阻。具体地，图3E示出了最终的等效电阻图，其中在输入轨电压之间连接了具有1R电阻的电阻器314和1R等效电阻Req3，两个电阻器之间的一个输出节点316和两个电阻器连接的末端处的另一输出节点304，从而在1R等效电阻Req3两端产生差分输出电压。此外，因为电阻器314的电阻和等效电阻Req3相等(例如，1R)，所以产生了1/2输入分压器，即，该等效电阻的输出电压为(1/2)*ΔV2。

上面已经证明了输出＝(1/2)*(输入差分电压)的单子级等效电阻，需指出，相同的原理同样适用于图3B中的每个子级(即，响应于dac_bin<8：4>＝B<4：0>＝00000)。因此，当切换到3B的配置时，每级乘以其输入倍数1/2，因此总共五个级产生

的分压器。返回表4，然后需指出，对应于dac_bin<8：4>＝B<4：0>＝00000的情况，其中的第一数据行因此提供了[(1/32)*ΔV2]+V(Rbot)的上轨输出VH；同时，从图3A至图3E中任何一个的连接可以很容易地看出，相同的切换配置将V(Rbot)直接连接至VL，也如表4的第一数据行所示。最后，鉴于现在描述的表4的第一行和图3A至3E的示例，本领域的技术人员可以通过评估每个子级的已实现等效电阻和所实现的所得分压来容易地为每个其他行进行相似的/可比较的分析，从而确认表4中的其余指示。在所有情况下，VH和VL的可调轨电压将具有(1/32)*ΔV2的公共电压差，但是需指出，在某些情况下，DPDT开关允许VH>VL或VL>VH，并且在任何情况下，差异由此将以ΔV3的形式呈现给下一级，即给LSB级400，如下文进一步探讨的。

图4A更详细地示出了LSB级400的电气框图和示意图。电压轨VH和VL(来自ISB级300的输出)中的每个连接至相应的节点402和404，并且开关解码/控制块406接收LSB，即dac_bin<3：0>。类似于级200中的块205，块406将这里为四个LSB位的位转换成控制以一次选择性地闭合十六个偶数编号的开关408SW至438SW中的一个开关。具体地，开关408SW至438SW中的每个开关具有连接至输出节点440的第一端子和连接至偶数编号的1R单位电阻的电阻器408RR至438RR中的相应电阻器的第一端子的第二端子，其中，电阻器408RR至438RR形成连接在节点402和节点404之间的电阻器的串联串。在电阻器408RR至438RR的串联连接中，电阻器410RR至438RR中的每个电阻器的第二端子连接至其下方的相应电阻器的第一端子，其中，例如，电阻器438R的第二端子连接至电阻器436RR的第一端子，电阻器436R的第二端子连接至电阻器434RR的第一端子，依此类推，但最后串联连接的电阻器408RR的第二端子连接至节点404。电阻器438RR也是16个1R单位电阻的电阻器之一，全部作为电阻器组442的一部分进行连接，每个均并联连接，即在节点402和节点444之间。最后，具有单个单位电阻1R的附加电阻器446连接在节点444和节点404之间。

现在将更详细地描述LSB级400的操作。如上所述，当LSB(例如，dac_bin<3：0>)输入到系统100时，它们被转换为控制信号以一次闭合开关408SW至438SW中的一个，其中所选的闭合开关以及致使这种闭合的对应LSB位如下表5的前两列所示：

表5

因此，表5的左边两列说明了LSB的变化以及作为响应而闭合的对应的单个所选开关，而第三列指示响应于该闭合开关的所得分压。现在进一步描述由级400中的各种电阻器和开关实现的该分压。作为示例，考虑dac_bin<0：0>＝0000的情况，并且如表5所示，开关408SW闭合，因此有效的所得电路可以如图4B所示。朝该图的顶部，显示了组444中的连接在节点402和444之间的16个并联的1R单位电阻的电阻器的等效电阻，即，R/16。在节点444之下为电阻器446的相同的单个1R单位电阻，并且与之并联的为14个串联连接的1R单位电阻器410RR至436RR(因此总电阻为14R)，并且进一步与单个1R单位电阻器408RR串联。最后，需指出，通过当前示例中的闭合开关408SW(参见图4A)，输出节点440位于14R电阻的1R单位电阻器410RR至436RR与单个1R的单位电阻器408RR之间。

图4C示出了图4B的等效电阻，其中考虑了节点444和404之间的连接。具体来说，如图4B所示，在这些节点之间为1R电阻(来自446)的并联连接和15R电阻(来自408RR至436RR)的串联连接。来自该并联连接的所得等效电阻Req4如以下公式1所示：

因此，如图4C所示，级400减小到节点444上方的R/16和节点444下方的15R/16的等效电阻，即，用节点444上方的[(1/16)*(VH-VL)]+VL和节点444下方的[(15/16)*(VH-VL)]+VL形成分压器。另外，需指出，较低的[(15/16)*(VH-VL)]+VL可进一步被节点444下方的15个电阻器和对应的开关分压，如图4A所示。例如，因此，如果开关408SW闭合，则节点444下方的较低[[15/16)*(VH-VL)]+VL被通过闭合开关连接至输出节点444的15个电阻器中的一个(即，电阻器408RR)分压，从而提供所得输出电压，如以下公式2所示：

因此，公式2确认了表15中的第一数据行条目，即，在dac_bin<3：0>＝0000的情况下，开关408SW闭合，并且输出为差分输入除以16，再加上VL。此外，本领域的技术人员现在应该意识到，随着LSB(即dac_bin<3：0>)的递增，这组16个开关中的下一个上部开关将闭合，每个开关连接至相应的串联连接的电阻器，从而在节点404和输出端之间连接额外的1/15电阻，从而使输出增加额外的(1/16)*VΔ3，如表5所示。

结合图4A的级400还考虑了各种替代方案。例如，尽管图4A示出了16位分压器，但是在替代的优选实施例中可以实现其他变化，诸如2的幂。在所示或此类替代实例中，对于遵循与图4A相同的一般示意图的N位分压器，组444中的并联电阻器的数量为N，开关的数量为N，并且节点444与404之间的串联电阻器的数量为N-1。以这种方式，例如，可以构造N＝8位分压器，在节点402和444之间具有8个并联电阻器，在节点444和404之间具有7个串联电阻器，以及8个开关，每个开关从电阻器的相应第一端子连接至输出节点440。作为另一种变化，从表5可以看到，由于该配置不利于直接从节点404到节点440进行连接，因此可实现高于VL的最低电压(例如，(1/16)*VΔ3)，因此，最低可实现输出为输出电阻器串联串中底部电阻器408RR(即，经由开关408SW)两端的电压。因此，在一个替代的优选实施例中，可以从节点404至节点440添加开关，而从节点402至节点440的开关被移除；在这种配置下，最低可实现的输出将是VL，尽管作为折衷，最高可实现的输出将不再是VH，因为因此无法实现从节点402至节点440的直接连接，因此最高这样的输出电压将是(15/16)*VΔ3，即节点444和节点404之间的N-1电阻器两端的电压。

图5更详细地示出了可以替代图4A的LSB级400的LSB级500的可替代的优选实施例的电气框图和示意图。具体地，认识到并考虑到，在图4A的级400中，这16个开关中的每个开关的一个端子直接连接至输出节点440。结果，来自此类开关的寄生电容可能会导致该节点上信号摆幅的速度限制以及输出信号中的潜在毛刺。因此，LSB级500提供了其中可以改善这种考虑的替代方案，特别是对于其中LSB的数量超过设计阈值(例如，大于四个LSB)的情况。

将级500的LSB(即dac_bin<3：0>)分为两组，一组为那些位的较低有效位，另一组为那些位的较高有效位。LSB的较低有效位，即，dac_bin<1：0>连接至本文将称为蛇形解码器502的解码器，如后所述，其命名方式的原因在于将那些位解码为以下模式：响应于dac_bin<1：0>中的连续增量，并进一步响应于dac_bin<2>，解码器502的输出为使得，不是像典型的2位二进制解码器那样从其最大值3回绕到0，而是向上跟踪到其最大值，重复该最大值，然后递减回到其最小值，重复该值，然后再次以相反的方向返回(例如，0、1、2、3、3、2、1、0、0、1、2、...)，出于解决如稍后更明显的蛇形阵列图案的原因。因此，进一步就这一点而言，对于解码器502的每个2位输入，蛇形解码器502的4个输出中的1个输出由此选择对应的列C0至C3。LSB的更高有效位(即，dac_bin<3：2>)连接至二进制解码器504，二进制解码器504在标准二进制转换中操作，以便响应于dac_bin<3：2>中的连续增量，二进制编码器504的输出只是向上递增到其最大值，然后从其最小值重复(例如，0、1、2、3、3、0、1、2、3、...)，也出于稍后更明显的原因。因此，进一步就这一点而言，对于每个2位输入，二进制解码器504的4个输出中的1个输出由此选择对应的行R0至R3。

电压轨VH和VL(来自ISB级300的输出)中的每个连接至相应的节点506和508。在节点508和506之间为串联电阻串，该串联电阻串由16个偶数编号为510RR至540RR的电阻器组成。电阻器510RR至540RR中的每个电阻器的更靠近节点506的第一端子连接至相应的偶数编号的开关晶体管510T至540T的漏极，以及开关晶体管510T至540T中的每个开关晶体管的源极连接至四个列C0至C3中的一个，如下表6所示：

列	连接的晶体管源极
		C0	510T,524T,526T,540T
C1	512T,522T,528T,538T
		C2	514T,520T,530T,536T
C3	516T，518T，532T，534T

表5

此外，开关晶体管510T到540T中的每个的栅极连接至四个行R0至R3中的一个，如下表6所示：

表6

因此，从表5和表6以及从图5中可以看出，电阻器510RR至540RR的串联电阻器串以及连接至每个电阻器的相应晶体管以蛇形方式连接，即，沿一行电阻器横越时，例如，从左到右，全部都耦合到具有由单行线控制的栅极的相应晶体管，在最后一列提供一行的末端，不是绕到下一行的第一列(例如，左列)，该图案为蛇形，以便在一行的第一列结束，然后在该同一列开始下一行。例如，考虑晶体管540T至534T的顶行R3及其相应的电阻器540TT至534RR，它们从左(即从节点506和列C0)向右移动。在该行R3的右端是电阻器534RR及其耦合到列C3的相应晶体管534T，但在电阻器的串联路径中继续，下一个串联的电阻器532RR不在下一行R2的左端(即，列C0)，但位于该下一行R2的右端，并且连接至该下一个电阻器532RR的晶体管532T再次连接以选择性地输出到列C3，即前一电阻器534RR可以与之连接的相同列。实际上，然后从列C3继续向右，然后沿着行R2继续向左，该相同的蛇形图案在行R2的左端重复，其末端为通过相应的晶体管526T可切换地连接至列C0的电阻器526RR，然后串联电阻器524RR，电阻器524RR位于下一行R1中，但是在左端，并且具有用于将电阻器524RR可切换地连接至同一列C0的相应晶体管524TT，并且对于行R1的最右端也是如此。鉴于这些连接，构造蛇形解码器502的解码表以匹配蛇形连接性，以便将二进制位序列dac_bin<1：0>的增加正确地从行的一端处的列映射到下一个连续行的相同列；此外，为了完成这样的操作，需进一步指出，除了连接至解码器502的两个LSB dac_bin<1：0>之外，下一个更高的有效位dac_bin<2>也是，以便启用下

表7所示的解码：

表7

因此，表7说明了启用的列遵循电阻器串的蛇形性质，例如，当LSB dac_bin<2：0>从000增加到111时，蛇形效应发生在dac_bin<2：0>＝011到dac_bin<2：0>＝100的转变中，因为这两种情况都会致使选择列C3。此外，需指出，当dac_bin<3>也转变时，表7也适用；例如，需指出，在dac_bin<3：0>＝0111到dac_bin<3：0>＝1000的转变中，对于表7，这两个位组的位都致使启用了列C0，再次保留了列寻址的蛇形性质以便匹配级500的行/列/电阻器/晶体管布局的蛇形构造。实际上，结合优选实施例可以想到，通过以这种方式在dac_bin的上升或下降期间两次访问同一列，将获得与其他方法相反的较低毛刺率和/或幅度。

结合图5的级500还考虑了各种替代方案。例如，尽管图5示出了16位分压器，但是在替代的优选实施例中可以实现其他变化，诸如2的幂。实际上，对于N＞16，这种方法可能优于图4A的级400，因为后者将通过增加其中的N来增加电容。为了在级500中获得更多的位，如果N具有整数的平方根，那么这种方法(如图5中的方法)将优选地采用

行和

列来实现；然而，如果N不具有整数平方根，则此方法仍可以实现图5所示的电阻器分压器的蛇形性质，但行数与列数不同。

图6再次示出了图1的DAC系统100，并且向其添加了另外的方面。在图6中，系统100模拟输出端Vdac_out耦合到缓冲器600，缓冲器600可以被构造为负反馈配置中的放大器。就这一点而言，缓冲器600的输出提供对应的模拟信号输出Vdac_out_buff，并且信号输出被反馈到缓冲器600的反相输入端，而Vdac_out连接至缓冲器600的同相输入端。

在另一个优选方面，需指出，如某些技术中所知，缓冲器600可能会经历某种水平的DC偏移。在当前上下文中，需进一步指出，偏移可能超过系统100的三个级所获得的分辨率。例如，考虑VrefH＝3.0V且VrefL接地的情况，并且召回级200、300和400一起提供了16位DAC。因此，DAC提供了2¹⁶＝4,096个差分电压输入3.0V的不同分压，因此可获得的分辨率为3.0V/4096＝0.732毫伏。然而，诸如缓冲器600之类的器件可能具有±3毫伏范围内的DC偏移，总摆幅为6毫伏。换句话说，DC偏移约为级200、300和400可获得的分辨率的8倍，因此可获得的分辨率可能会被缓冲器DC偏移中的6毫伏摆幅引起的相当大的误差所覆盖。因此，进一步就这一点而言，在一个优选实施例中，进一步增强了LSB级400或其一部分，以便LSB级400既提供已描述的输出Vdac_out，又另外提供耦合至缓冲器600的偏移控制输入端的电压偏移抵消信号Voc，以便在DAC可达到的分辨率内校正(即，调节以减小)DC偏移，如下面进一步描述的。进一步就这一点而言，图6还示出了偏移抵消控制信号OCCS，其具有作为至LSB级400的输入的四个位(即，OCCS<3：0>)，并且以便于偏移抵消。OCCS位可以来自单独的电路，诸如DAC 100服务或为其一部分的处理器或控制器，并且其中可以在制造、启动等过程中建立该信号，然后将其存储在存储器中以用于缓冲器600的后续DC偏移。

图7示出了偏移抵消电路602的示意图，在一个优选实施例中，如上文关于图6所介绍的，其被合并到LSB级400中。继续上一段的示例，在该示例中，缓冲器DC偏移约为ADC可获得的分辨率的8倍，然后通过使用8个串联串电阻器两端的电压可以实现该分辨率的相同的8倍摆幅，其中，由于这些电阻器中任何一个电阻器两端的电压代表DAC的最低分辨率，因此8个这些电阻器两端的电压与缓冲器600的DC偏移摆幅为大致相同的电压。此外，根据一个优选实施例，优选地，将那些电阻器中的每个电阻器两端的电压进一步细分为多个相等的步长，以便提供附加的分辨率或粒度，以通过Voc来调节缓冲器600的偏移。因此，在图7的示例中，这种附加分辨率为每个串联串电阻器的四个部分，也就是说，电路602提供所谓的1/4步长分压器，这意味着该电路被配置为并且可操作以将其差分轨电压分为1/4步长(例如，0、1/4、2/4、3/4)，如以下进一步理解的。

更详细地看图7，偏移抵消电路602优选地用1/4步长电路输出代替级400中的最低电阻器408RR，以用作来自节点604的电压偏移抵消Voc，同时还提供从输出节点408RUN到节点440的可切换电压。通过用1/4步长电路仅替换单个电阻器(例如，电阻器408RR)，这样的实现方式为电阻器408RR两端的电压摆幅(即，(VH-VL)/4096)仅提供1/4步长。因此，如果期望用于偏移抵消的附加电压摆幅选择，则包含电阻器408RR至438RR的串联串中的多个附加电阻器可以同样地由电路602的配置的电路代替。

然后更详细地看电路602，该电路被示为在节点408RUN和404之间，在级400的图7的简图中注意到，节点408RUN和404分别为电阻器408RR的上部和下部端子处的节点。此外，更详细地示出了来自图6的偏移抵消控制信号OCCS，其具有四个位(即，OCCS<3：0>)，四个位中的每个位控制电路602中的四个开关606、608、610和612中的相应一个开关。如果使能了OCCS<3：0>中的每个位，则选择性地一次闭合四个开关606、608、610和612中的相应一个开关，以便从闭合开关的另一端子向输出节点604提供所选的电压，从而将偏移电压Voc提供给缓冲器600。特别地，开关604、606和608中的每个开关具有连接至输出节点604的第一端子和连接至偶数编号的1R单位电阻的电阻器614至618中的相应一个电阻器的第一端子的第二端子；另外，开关612具有连接至输出节点604的第一端子和连接至节点620的第二端子，其中，在该节点620和节点408RUN之间并联连接有四个单位1R电阻器622、624、626和628。最后，具有单个单位电阻1R的附加电阻器630连接在节点620和节点404之间。

鉴于以上所述，读者应理解电路602的结构与上述其他设置的各种相似性，以及通过选择开关606、608、610和612中的任何一个开关的闭合而可获得的等效电阻。因此，通常：(i)四个并联电阻器622、624、626和628提供(R/4)的等效电阻；以及(ii)电阻器630与串联连接的电阻器614、616和618的并联连接提供(3R/4)的等效电阻，因此，项(i)和(ii)串联以将节点408RUN之间的电压的3/4均匀分压在节点620和404之间，以便：(A)节点404的电压可由开关606选择；(B)节点404和408RUN之间的电压的1/4可由开关608选择；(C)节点404和408RUN之间的电压的2/4可由开关610选择；以及(D)节点404和408RUN之间的电压的3/4可由开关612选择。此外，如上所述，可以更早确定OCCS<3：0>并将其存储以选择此类开关中的一个，从而再次提供(1/4)*(1/4096)*(VH-VL)的分辨率，并因此，Voc可切换选择为VL、(1/4)*(1/4096)*(VH-VL)、(2/4)*(1/4096)*(VH-VL)或(3/4)*(1/4096)*(VH-VL)中的任何一个。而且，本领域的技术人员现在还应该意识到，如上所述，级400的串联串中的其他电阻器同样可以用与电路602相似的/可比较的结构代替，其中，可以提供该分辨率的额外增量(例如，(4/4)*(1/4096)*(VH-VL)，(5/4)*(1/4096)*(VH-VL)，等等)。另外，尽管以上示例示出了1/4步长，但是各种设计考虑等可能导致不同的步长大小，在这种情况下，鉴于本文档的教导，电路602易于修改以在串联串中提供更多或更少的电阻器，并以并联组合的方式连接至顶部节点(或可能是底部节点)，以实现不同的期望步长大小。

图8示出了偏移抵消电路802的替代优选实施例的示意图，该偏移抵消电路802如以上关于图6所述并且类似于图7的电路602，被替代性地并入LSB级400中。具体地，如本领域中已知的，一些缓冲器/放大器电路允许通过差分输入和在那些输入之间的内插，例如通过包括响应于差分输入的多个(例如16个)差分晶体管对，来进行DC偏移调整。这种方法的一个示例可以在2004年3月16日授予Yilmaz的美国专利6,707,404中找到，该专利由本专利申请的受让人共同拥有，并由此通过引用并入本文。因此，就这一点而言，图8的电路802对图7的电路602提供了修改，其中该修改提供了包括Voc_H和Voc_L的差分输出电压信号对，其中该对被连接至缓冲器600以用于通过内插进行DC偏移抵消，可以根据以上所述将所述内插并入缓冲器600中。

更详细地看电路802，电路802包括与电路602相同的连接并且通常具有相同的名称，区别在于字母“L”被添加到一组开关，从而指定了开关606L、608L、610L和612L，所有第一端子都连接至节点604L，其中所有这些项在图7中显示为相同的连接，但未指定“L”。因此，在图7中，这些项提供了单个输出Voc，而在图8中，它们提供了两个差分信号中的一个，即，Voc_L。然而，此外，还包括另外的四个开关606H、608H、610H和612H，每个开关的第一端子连接至提供两个差分信号中的第二差分信号(即Voc_H)的第一节点604H；此外，这四个开关606H、608H、610H和612H中的每个开关的第二端子连接至每个相应电阻器两端的相应较高电势，即：(i)开关606H的第二端子连接至电阻器614的与连接至开关606L的电阻器614端子相对的端子；(ii)开关608H的第二端子连接至电阻器616的与连接至开关608L的电阻器616端子相对的端子；(iii)开关610H的第二端子连接至电阻器618的与连接至开关610L的电阻器618端子相对的端子；以及(iv)开关612H的第二端子连接至偶数编号的电阻器622至628的并联电阻的与连接至开关612L的该并联电阻的端子相对的端子。

鉴于以上所述，电路802的操作应易于从图6和7的图示和说明以及较早的优选实施例的相似的/可比较的教导中确定。对于电路802，当OCCS<3：0>指定四个开关中的一个开关时，图8中的预期图示为两个开关闭合，每个开关具有相同的前三位数字附图标记。例如，如果OCCS<3：0>＝0000，则开关606L和606H都闭合，其中开关606L由此将节点404连接至节点606L，并提供第一电压作为Voc_L，以及开关606H由此将电阻器614和616之间的电势连接至节点604H并提供第二电压作为Voc_H，这两个输出电压向缓冲器600提供差分DC偏移校正输入。此外，因此本文档的电阻器分压教导将易于促进本领域技术人员理解各种分压，由此在DC偏移校正的情况下可切换地选择以用于输出。

图9示出了用于使用来自图7的Voc信号在缓冲器600中实现偏移抵消的偏移抵消电路902的一个优选实施例。电路902包括第一差分PMOS晶体管对，该第一差分PMOS晶体管对包括PMOS晶体管904和PMOS晶体管906，每个PMOS晶体管的源极均连接至第一电流源908的输出端，该第一电流源908接收电源电压(例如，至整个DAC 100的电源)VPS。PMOS晶体管904的栅极从图7(即，从节点440)接收Vdac_out信号。PMOS晶体管904的漏极连接至节点910，以及PMOS晶体管906的漏极连接至节点912。节点910还连接至放大器914的同相输入端并连接至NMOS晶体管916的漏极，该NMOS晶体管916的源极接地。节点912还连接至放大器914的反相输入端并连接至NMOS晶体管918的漏极，该NMOS晶体管918的源极接地，并且节点912也连接至NMOS晶体管916和918两者的栅极。电路902还包括第二差分PMOS晶体管对，该第二差分PMOS晶体管对包括PMOS晶体管920和PMOS晶体管922，每个PMOS晶体管均具有连接至电流源924的源极，该电流源924被连接以接收电压VPS。PMOS晶体管920的漏极连接至节点912，以及PMOS晶体管922的漏极连接至节点910。PMOS晶体管920的栅极被连接以接收来自图7的Voc信号，以及PMOS晶体管922的栅极被连接至来自图7的节点404，其召回也被连接至较低轨电压VL。

现在描述电路902的操作。首先，需指出，放大器914的输出信号Vdac_out_buff表示来自系统100的三级的缓冲/放大/转换输出，电路902提供了进一步的偏移抵消。因此，Vdac_out_buff包括由缓冲器/放大器引入的任何偏移电压，但是也通过由Voc控制的偏移抵消电压而减小(优选地朝向零)。因此，进一步就这一点而言，需指出，应用于PMOS对920和922的栅极的Voc和VL之间的差值向节点910和912提供第一差分信号或电流，然后来自放大器914的输出的反馈连接(如提供给PMOS晶体管906的栅极并且作为与施加到PMOS晶体管904的栅极的Vdac_out的差分)进一步调节节点910和912上的差分信号。因此，如上所述，反馈朝着抵消放大器的DC偏移进行操作。

图10示出了用于利用来自图8的差分Voc_H和Voc_L信号在缓冲器600中实现偏移抵消的偏移抵消电路1002的一个优选实施例。电路1002中的各种部件和连接与图9中的电路902相同，因此假定读者熟悉那些方面。另外，电路1002包括开关矩阵1004，该开关矩阵1004接收数量为B的内插偏移抵消位IOCB，其中在所示示例中，B＝4，并且这样的位相应地示为IOCB<3：0>。来自图8的偏移抵消电路802的差分Voc_H和Voc_L信号也输入到开关矩阵1004。开关矩阵1004被连接以将这些信号输出到2^B个PMOS晶体管对的相应栅极，因此对于所示的示例，总共有2^B＝2⁴＝16个PMOS晶体管对TP1、...、TP15、TP16，其中这些对包括指示为对TP16的PMOS对920和922。这些PMOS晶体管对中的每个PMOS晶体管对均以与PMOS对920和922相类似/可比较的方式配置，也就是说，该对PMOS晶体管的源极连接至相应的电流源，该对晶体管的被连接的漏极在其连接至节点912的栅极处可切换地接收Voc_H，以及该对晶体管的被连接的漏极在其连接至节点910的栅极处可切换地接收Voc_L。

电路1002的操作与电路902的操作可比较，具有响应于IOCB<3：0>位在Voc_H和Voc_L之间线性内插的附加可操作性，IOCB<3：0>位选择了多个晶体管对以向节点910和912提供电压。具体地，一次具有连接至Voc_H的输入端的PMOS晶体管对的数量等于应用于开关矩阵1004的IOCB<3：0>位的十进制值。例如，如果IOCB<3：0>位等于0，则PMOS晶体管对TP1至TP16的所有(+)输入端都连接至Voc_L，然后放大器914的输出Vdac_out_buff将等于Voc_L。如果数字输入IOCB<3：0>位等于0001，则PMOS晶体管对TP1至TP16中的一个PMOS晶体管对的(+)输入端连接至Voc_H，而其他(+)输入端连接至Voc_L。由于16个(+)输入端中的一个输入端连接至Voc_H，则该PMOS晶体管对将(1)(Voc_H–Voc_L)/16的偏移抵消电压添加到放大器914。类似地，随着数字输入IOCB<3：0>位的每次增加，生成的偏移电压的分子乘数也会增加，因此，例如，如果IOCB<3：0>＝0010(即，2的十进制值)，然后将Voc_H连接至对应的两对PMOS晶体管的(+)栅极输入端，在这种情况下，这两对PMOS晶体管共同将(2)(Voc_H–Voc_L)/16的偏移抵消电压添加到缓冲器914。另一个示例，如果IOCB<3：0>＝0011(即，3的十进制值)，则Voc_H连接至对应的三对PMOS晶体管的(+)栅极输入端，在这种情况下，这三对PMOS晶体管共同将(3)(Voc_H–Voc_L)/16的偏移抵消电压添加到缓冲器914。因此，通常，偏移电压的量可以表示为以下公式3：

因此，电路1002出于抵消缓冲器914的DC偏移的目的而提供了附加的内插水平。

综上所述，各种优选实施例提供了电路和系统，其包括具有两个或更多个具有变化的电阻器/开关配置的级的数模转换。此外，已经示出了优选实施例具有许多益处，并且已经提供了各种实施例。例如，可以基于例如单位电阻来实现优选实施例，其中单位电阻的电阻值远低于传统的仅梯形网络。此外，优选实施例可以在速度和减少输出毛刺方面产生改进的性能。另一个好处是，已经描述了各种修改，并且本领域的技术人员可以想到或辨别出其他修改，诸如总数字数量中的数字位数向转换器的不同级的不同划分，以及本文所述的电阻器配置的不同步长大小。因此，尽管已经根据所公开的实施例提供了各种替代方案，但是还可以设想其他方案，并且可以确定其他方案。因此，鉴于前述内容，本领域技术人员应该进一步理解，尽管已经详细描述了一些实施例，但是在不脱离所附权利要求所限定的本发明范围的情况下，可以对上述说明进行各种替换、修改或变更。

Claims (21)

1.一种数模转换器，所述数模转换器用于响应于包括多个位的数字值来生成模拟输出电压，所述转换器包括：

第一开关电阻器网络，所述第一开关电阻器网络具有第一配置，并且用于响应于所述多个位中的第一组位将第一输入差分信号转换为第一模拟输出；以及

第二开关电阻器网络，所述第二开关电阻器网络耦合到所述第一开关电阻器网络，具有不同于所述第一配置的第二配置，并且用于响应于所述多个位中的第二组位将第二输入差分信号转换为第二模拟输出。

2.根据权利要求1所述的转换器，进一步包括：第三开关电阻器网络，所述第三开关电阻器网络耦合到所述第一开关电阻器网络和所述第二开关电阻器网络，具有不同于所述第一配置和所述第二配置的第三配置，并且用于响应于所述多个位中的第三组位将第三输入差分信号转换为第三模拟输出。

3.根据权利要求1所述的转换器，其中，所述第一开关电阻器网络包括：

第一节点，所述第一节点用于接收第一参考电压；

第二节点，所述第二节点输出第一输出电压；

第三节点，所述第三节点用于接收第二参考电压；

第二节点，所述第二节点输出第二输出电压；

第一组电阻器，所述第一组电阻器可切换地选择以连接在所述第一节点和所述第二节点之间；

第二组电阻器，所述第二组电阻器可切换地选择以连接在所述第一节点和所述第二节点之间；以及

控制电路，所述控制电路用于响应于所述第一组位同时选择所述第一组电阻器中的第一电阻器和所述第二组电阻器中的第二电阻器。

4.根据权利要求3所述的转换器，进一步包括：

第一开关，所述第一开关可操作为将所述第一节点直接连接至所述第二节点；

第二开关，所述第二开关可操作为将所述第三节点直接连接至所述第四节点；并且

其中，所述控制电路进一步用于同时选择将所述第一节点直接连接至所述第二节点的所述第一开关或者将所述第三节点直接连接至所述第四节点的所述第二开关中的仅一个，并且同时用于响应于所述第一组位可切换地连接所述第一组电阻器中的第一电阻器或所述第二组电阻器中的第二电阻器。

5.根据权利要求3所述的转换器，其中，所述控制电路用于响应于所述第一组位，同时选择所述第一组电阻器中的第一电阻器和所述第二组电阻器中的第二电阻器，其中，所述第一电阻器和所述第二电阻器具有不同的电阻值。

6.根据权利要求3所述的转换器，其中，所述第一组位包括所述多个位中的最高有效位。

7.根据权利要求3所述的转换器：

其中，所述第一组电阻器中的每个电阻器具有与所述第一组电阻器中的所有其他电阻器不同的电阻值；并且

其中，所述第二组电阻器中的每个电阻器具有与所述第二组电阻器中的所有其他电阻器不同的电阻值。

8.根据权利要求3所述的转换器，其中，所述第二开关电阻器网络包括电阻器梯形网络。

9.根据权利要求8所述的转换器，其中，所述第二组位包括所述多个位中的中间有效位。

10.根据权利要求8所述的转换器：

其中，所述电阻器梯形网络包括多个子级；并且

其中，每个子级包括电阻器对，所述电阻器对包括：

第一电阻器，所述第一电阻器具有连接至第一电阻器串节点的第一端子，以及连接至中间节点的第二端子；

第二电阻器，所述第二电阻器具有连接至所述中间节点的第三端子，以及连接至第二电阻器串节点的第四端子；以及

第一开关，所述第一开关用于：

在第一开关位置中，将所述第一电阻器串节点选择性连接至前一子级电阻器对的中间节点，以及将所述第二电阻器串节点选择性连接至所述前一子级电阻器对中的第二电阻器的第四端子；以及

在第二开关位置中，将所述第一电阻器串节点选择性连接至所述前一子级电阻器对中的第二电阻器的第四端子，以及将所述子级中的所述电阻器的所述第四端子选择性连接至所述前一子级电阻器对的中间节点。

11.根据权利要求1所述的转换器，进一步包括：第三开关电阻器网络，所述第三开关电阻器网络耦合到所述第一开关电阻器网络和所述第二开关电阻器网络，并且具有不同于所述第一配置和所述第二配置的第三配置，并且用于响应于所述多个位中的第三组整数N个位将第三输入差分信号转换为第三模拟输出，其中，所述第三开关电阻器网络包括：

第一节点，所述第一节点用于接收第一参考电压；

第二节点，所述第二节点用于接收第二参考电压；

一组N个串联连接的电阻器，所述电阻器连接在所述第一节点和所述第二节点之间；

一组N-1个电阻器，所述电阻器与所述一组N个串联连接的电阻器中的一个所述电阻器并联连接；

与所述N个串联连接的电阻器中的N-1个电阻器并联连接的单个电阻器；以及

一组N个开关，其中，所述一组N个开关中的每个开关可操作以将所述串联连接的电阻器中的一个电阻器的相应端子处的电压连接至所述第三开关电阻器网络的输出端。

12.根据权利要求11所述的转换器，进一步包括解码电路，所述解码电路用于接收所述第三组位并且响应于所述第三组位而一次启用所述一组N个开关中的单个开关。

13.根据权利要求12所述的转换器，其中，所述第三组位包括所述多个位中的最低有效位。

14.根据权利要求11所述的转换器，其中，所述第三组位包括所述多个位中的最低有效位。

15.根据权利要求1所述的转换器，进一步包括第三开关电阻器网络，所述第三开关电阻器网络具有不同于所述第一配置和所述第二配置的第三配置，并且用于响应于所述多个位中的第三组整数N个位将第三输入差分信号转换为第三模拟输出，其中，所述第三开关电阻器网络包括：

在串联串中连接的整数2^N个电阻器；

整数2^N个晶体管，其中，所述整数2^N个晶体管中的每个晶体管具有：

第一端子，所述第一端子连接至所述整数2^N个电阻器中的一个电阻器的相应端子；以及

第二端子，所述第二端子用于选择性地使相应晶体管能够从连接至所述整数2^N个电阻器中的一个电阻器的相应端子的所述第一端子输出电压；以及

所述第二端子以蛇形方式进行连接，从而将所述串联串分成与各行电阻器相对应的多组电阻器，并且其中，在所述行中的一行的非终端处的电阻器经由所述整数2^N个晶体管中的相应晶体管具有相同的柱状连接；以及

蛇形解码器，所述蛇形解码器用于一次选择性地启用所述整数2^N个晶体管中的一个晶体管。

16.根据权利要求1所述的转换器，进一步包括：

缓冲器，所述缓冲器用于接收所述模拟输出电压并且用于输出对应的缓冲器模拟输出电压；以及

第三开关电阻器网络，所述第三开关电阻器网络耦合到所述第一开关电阻器网络和所述第二开关电阻器网络，具有不同于所述第一配置和所述第二配置的第三配置，并且用于响应于所述多个位中的第三组位将第三输入差分信号转换为第三模拟输出；并且

其中，所述第三开关电阻器网络进一步包括用于向所述缓冲器提供至少一个DC偏移信号的电路。

17.根据权利要求16所述的转换器，其中，用于向所述缓冲器提供至少一个DC偏移信号的所述电路包括与所述第三开关电阻器网络的电阻分压器串联连接的步进电路。

18.根据权利要求16所述的转换器，其中，所述第三开关电阻器网络进一步包括：用于提供两个差分信号的电路，所述差分信号用于向所述缓冲器提供DC偏移信号。

19.根据权利要求18所述的转换器，其中，所述缓冲器包括内插电路，所述内插电路用于响应于所述两个差分信号来调节所述缓冲器的DC偏移。

20.一种响应于包括多个位的数字值而将数字值转换为输出电压的方法，所述转换器包括：

通过具有第一配置的第一开关电阻器网络，输入所述多个位中的第一组位，并响应于此选择第一组开关电阻，从而将第一输入差分信号转换为第一模拟输出；以及

通过具有不同于所述第一配置的第二配置的第二开关电阻器网络，输入所述多个位中的第二组位并响应于此选择第二组开关电阻，从而将第二输入差分信号转换为第二模拟输出。

21.根据权利要求20所述的方法，进一步包括：通过具有与所述第一配置和所述第二配置不同的第三配置的第三开关电阻器网络，输入所述多个位中的第三组位，并响应于此选择第三组开关电阻，从而将第三输入差分信号转换为第三模拟输出。

Images