CN107809250A - 数模转换器电路 - Google Patents

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Abstract

本发明提供了数模转换器电路，可包括：第一电路，接收数字信号的第一部分，并且所述第一部分从第一多个电平中选择一个电平作为第一输出电压，其中所述第一多个电平中的至少两个相邻电压电平具有第一个电势差；第二电路，接收数字信号的第二部分，并且所述第二部分从第二多个电平中选择一个电平作为第二输出电压，其中所述第二多个电平中的至少两个相邻电压电平具有第二电势差，所述第二电路包括至少一个补偿电路，调整所述第二电势差，使得所述第二电势差是所述第一电势差的整数倍；输出节点，耦合到所述第一电路和所述第二电路，提供所述模拟信号。由于使用了补偿电路来调整电势差的关系，本发明实施例可提供线性的模拟输出。

Description

数模转换器电路
技术领域
本发明通常涉及电路技术领域，更特别地，涉及数模转换器电路。
背景技术
数模转换器(Digital-To-Analog Converter，DAC)用于将数字信号转换为模拟信号。例如，可以使用DAC来产生基于数字值流的电压波形。DAC通常提供具有的幅度对应于接收到的数字值的幅度的输出电压。特别地，DAC的输出电压可以与接收的数字值的大小成比例。
发明内容
本发明提供数模转换器电路，可提供线性的输出电压。
本发明的一些实施例涉及一种接收数字信号并提供模拟信号的数模转换器电路，其包括：第一电路，被配置为接收所述数字信号的第一部分，并且基于所述数字信号的所述第一部分从第一多个电平中选择一个电平作为第一输出电压，其中所述第一多个电平中的至少两个相邻电压电平具有第一个电势差；第二电路，被配置为接收所述数字信号的第二部分，并且基于所述数字信号的所述第二部分从所述第二多个电平中选择一个电平作为第二输出电压，其中所述第二多个电平中的至少两个相邻电压电平具有第二电势差，并且其中所述第二电路包括至少一个补偿电路，所述补偿电路被配置为调整所述第二电势差，使得所述第二电势差是所述第一电势差的整数倍；和输出节点，耦合到所述第一电路和所述第二电路，所述输出节点被配置为提供所述模拟信号。由于使用了补偿电路来调整电势差的关系，本发明实施例可提供线性的模拟输出。
本发明的一些实施例涉及另一种接收包括多个比特的数字信号并提供模拟信号的数模转换器电路，所述电路包括：
包括第一多个单元的第一单元阵列，所述第一单元阵列中的每个单元被配置为从所述多个比特的第一子集接收一比特的状态，并且基于接收的所述一比特的状态提供输出，所述第一单元阵列中的每个单元包括与来自第一阻抗阵列的一个阻抗串联的反相器和与所述反相器和来自第一阻抗阵列的一个阻抗串联电路并联耦合的补偿电路，补偿电路被配置为接收至少一个偏置信号并基于所述至少一个偏置信号调整所述至少一个单元的输出；和包括第二多个单元的第二单元阵列，所述第二单元阵列中的每个单元被配置为从所述多个比特的第二子集接收一比特的状态，并且基于所述接收的一比特的状态提供输出，所述第二单元阵列中的每个单元包括与来自第二阻抗阵列的一个阻抗串联耦合的反相器；和输出端，耦合到所述第一单元阵列和所述第二单元阵列，所述输出端被配置为提供所述模拟信号。由于使用了补偿电路来调整第一单元阵列中的至少一个单元的输出，本发明实施例可提供线性的模拟输出。
附图说明
图1示出了根据一些实施例的数模转换器(DAC)系统的图。
图2示出了根据一些实施例的最高有效比特(MSB)DAC的详细图。
图3示出了根据一些实施例的最低有效比特(LSB)DAC的详细图。
图4示出了根据一些实施例的补偿电压模式单元(VM+C)的详细图。
图5示出了根据一些实施例的电压模式(VM)单元的详细图。
图6示出了根据一些实施例的偏置电路的详细图。
图7A示出了根据一些实施例的没有补偿电路的DAC的输出电压。
图7B示出了根据一些实施例的具有补偿电路的DAC的输出电压。
具体实施方式
现在将详细给出参考信息至本发明的一些实施例，这些实施例中的示例在下面的附图中来说明。
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”为一开放式的用语，故应解释成“包含但不限定于”。“大体上”是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。此外，“耦接”一词在此包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电性连接于该第二装置，或通过其它装置或连接手段间接地电性连接至该第二装置。以下所述为实施本发明的较佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视后附的权利要求所界定者为准。
传统的电压模式(VM)数模转换器(DAC)可能非常适用于高速和低功率应用，如无线发射机。VM DAC通常使用二进制加权阻抗阵列，其阻抗值通过乘积因子2逐渐增大(例如，阻抗集合为30欧姆(Ω)，60Ω和120Ω)。在VM DAC中，阻抗阵列中的每个阻抗通常耦合在DAC的输出端和用于选择性地将阻抗耦合到电源电压或接地的开关之间。使用接收信号来控制阵列中的开关的状态以产生输出电压。然而，这些VM DAC的最大输出摆幅电压通常受到VM DAC的净终端阻抗(net termination)的要求(例如50Ω)和提供给VM DAC的电源水平的限制。例如，具有50Ω终端阻抗，50Ω负载阻抗和0.8V的电源电压的VM DAC可以产生0.8V的差分峰-峰输出摆幅电压。在无线发射机应用中，通常优选大的输出摆幅电压，因为大的输出摆幅电压可以提高无线发射机的信噪比(Signal-To-Noise Ratio，SNR)。为了在不增加电源电压的情况下增加VM DAC的最大输出摆幅电压，必须减小VM DAC的终端阻抗。
本发明人已经意识到，VM DAC的净终端阻抗直接受到与二进制加权阻抗阵列中的最高有效比特(Most Significant Bits,MSB)相关联的阻抗的影响。例如，VM DAC使用0.8V的电源电压来产生1V的差分峰-峰值输出摆幅电压需要30Ω的净终端阻抗。该VM DAC的二进制加权阻抗阵列中的前两个MSB阻抗为60Ω和120Ω。两个MSB阻抗(60Ω和120Ω)可以被放大，以试图在同时保持相同的差分峰-峰输出摆幅电压时，增加净终端阻抗(例如，50Ω)。然而，MSB的阻抗的幅度不再为最低有效比特(LSB)的阻抗幅度的2的整数倍。这种不匹配可能会导致不令人满意的表现。图7A示出了7比特DAC的示例电压输出，该7比特DAC通过将用于LSB的具有二进制加权阻抗阵列(例如，200Ω，400Ω和800Ω)的第一VM DAC与用于MSB的具有的阻抗阵列中的阻抗(例如，60Ω和120Ω)不是第一个DAC中阻抗的2的整数倍的第二VM DAC直接组合形成。这样的DAC可以接收7比特二进制编码信号，使用第一个VM DAC来转换5个LSB，并使用第二个VM DAC来转换2个MSB。通过将7比特二进制编码信号从0扫描到127来形成图7A中的电压输出。如图所示，7比特DAC的输出电压在三个点处下降，如电压降702，704和706所示。这种7比特二进制编码信号的大小和输出电压之间的非线性关系是DAC中不期望的。
电压降702，704和706可以由第一VM DAC和第二VM DAC之间的转换引起。例如，响应于第一VM DAC的输入数字值增加1(以下称为“步长”)而产生的输出电压的增加可能与第二VM DAC产生的步长不一致。例如，第一VM DAC的步长可以不是第二VM DAC的步长的2的整数倍。因此，7比特二进制编码信号中的两个值之间的转换导致的第一VM DAC和第二VM DAC之间的转换将导致电压降。为了说明，下面提供了表1，其中显示了7比特二进制编码信号与用于第一个VM DAC和第二个VM DAC最后的编码信号之间的关系。如图所示，当7比特二进制编码输入信号从31转换为32，63转换为64，95转换为96(分别对应于电压降702，704和706)，在第一VM DAC和第二VM DAC之间存在转换。
表1：7比特二进制编码输入信号与最终用于第一个VM DAC和第二个VM DAC的编码信号之间的关系
因此，本发明人已经构思并开发了新的DAC，其采用补偿电路来调整第二DAC的步长精确(或近似)为第一DAC的步长的2的整数倍。因此，可以组合具有不同加权的阻抗阵列的DAC(例如，VM DAC)，从而允许产生具有较大输出摆幅电压的DAC，用于给定的净终端阻抗。图7B示出了采用这种补偿电路的DAC的示例性电压输出。如图所示，图7A中的电压降702，704和706。被去除，导致7比特二进制编码信号和输出电压之间产生线性关系。
上面已经描述的各方面和实施例，以及附加的方面和实施例，将会在后续进行详细描述。这些方面和/或实施方案可以单独使用，一起使用，或以两种或多种的任何组合方式使用，因为该应用不限于此。
图1根据一些实施例示出了产生线性输出电压的DAC系统100的图，其使用的用于MSB的第一DAC(MSB DAC 108)与用于LSB的第二DAC(LSB DAC 106)采用不同的阻抗加权方案。例如，MSB DAC 108和LSB DAC 106均可以采用二进制加权阻抗阵列，但是MSB DAC 108的二进制加权阻抗阵列的阻抗值可以不是LSB DAC 106的二进制阻抗阵列中任意的单个阻抗的2的整数倍。在另一示例中，LSB DAC 106可以采用二进制加权阻抗阵列，而MSB DAC108可以采用非二进制加权阻抗阵列。
DAC系统100配置为差分DAC，用于接收数字信号102并分别在第一输出端110和第二输出端112提供模拟输出信号。第一输出端110和第二输出端112分别耦接于阻抗120。第二输出端112处的模拟输出信号可以是第一输出端110处的模拟输出信号的反相形式。DAC系统100包括转换器104，其接收数字信号102，并且基于接收到的数字信号102向LSB DAC106提供包括任意数量的比特(例如，m比特)的第一编码信号116。LSB DAC 106接收第一编码信号116并基于第一编码信号116的大小产生输出电压。转换器104还向MSB DAC 108提供包括任意数量的比特(例如，n比特)的第二编码信号118。MSB DAC 108接收第二编码信号118并且基于第二编码信号118的大小产生输出电压。应当理解，第一编码信号116和第二编码信号118可分别使用各种编码技术中的任何一种进行编码，诸如二进制编码和温度计编码。例如，第一编码信号116和第二编码信号118分别可以是二进制编码，温度计编码或其组合。
转换器104接收数字信号102，并基于接收到的数字信号102产生第一编码信号116和第二编码信号118。转换器104可以将接收到的数字信号102分段成两部分，并使用数字信号102的第一部分产生第一编码信号116，并使用数字信号102的第二部分生成第二编码信号118。例如，数字信号102可以是包括7比特的二进制编码信号，转换器104可以将2个MSB从5个LSB中分割开。在该示例中，可将2个MSB提供给包括在转换器104中的解码器(例如，二进制到温度计解码器)以产生第二编码信号118。来自数字信号102的5个LSB可以直接提供给LSB DAC作为第一编码信号116。应当理解，在一些实施例中，转换器104可以完全省略。例如，数字信号102可以是二进制编码信号，并且数字信号102的前m比特可以直接提供给LSBDAC 106作为第一编码信号116，并且数字信号102中的剩余n比特可以提供给MSB DAC 108作为第二编码信号118。
LSB DAC 106被配置为接收第一编码信号116并基于接收到的第一编码信号116产生输出电压。例如，LSB DAC 106可以被配置为在基于所接收的第一编码信号116从多个的电平中选择一个电平提供输出电压。LSB DAC 106可以以各种方式中的任一种构成。例如，LSB DAC 106可以是具有二进制加权阻抗阵列的VM DAC。
MSB DAC 108被配置为接收第二编码信号118并基于接收的第二编码信号118产生输出电压。例如，MSB DAC 108可以被配置为在基于所接收的第二编码信号118从多个的电平中选择一个电平提供输出电压。MSB DAC 108可以包括加权不同于LSB DAC 106的加权的阻抗阵列。例如，LSB DAC 106可以包括二进制加权的阻抗阵列(例如，一组阻抗100Ω，200Ω和400Ω)，并且MSB DAC 108可以包括二进制加权的阻抗阵列，但是MSB DAC 108的阻抗阵列中的阻抗值(例如，一组阻抗150Ω，300Ω和600Ω)不是LSB DAC 106的阻抗阵列中的阻抗的阻抗值的2的倍数。在另一示例中，MSB DAC 108可以是任意分段的DAC。任意分段的DAC可以是温度计编码的DAC(例如，被配置为接收温度计编码信号并提供输出电压的DAC)和二进制编码的DAC(例如，被配置为接收二进制编码信号的DAC并且提供输出电压)。与温度计编码的DAC相关联的阻抗阵列中的阻抗可以相等，而与二进制编码的DAC相关联的阻抗阵列中的阻抗可以以2倍增加。
MSB DAC 108包括补偿电路114，其被配置为调整DAC 108的步长，使得步长精确(或近似)为LSB DAC 106的步长的整数倍。例如，可以将从多个电平中选择的电平调整为精确(或近似)为LSB DAC 106的步长的2的整数倍。因此，尽管LSB DAC 106采用相对于MSBDAC 108的不同阻抗加权方案，仍可在接收到的数字信号102与输出端110和输出端112上提供的模拟信号之间维持线性关系。
图2示出了根据一些实施例的MSB DAC 200的详细图。MSB DAC 200可以用作例如图1中的MSB DAC 108。如图所示，MSB DAC 200包括输入端202，用于接收包含任意比特数(例如，n比特)的编码信号(例如，二进制编码信号，温度计编码信号或其组合)；以及输出端204，用于提供输出电压。MSB DAC 200包括多个补偿电压模式单元(VM+C)210的单元阵列206。单元阵列206中的VM+C单元210的数量与输入端202的比特线的数量可以是一对一的关系。因此，输入端202处的每个比特线可以耦合到一个VM+C单元210。
可以构造VM+C单元210，以基于从输入端202接收到的比特的状态和来自偏置电路214的偏置信号来控制输出电压的电平。单元阵列206中的各VM+C单元210的配置可以控制MSB DAC 200的输出电压。如图所示，VM+C单元210包括耦接于来自阻抗阵列208的阻抗R(n)的反相器211和与反相器211及来自阻抗阵列208的阻抗R(n)并联的补偿电路212。补偿电路212可以很好地调整VM+C单元210的输出电压。VM+C单元210中的补偿电路212引入的补偿的幅度可以由偏置电路214控制。偏置电路214可以改变由补偿电路212施加的补偿，使得MSBDAC 200所得的步长正好(或大约)为另一个DAC(例如，LSB DAC)的步长的2的整数倍。
阻抗阵列208可以包括对应于输入端202的n比特的n个阻抗。阻抗阵列208中的阻抗可以是二进制加权或非二进制加权。例如，输入端202输入的可以是温度计编码信号，且DAC 200可以是温度计编码的。在该示例中，阻抗阵列208中的阻抗可以是非二进制加权的(例如，所有阻抗R(0)-R(n)都具有相同的阻抗)。在另一示例中，输入端202的输入可以是二进制编码信号，并且阻抗阵列208中的阻抗可以是二进制加权的。
图3示出了根据一些实施例的LSB DAC 300的详细图。LSB DAC 300可以用作例如图1中的LSB DAC 106。如图所示，LSB DAC 300包括用于接收包括任意比特数(m比特)的编码信号(例如，二进制编码信号)的输入端302和用于提供输出电压的输出端304。LSB DAC300包括包括多个VM单元310的单元阵列306。每个VM单元包括与来自阻抗阵列308的阻抗R(m)串联耦合的反相器311。单元阵列306中的VM单元310的数量与输入302处的比特线的数量可以是一对一的关系。因此，输入端302处的每个比特线可以耦合到一个VM单元310。
多个VM单元310基于来自输入端302的比特的状态将这些单元的输出选择性地耦合到电源电压或参考电压(例如，接地)。例如，VM单元310可响应状态逻辑“0”而将其单元的输出耦合至电源电压，并且响应于逻辑“1”将单元的输出耦合到参考电压(例如，接地)。VM单元310在单元阵列306中的配置可以确定节点304处的输出电压。
阻抗阵列308可以包括对应于输入端302中的m比特的m个阻抗。阻抗阵列308中的阻抗可以是二进制加权的。例如，R(m)到R(0)的范围内的阻抗可以在每个步长加倍(例如，R(0)是R(1)的2倍，是R(2)的4倍)。
图4示出了根据一些实施例的VM+C单元400的详细图。VM+C单元400包括用于接收比特的状态的第一输入端402；第二输入端404，用于接收上述比特的状态的反相值；第一输出端406，用于提供输出信号；第二输出端408，用于提供反相输出信号；第一偏置输入端410，用于从偏置电路(例如，偏置电路214)接收第一偏置输入信号；第二偏置输入端412，用于从偏置电路(例如偏置电路214)接收第二偏置输入信号；多个反相器401和耦合在多个反相器401之间的补偿电路403。反相器401通过阻抗418耦合到补偿电路403。
VM+C单元400可以用作例如图2中的VM+C单元210。将VM+C单元400与图2中的VM+C单元210对应，则阻抗418可以是来自阻抗阵列208的阻抗R(n)，反相器401可以是反相器211，补偿电路403可以是补偿电路212。
反相器401包括串联耦合在电源电压Vdd和参考电压(例如，接地)之间的一对晶体管414和416。晶体管414可以是p型晶体管，晶体管416可以是n型晶体管。晶体管414和416的栅极端子可以耦合到VM+C单元400的输入端(例如，第一输入端402或第二输入端404)。
补偿电路403包括由晶体管420耦合到电源电压Vdd并由晶体管422耦合到参考电压(例如，接地)的两对串联晶体管424和426。晶体管420和424可以是p型晶体管，晶体管426和422可以是n型晶体管。晶体管424和426中的每一个的栅极端子可以耦合到VM+C单元400的输入端(例如，第一输入端402或第二输入端404)。晶体管420的栅极端子可以被配置为从第一偏置输入端410接收第一偏置信号。晶体管422的栅极端子可以被配置为从第二偏置输入端412接收第二偏置信号。偏置信号可以控制例如由补偿电路403提供给输出信号的调整。
图5示出了根据一些实施例的VM单元500的详细图。VM单元500包括与阻抗508串联耦合在输入端502和输出端504之间的反相器506。反相器506包括串联耦合在电源电压Vdd和参考电压(例如，接地)之间的两个晶体管510和512。如图所示，晶体管510可以是p型晶体管，晶体管512可以是n型晶体管。晶体管510和512的栅极端子可以耦合到输入端502。
VM单元500可以用作例如图3中的VM单元310。将VM单元500与图3中的VM单元310对应，则阻抗508可以是来自阻抗阵列308的阻抗R(m)，反相器506可以是反相器311。
图6示出了根据一些实施例的偏置电路600的详细图。偏置电路600可以用作例如图2中的偏置电路214。偏置电路600可以是被控制的DAC系统(例如，图1中的DAC系统100)的修改后(或未修改)的复制版本。图6所示的偏置电路被构造为产生用于7比特DAC系统的第一偏置信号620和第二偏置信号622，该7比特DAC系统包括被配置为接收3比特温度计编码信号的MSB DAC和被配置为接收5比特二进制编码信号的LSB DAC。
如图6所示，偏置电路600包括多个复制MSB DAC 604(例如，MSB DAC 108的复制)和多个复制LSB DAC(例如，LSB DAC 106的复制)。复制MSB DAC 604和复制LSB DAC 606的输入可被设计，以便差分放大器601的输出电压是多个复制DAC范围内的固定电压(例如，在DAC的范围内的中间点)。可以使用差分放大器601和602将来自复制DAC的实际输出与理想输出(例如，Vdd的一半)进行比较。来自复制DAC的实际输出与理想输出之间的差可以用作第一偏置信号620和第二偏置信号622。除了DAC系统(例如，DAC系统100)的MSB DAC(例如，MSBDAC 108)中的补偿电路之外，这些偏置信号620和622可以被提供给复制MSB DAC 604中的补偿电路。例如，第一偏置信号620可以被提供给补偿电路403的第一偏置输入端410，并且第二偏置信号622可以被提供给补偿电路403的第二偏置输入端412。
应当理解，复制MSB DAC 604和LSB DAC 606可以不完全复制DAC系统中的MSB DAC和LSB DAC。例如，复制MSB DAC 604和LSB DAC 606分别可以是DAC系统中的MSB DAC和LSBDAC的缩小版本，以减少偏置电路600的功耗。
上面已经描述了差分DAC的实施例。但是本发明这里描述的技术不限于差分DAC，因为例如，这种技术可以应用于单端DAC。此外，本文描述的技术不限于VM DAC，因为这样的技术可以应用于例如其他类型的DAC，例如当前模式(CM)DAC。
本文描述的装置和技术的各个方面可以单独地，组合地使用，或者在前面的描述中所描述的实施例中没有具体讨论的各种布置中使用，因此在其应用中不限于组件的细节和布置。例如，在一个实施例中描述的方面可以与其它实施例中描述的方面以任何方式组合。
应当理解，上述晶体管(例如，图4和图5中的晶体管)可以以各种方式中的任一种来实现。例如，晶体管可以实现为双极结型晶体管或场效应晶体管(FETS)，例如金属氧化物半导体场效应晶体管(MOSFET)。
在一些实施方案中，术语“约”，“约”和“基本上”可以用于表示在目标值的±5％内。术语“约”，“约”和“基本上”可以包括目标值。应当理解，术语“大约”，“约”和“基本上”可以用于指示小于目标值的±5％的范围，例如：目标值的±2％，±1％的目标值的±0.5％，目标值的±0.2％和目标值的±0.1％。
权利要求书中用以修饰组件的“第一”、“第二”等序数词的使用本身未暗示任何优先权、优先次序、各组件之间的先后次序、或所执行方法的时间次序，而仅用作标识来区分具有相同名称(具有不同序数词)的不同组件。
尽管本发明已经结合用于指导目的的某些特定实施例进行了描述，但本发明不限于此。因此，对所描述实施例的各种特征的各种变型、改编以及组合可以被实施，而不脱离权利要求书中所阐述的本发明的范围。

Claims (20)

1.一种接收数字信号并提供模拟信号的数模转换器电路，其特征在于，所述电路包括：
第一电路，被配置为接收所述数字信号的第一部分，并且基于所述数字信号的所述第一部分从第一多个电平中选择一个电平作为第一输出电压，其中所述第一多个电平中的至少两个相邻电压电平具有第一个电势差；
第二电路，被配置为接收所述数字信号的第二部分，并且基于所述数字信号的所述第二部分从第二多个电平中选择一个电平作为第二输出电压，其中所述第二多个电平中的至少两个相邻电压电平具有第二电势差，并且其中所述第二电路包括至少一个补偿电路，所述补偿电路被配置为调整所述第二电势差，使得所述第二电势差是所述第一电势差的整数倍；和
输出节点，耦合到所述第一电路和所述第二电路，所述输出节点被配置为提供所述模拟信号。
2.根据权利要求1所述的电路，其特征在于，所述第一电路包括第一阻抗阵列，所述第二电路包括第二阻抗阵列，并且所述第二阻抗阵列的加权与所述第一阻抗阵列不同。
3.根据权利要求2所述的电路，其特征在于，所述第一阻抗阵列包括第一二进制加权阻抗阵列，所述第二阻抗阵列包括第二二进制加权阻抗阵列，所述第二二进制加权阻抗阵列的每个阻抗不是第一个二进制加权阻抗阵列中的任何单个阻抗的值的2的倍数。
4.根据权利要求2所述的电路，其特征在于，所述第一阻抗阵列包括二进制加权阻抗阵列，并且所述第二阻抗阵列包括非二进制加权阻抗阵列。
5.根据权利要求1所述的电路，其特征在于，所述数字信号是包括多个比特的二进制编码信号。
6.根据权利要求5所述的电路，其特征在于，还包括：
第三电路，被配置为接收所述数字信号的所述第一部分，将所述数字信号的第一部分从二进制编码转换为非二进制编码，并将所转换后的第一部分数字信号提供给所述第一电路。
7.根据权利要求5所述的电路，其特征在于，所述数字信号的所述第一部分是所述多个比特的第一子集，所述第一子集包括所述多个比特中的最高有效比特，并且所述数字信号的第二部分是所述多个比特的第二子集，所述第二子集包括所述多个比特的最低有效比特。
8.根据权利要求1所述的电路，其特征在于，所述第二电路包括：
偏置电路，被配置为产生至少一个偏置信号；
其中，所述补偿电路被配置为基于所述至少一个偏置信号来调整所述第二电势差。
9.根据权利要求8所述的电路，其特征在于，所述偏置电路包括所述第一电路的复制、所述第二电路的复制或它们的组合的复制。
10.一种接收包括多个比特的数字信号并提供模拟信号的数模转换器电路，其特征在于，所述电路包括：
包括第一多个单元的第一单元阵列，所述第一单元阵列中的每个单元被配置为从所述多个比特的第一子集接收一比特的状态，并且基于接收的所述一比特的状态提供输出，所述第一单元阵列中的每个单元包括与来自第一阻抗阵列的一个阻抗串联的反相器和与所述反相器和来自第一阻抗阵列的一个阻抗串联电路并联耦合的补偿电路，补偿电路被配置为接收至少一个偏置信号并基于所述至少一个偏置信号调整所述至少一个单元的输出；和
包括第二多个单元的第二单元阵列，所述第二单元阵列中的每个单元被配置为从所述多个比特的第二子集接收一比特的状态，并且基于所述接收的一比特的状态提供输出，所述第二单元阵列中的每个单元包括与来自第二阻抗阵列的一个阻抗串联耦合的反相器；和
输出端，耦合到所述第一单元阵列和所述第二单元阵列，所述输出端被配置为提供所述模拟信号。
11.根据权利要求10所述的电路，其特征在于，所述第一阻抗阵列的加权不同于所述第二阻抗阵列。
12.根据权利要求11所述的电路，其特征在于，所述第一阻抗阵列包括第一二进制加权阻抗阵列，所述第二阻抗阵列包括第二二进制加权阻抗阵列，所述第二二进制加权阻抗阵列的每个阻抗不是第一个二进制加权阻抗阵列中的任何单个阻抗的值的2的倍数。
13.根据权利要求11所述的电路，其特征在于，所述第一阻抗阵列是二进制加权阻抗阵列，所述第二阻抗阵列是非二进制加权阻抗阵列。
14.根据权利要求10所述的电路，其特征在于，所述补偿电路包括与第二晶体管串联耦合的第一晶体管，所述第一晶体管和所述第二晶体管中的每一个具有被配置为从所述多个比特的第一子集接收一比特的状态的栅极端子和耦接于所述第一阻抗阵列的一个阻抗的漏极端子。
15.根据权利要求14所述的电路，其特征在于，所述第一晶体管是p型晶体管，并且所述第二晶体管是n型晶体管。
16.根据权利要求15所述的电路，其特征在于，所述补偿电路还包括：
耦合在所述第一晶体管的源极端和电源电压之间的第三晶体管；和
耦合在所述第二晶体管的源极端子和参考电压之间的第四晶体管。
17.根据权利要求16所述的电路，其特征在于，所述第三晶体管包括被配置为接收第一偏置信号的栅极端子，以及所述第四晶体管包括被配置为接收第二偏置信号的栅极端子。
18.根据权利要求10所述的电路，其特征在于，所述数字信号是二进制编码，温度计编码，或其组合。
19.根据权利要求10所述的电路，其特征在于，还包括被配置为产生所述至少一个偏置信号的偏置电路。
20.根据权利要求19所述的电路，其特征在于，所述偏置电路包括所述第一多个单元和所述第二多个单元的至少一部分的复制。
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