TWI626829B

TWI626829B - 數模轉換器電路

Info

Publication number: TWI626829B
Application number: TW106127267A
Authority: TW
Inventors: 亨利阿諾德帕克
Original assignee: 聯發科技股份有限公司
Priority date: 2016-09-09
Filing date: 2017-08-11
Publication date: 2018-06-11
Also published as: CN107809250A; US9871532B1; EP3297168A1; TW201813320A; CN107809250B

Abstract

本發明提供一種接收數位信號並提供類比信號的數模轉換器電路，包括：第一電路，被配置為接收所述數位信號的第一部分，並且基於所述數位信號的所述第一部分從第一多個電平中選擇一個電平作為第一輸出電壓，其中所述第一多個電平中的至少兩個相鄰電壓電平具有第一個電勢差；第二電路，被配置為接收所述數位信號的第二部分，並且基於所述數位信號的所述第二部分從所述第二多個電平中選擇一個電平作為第二輸出電壓，其中所述第二多個電平中的至少兩個相鄰電壓電平具有第二電勢差，並且其中所述第二電路包括至少一個補償電路，所述補償電路被配置為調整所述第二電勢差，使得所述第二電勢差是所述第一電勢差的整數倍；和輸出節點，耦合到所述第一電路和所述第二電路，所述輸出節點被配置為提供所述類比信號。

Description

數模轉換器電路

本發明係有關於電路技術領域，且特別有關於數模轉換器電路。

數模轉換器(Digital-To-Analog Converter，DAC)用於將數位信號轉換為類比信號。例如，可以使用DAC來產生基於數位值流的電壓波形。DAC通常提供具有的幅度對應於接收到的數位值的幅度的輸出電壓。特別地，DAC的輸出電壓可以與接收的數位值的大小成比例。

本發明提供數模轉換器電路，可提供線性的輸出電壓。

本發明的一些實施例涉及一種接收數位信號並提供類比信號的數模轉換器電路，其包括：第一電路，被配置為接收所述數位信號的第一部分，並且基於所述數位信號的所述第一部分從第一多個電平中選擇一個電平作為第一輸出電壓，其中所述第一多個電平中的至少兩個相鄰電壓電平具有第一個電勢差；第二電路，被配置為接收所述數位信號的第二部分，並且基於所述數位信號的所述第二部分從所述第二多個電平中選擇一個電平作為第二輸出電壓，其中所述第二多個電平中的至少兩個相鄰電壓電平具有第二電勢差，並且其中所述第二電路包括至少一個補償電路，所述補償電路被配置為調整所述第二電勢差，使得所述第二電勢差是所述第一電勢差的整數倍；和輸出節點，耦合到所述第一電路和所述第二電路，所述輸出節點被配置為提供所述類比信號。由於使用了補償電路來調整電勢差的關係，本發明實施例可提供線性的類比輸出。

本發明的一些實施例涉及另一種接收包括多個位元的數位信號並提供類比信號的數模轉換器電路，所述電路包括：包括第一多個單元的第一單元陣列，所述第一單元陣列中的每個單元被配置為從所述多個位元的第一子集接收一位元的狀態，並且基於接收的所述一位元的狀態提供輸出，所述第一單元陣列中的每個單元包括與來自第一阻抗陣列的一個阻抗串聯的反相器和與所述反相器和來自第一阻抗陣列的一個阻抗串聯電路並聯耦合的補償電路，補償電路被配置為接收至少一個偏置信號並基於所述至少一個偏置信號調整所述至少一個單元的輸出；和包括第二多個單元的第二單元陣列，所述第二單元陣列中的每個單元被配置為從所述多個位元的第二子集接收一位元的狀態，並且基於所述接收的一位元的狀態提供輸出，所述第二單元陣列中的每個單元包括與來自第二阻抗陣列的一個阻抗串聯耦合的反相器；和輸出端，耦合到所述第一單元陣列和所述第二單元陣列，所述輸出端被配置為提供所述類比信號。由於使用了補償電路來調整第一單元陣列中的至少一個單元的輸出，本發明實施例可提供線性的類比輸出。

100‧‧‧DAC系統

102‧‧‧數位信號

104‧‧‧轉換器

118‧‧‧第二編碼信號

116‧‧‧第一編碼信號

108，200‧‧‧最高有效位元數位類比轉換器

114，212，403‧‧‧補償電路

106，300‧‧‧最低有效位元數位類比轉換器

110，204，304，406，404，408，504‧‧‧輸出端

120，R(0)-R(n)，R(0)-R(m)，418，508‧‧‧阻抗

112‧‧‧第二輸出端

202，302，402，502‧‧‧輸入端

211，311，401，506‧‧‧反相器

214，600‧‧‧偏置電路

Bit(0)-Bit(n)，Bit(0)-Bit(m)‧‧‧位元

210，400‧‧‧補償電壓模式單元

208，308‧‧‧阻抗陣列

206，306‧‧‧單元陣列

310，500‧‧‧電壓模式單元

Vdd‧‧‧電源電壓

414，416，420，424，426，422，510，512‧‧‧電晶體

410，412‧‧‧偏置輸入端

604‧‧‧複製最高有效位元數位類比轉換器

606‧‧‧複製最低有效位元數位類比轉換器

620，622‧‧‧偏置信號

601，602‧‧‧差分放大器

702，704，706‧‧‧電壓降

第1圖示出了根據一些實施例的數模轉換器(DAC)系統的圖。

第2圖示出了根據一些實施例的最高有效位元(MSB)DAC的詳細圖。

第3圖示出了根據一些實施例的最低有效位元(LSB)DAC的詳細圖。

第4圖示出了根據一些實施例的補償電壓模式單元(VM+C)的詳細圖。

第5圖示出了根據一些實施例的電壓模式(VM)單元的詳細圖。

第6圖示出了根據一些實施例的偏置電路的詳細圖。

第7A圖示出了根據一些實施例的沒有補償電路的DAC的輸出電壓。

第7B圖示出了根據一些實施例的具有補償電路的DAC的輸出電壓。

為詳細說明本發明的技術內容、構造特徵、所實現目的及效果，以下結合附圖和實施例對本發明進行詳細說明。

在說明書及後續的申請專利範圍當中使用了某些術語來指稱特定的元件。所屬技術領域技術人員應可理解，硬體製造商可能會用不同的名稱來稱呼同一個元件。本檔並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在接下來的說明書及申請專利範圍中，術語“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限制於”。此外，“耦接”一詞在此包含直接及間接的電性連接手段。因此，如果一個裝置耦接於另一個裝置，則代表該一個裝置可直接電性連接於該另一個裝置，或通過其它裝置或連接手段間接地電性連接至該另一個裝置。

傳統的電壓模式(VM)數模轉換器(DAC)可能非常適用於高速和低功率應用，如無線發射機。VM DAC通常使用二進位加權阻抗陣列，其阻抗值通過乘積因數2逐漸增大(例如，阻抗集合為30歐姆(Ω)，60Ω和120Ω)。在VM DAC中，阻抗陣列中的每個阻抗通常耦合在DAC的輸出端和用於選擇性地將阻抗耦合到電源電壓或接地的開關之間。使用接收信號來控制陣列中的開關的狀態以產生輸出電壓。然而，這些VM DAC的最大輸出擺幅電壓通常受到VM DAC的淨終端阻抗(net termination)的要求(例如50Ω)和提供給VM DAC的電源水準的限制。例如，具有50Ω終端阻抗，50Ω負載阻抗和0.8V的電源電壓的VM DAC可以產生0.8V的差分峰-峰輸出擺幅電壓。在無線發射機應用中，通常優選大的輸出擺幅電壓，因為大的輸出擺幅電壓可以提高無線發射機的信噪比(Signal-To-Noise Ratio，SNR)。為了在不增加電源電壓的情況下增加VM DAC的最大輸出擺幅電壓，必須減小VM DAC的終端阻抗。

本發明人已經意識到，VM DAC的淨終端阻抗直接受到與二進位加權阻抗陣列中的最高有效位元(Most Significant Bits,MSB)相關聯的阻抗的影響。例如，VM DAC使用0.8V的電源電壓來產生1V的差分峰-峰值輸出擺幅電壓需要30Ω的淨終端阻抗。該VM DAC的二進位加權阻抗陣列中的前兩個MSB阻抗為60Ω和120Ω。兩個MSB阻抗(60Ω和120Ω)可以被放大，以試圖在同時保持相同的差分峰-峰輸出擺幅電壓時，增加淨終端阻抗(例如，50Ω)。然而，MSB的阻抗的幅度不再為最低有效位元(LSB)的阻抗幅度的2的整數倍。這種不匹配可能會導致不令人滿意的表現。第7A圖示出了7位元DAC的示例電壓輸出，該7位元DAC通過將用於LSB的具有二進位加權阻抗陣列(例如，200Ω，400Ω和800Ω)的第一VM DAC與用於MSB的具有的阻抗陣列中的阻抗(例如，60Ω和120Ω)不是第一個DAC中阻抗的2的整數倍的第二VM DAC直接組合形成。這樣的DAC可以接收7位元二進位編碼信號，使用第一個VM DAC來轉換5個LSB，並使用第二個VM DAC來轉換2個MSB。通過將7位元二進位編碼信號從0掃描到127來形成第7A圖中的電壓輸出。如圖所示，7位元DAC的輸出電壓在三個點處下降，如電壓降702，704和706所示。這種7位元二進位編碼信號的大小和輸出電壓之間的非線性關係是DAC中不期望的。

電壓降702，704和706可以由第一VM DAC和第二VM DAC之間的轉換引起。例如，回應於第一VM DAC的輸入數字值增加1(以下稱為“步長”)而產生的輸出電壓的增加可能與第二VM DAC產生的步長不一致。例如，第一VM DAC的步長可以不是第二VM DAC的步長的2的整數倍。因此，7位元二進位編碼信號中的兩個值之間的轉換導致的第一VM DAC和第二VM DAC之間的轉換將導致電壓降。為了說明，下面提供了表1，其中顯示了7位元二進位編碼信號與用於第一個VM DAC和第二個VM DAC最後的編碼信號之間的關係。如圖所示，當7位元二進位編碼輸入信號從31轉換為32，63轉換為64，95轉換為96(分別對應於電壓降702，704和706)，在第一VM DAC和第二VM DAC之間存在轉換。

表1：7位元二進位編碼輸入信號與最終用於第一個VM DAC和第二個VM DAC的編碼信號之間的關係

因此，本發明人已經構思並開發了新的DAC，其採用補償電路來調整第二DAC的步長精確(或近似)為第一DAC的步長的2的整數倍。因此，可以組合具有不同加權的阻抗陣列的DAC(例如，VM DAC)，從而允許產生具有較大輸出擺幅電壓的DAC，用於給定的淨終端阻抗。第7B圖示出了採用這種補償電路的DAC的示例性電壓輸出。如圖所示，第7A圖中的電壓降702，704和706。被去除，導致7位元二進位編碼信號和輸出電壓之間產生線性關係。

上面已經描述的各方面和實施例，以及附加的方面和實施例，將會在後續進行詳細描述。這些方面和/或實施方案可以單獨使用，一起使用，或以兩種或多種的任何組合方式使用，因為該應用不限於此。

第1圖根據一些實施例示出了產生線性輸出電壓的DAC系統100的圖，其使用的用於MSB的第一DAC(MSB DAC 108)與用於LSB的第二DAC(LSB DAC 106)採用不同的阻抗加權方案。例如，MSB DAC 108和LSB DAC 106均可以採用二進位加權阻抗陣列，但是MSB DAC 108的二進位加權阻抗陣列的阻抗值可以不是LSB DAC 106的二進位阻抗陣列中任意的單個阻抗的2的整數倍。在另一示例中，LSB DAC 106可以採用二進位加權阻抗陣列，而MSB DAC 108可以採用非二進位加權阻抗陣列。

DAC系統100配置為差分DAC，用於接收數位信號102並分別在第一輸出端110和第二輸出端112提供類比輸出信號。第一輸出端110和第二輸出端112分別耦接於阻抗120。第二輸出端112處的類比輸出信號可以是第一輸出端110處的類比輸出信號的反相形式。DAC系統100包括轉換器104，其接收數位信號102，並且基於接收到的數位信號102向LSB DAC 106提供包括任意數量的位元(例如，m位元)的第一編碼信號116。LSB DAC 106接收第一編碼信號116並基於第一編碼信號116的大小產生輸出電壓。轉換器104還向MSB DAC 108提供包括任意數量的位元(例如，n位元)的第二編碼信號118。MSB DAC 108接收第二編碼信號118並且基於第二編碼信號118的大小產生輸出電壓。應當理解，第一編碼信號116和第二編碼信號118可分別使用各種編碼技術中的任何一種進行編碼，諸如二進位編碼和溫度計編碼。例如，第一編碼信號116和第二編碼信號118分別可以是二進位編碼，溫度計編碼或其組合。

轉換器104接收數位信號102，並基於接收到的數位信號102產生第一編碼信號116和第二編碼信號118。轉換器104可以將接收到的數位信號102分段成兩部分，並使用數位信號102的第一部分產生第一編碼信號116，並使用數位信號102的第二部分生成第二編碼信號118。例如，數位信號102可以是包括7位元的二進位編碼信號，轉換器104可以將2個MSB從5個LSB中分割開。在該示例中，可將2個MSB提供給包括在轉換器104中的解碼器(例如，二進位到溫度計解碼器)以產生第二編碼信號118。來自數位信號102的5個LSB 可以直接提供給LSB DAC作為第一編碼信號116。應當理解，在一些實施例中，轉換器104可以完全省略。例如，數位信號102可以是二進位編碼信號，並且數位信號102的前m位元可以直接提供給LSB DAC 106作為第一編碼信號116，並且數位信號102中的剩餘n位元可以提供給MSB DAC 108作為第二編碼信號118。

LSB DAC 106被配置為接收第一編碼信號116並基於接收到的第一編碼信號116產生輸出電壓。例如，LSB DAC 106可以被配置為在基於所接收的第一編碼信號116從多個的電平中選擇一個電平提供輸出電壓。LSB DAC 106可以以各種方式中的任一種構成。例如，LSB DAC 106可以是具有二進位加權阻抗陣列的VM DAC。

MSB DAC 108被配置為接收第二編碼信號118並基於接收的第二編碼信號118產生輸出電壓。例如，MSB DAC 108可以被配置為在基於所接收的第二編碼信號118從多個的電平中選擇一個電平提供輸出電壓。MSB DAC 108可以包括加權不同於LSB DAC 106的加權的阻抗陣列。例如，LSB DAC 106可以包括二進位加權的阻抗陣列(例如，一組阻抗100Ω，200Ω和400Ω)，並且MSB DAC 108可以包括二進位加權的阻抗陣列，但是MSB DAC 108的阻抗陣列中的阻抗值(例如，一組阻抗150Ω，300Ω和600Ω)不是LSB DAC 106的阻抗陣列中的阻抗的阻抗值的2的倍數。在另一示例中，MSB DAC 108可以是任意分段的DAC。任意分段的DAC可以是溫度計編碼的DAC(例如，被配置為接收溫度計編碼信號並提供輸出電壓的DAC)和二進位編碼的DAC(例如，被配置為接收二進位編碼信號的DAC並且提供輸出電壓)。與溫度計編碼的DAC相關聯的阻抗陣列中的阻抗可以相等，而與二進位編碼的DAC相關聯的阻抗陣列中的阻抗可以以2倍增加。

MSB DAC 108包括補償電路114，其被配置為調整DAC 108的步長，使得步長精確(或近似)為LSB DAC 106的步長的整數倍。例如，可以將從多個電平中選擇的電平調整為精確(或近似)為LSB DAC 106的步長的2的整數倍。因此，儘管LSB DAC 106採用相對於MSB DAC 108的不同阻抗加權方案，仍可在接收到的數位信號102與輸出端110和輸出端112上提供的類比信號之間維持線性關係。

第2圖示出了根據一些實施例的MSB DAC 200的詳細圖。MSB DAC 200可以用作例如第1圖中的MSB DAC 108。如圖所示，MSB DAC 200包括輸入端202，用於接收包含任意位元數(例如，n位元)的編碼信號(例如，二進位編碼信號，溫度計編碼信號或其組合)；以及輸出端204，用於提供輸出電壓。MSB DAC 200包括多個補償電壓模式單元(VM+C)210的單元陣列206。單元陣列206中的VM+C單元210的數量與輸入端202的位元線的數量可以是一對一的關係。因此，輸入端202處的每個位元線可以耦合到一個VM+C單元210。

可以構造VM+C單元210，以基於從輸入端202接收到的位元的狀態和來自偏置電路214的偏置信號來控制輸出電壓的電平。單元陣列206中的各VM+C單元210的配置可以控制MSB DAC 200的輸出電壓。如圖所示，VM+C單元210包括耦接於來自阻抗陣列208的阻抗R(n)的反相器211和與反相器211及來自阻抗陣列208的阻抗R(n)並聯的補償電路212。補償電路212可以很好地調整VM+C單元210的輸出電壓。VM+C單元210中的補償電路212引入的補償的幅度可以由偏置電路214控制。偏置電路214可以改變由補償電路212施加的補償，使得MSB DAC 200所得的步長正好(或大約)為另一個DAC(例如，LSB DAC)的步長的2的整數倍。

阻抗陣列208可以包括對應於輸入端202的n位元的n個阻抗。阻抗陣列208中的阻抗可以是二進位加權或非二進位加權。例如，輸入端202輸入的可以是溫度計編碼信號，且DAC 200可以是溫度計編碼的。在該示例中，阻抗陣列208中的阻抗可以是非二進位加權的(例如，所有阻抗R(0)-R(n)都具有相同的阻抗)。在另一示例中，輸入端202的輸入可以是二進位編碼信號，並且阻抗陣列208中的阻抗可以是二進位加權的。

第3圖示出了根據一些實施例的LSB DAC 300的詳細圖。LSB DAC 300可以用作例如第1圖中的LSB DAC 106。如圖所示，LSB DAC 300包括用於接收包括任意位元數(m位元)的編碼信號(例如，二進位編碼信號)的輸入端302和用於提供輸出電壓的輸出端304。LSB DAC 300包括包括多個VM單元310的單元陣列306。每個VM單元包括與來自阻抗陣列308的阻抗R(m)串聯耦合的反相器311。單元陣列306 中的VM單元310的數量與輸入302處的位元線的數量可以是一對一的關係。因此，輸入端302處的每個位元線可以耦合到一個VM單元310。

多個VM單元310基於來自輸入端302的位元的狀態將這些單元的輸出選擇性地耦合到電源電壓或參考電壓(例如，接地)。例如，VM單元310可回應狀態邏輯“0”而將其單元的輸出耦合至電源電壓，並且回應於邏輯“1”將單元的輸出耦合到參考電壓(例如，接地)。VM單元310在單元陣列306中的配置可以確定節點304處的輸出電壓。

阻抗陣列308可以包括對應於輸入端302中的m位元的m個阻抗。阻抗陣列308中的阻抗可以是二進位加權的。例如，R(m)到R(0)的範圍內的阻抗可以在每個步長加倍(例如，R(0)是R(1)的2倍，是R(2)的4倍)。

第4圖示出了根據一些實施例的VM+C單元400的詳細圖。VM+C單元400包括用於接收位元的狀態的第一輸入端402；第二輸入端404，用於接收上述位元的狀態的反相值；第一輸出端406，用於提供輸出信號；第二輸出端408，用於提供反相輸出信號；第一偏置輸入端410，用於從偏置電路(例如，偏置電路214)接收第一偏置輸入信號；第二偏置輸入端412，用於從偏置電路(例如偏置電路214)接收第二偏置輸入信號；多個反相器401和耦合在多個反相器401之間的補償電路403。反相器401通過阻抗418耦合到補償電路403。

VM+C單元400可以用作例如第2圖中的VM+C單元210。將VM+C單元400與第2圖中的VM+C單元210 對應，則阻抗418可以是來自阻抗陣列208的阻抗R(n)，反相器401可以是反相器211，補償電路403可以是補償電路212。

反相器401包括串聯耦合在電源電壓Vdd和參考電壓(例如，接地)之間的一對電晶體414和416。電晶體414可以是p型電晶體，電晶體416可以是n型電晶體。電晶體414和416的柵極端子可以耦合到VM+C單元400的輸入端(例如，第一輸入端402或第二輸入端404)。

補償電路403包括由電晶體420耦合到電源電壓Vdd並由電晶體422耦合到參考電壓(例如，接地)的兩對串聯電晶體424和426。電晶體420和424可以是p型電晶體，電晶體426和422可以是n型電晶體。電晶體424和426中的每一個的柵極端子可以耦合到VM+C單元400的輸入端(例如，第一輸入端402或第二輸入端404)。電晶體420的柵極端子可以被配置為從第一偏置輸入端410接收第一偏置信號。電晶體422的柵極端子可以被配置為從第二偏置輸入端412接收第二偏置信號。偏置信號可以控制例如由補償電路403提供給輸出信號的調整。

第5圖示出了根據一些實施例的VM單元500的詳細圖。VM單元500包括與阻抗508串聯耦合在輸入端502和輸出端504之間的反相器506。反相器506包括串聯耦合在電源電壓V_dd和參考電壓(例如，接地)之間的兩個電晶體510和512。如圖所示，電晶體510可以是p型電晶體，電晶體512可以是n型電晶體。電晶體510和512的柵極端子可以耦合到輸入端502。

VM單元500可以用作例如第3圖中的VM單元310。將VM單元500與第3圖中的VM單元310對應，則阻抗508可以是來自阻抗陣列308的阻抗R(m)，反相器506可以是反相器311。

第6圖示出了根據一些實施例的偏置電路600的詳細圖。偏置電路600可以用作例如第2圖中的偏置電路214。偏置電路600可以是被控制的DAC系統(例如，第1圖中的DAC系統100)的修改後(或未修改)的複製版本。第6圖所示的偏置電路被構造為產生用於7位元DAC系統的第一偏置信號620和第二偏置信號622，該7位元DAC系統包括被配置為接收3位元溫度計編碼信號的MSB DAC和被配置為接收5位元二進位編碼信號的LSB DAC。

如第6圖所示，偏置電路600包括多個複製MSB DAC 604(例如，MSB DAC 108的複製)和多個複製LSB DAC(例如，LSB DAC 106的複製)。複製MSB DAC 604和複製LSB DAC 606的輸入可被設計，以便差分放大器601的輸出電壓是多個複製DAC範圍內的固定電壓(例如，在DAC的範圍內的中間點)。可以使用差分放大器601和602將來自複製DAC的實際輸出與理想輸出(例如，Vdd的一半)進行比較。來自複製DAC的實際輸出與理想輸出之間的差可以用作第一偏置信號620和第二偏置信號622。除了DAC系統(例如，DAC系統100)的MSB DAC(例如，MSB DAC 108)中的補償電路之外，這些偏置信號620和622可以被提供給複製MSB DAC 604中的補償電路。例如，第一偏置信號620可以被提供給補償電路403的第一偏置輸入端410，並且第二偏置信號622可以被提供給補償電路403的第二偏置輸入端412。

應當理解，複製MSB DAC 604和LSB DAC 606可以不完全複製DAC系統中的MSB DAC和LSB DAC。例如，複製MSB DAC 604和LSB DAC 606分別可以是DAC系統中的MSB DAC和LSB DAC的縮小版本，以減少偏置電路600的功耗。

上面已經描述了差分DAC的實施例。但是本發明這裡描述的技術不限於差分DAC，因為例如，這種技術可以應用于單端DAC。此外，本文描述的技術不限於VM DAC，因為這樣的技術可以應用於例如其他類型的DAC，例如當前模式(CM)DAC。

本文描述的裝置和技術的各個方面可以單獨地，組合地使用，或者在前面的描述中所描述的實施例中沒有具體討論的各種佈置中使用，因此在其應用中不限於元件的細節和佈置。例如，在一個實施例中描述的方面可以與其它實施例中描述的方面以任何方式組合。

應當理解，上述電晶體(例如，第4圖和第5圖中的電晶體)可以以各種方式中的任一種來實現。例如，電晶體可以實現為雙極結型電晶體或場效應電晶體(FETS)，例如金屬氧化物半導體場效應電晶體(MOSFET)。

在一些實施方案中，術語“約”，“約”和“基本上”可以用於表示在目標值的±5%內。術語“約”，“約”和“基本上”可以包括目標值。應當理解，術語“大約”，“約”和 “基本上”可以用於指示小於目標值的±5%的範圍，例如：目標值的±2%，±1%的目標值的±0.5%，目標值的±0.2%和目標值的±0.1%。

申請專利範圍中用以修飾元件的“第一”、“第二”等序數詞的使用本身未暗示任何優先權、優先次序、各元件之間的先後次序、或所執行方法的時間次序，而僅用作標識來區分具有相同名稱(具有不同序數詞)的不同元件。

以上該僅係本發明的實施方式，並非因此限制本發明的專利範圍，凡是利用本發明說明書及附圖內容所作的等效結構或等效流程變換，或直接或間接運用在其他相關的技術領域，均同理包括在本發明的專利保護範圍內。

Claims

一種接收數位信號並提供類比信號的數模轉換器電路，包括：第一電路，被配置為接收所述數位信號的第一部分，並且基於所述數位信號的所述第一部分從第一多個電平中選擇一個電平作為第一輸出電壓，其中所述第一多個電平中的至少兩個相鄰電壓電平具有第一個電勢差；第二電路，被配置為接收所述數位信號的第二部分，並且基於所述數位信號的所述第二部分從第二多個電平中選擇一個電平作為第二輸出電壓，其中所述第二多個電平中的至少兩個相鄰電壓電平具有第二電勢差，並且其中所述第二電路包括至少一個補償電路，所述補償電路被配置為調整所述第二電勢差，使得所述第二電勢差是所述第一電勢差的整數倍；和輸出節點，耦合到所述第一電路和所述第二電路，所述輸出節點被配置為提供所述類比信號。
根據申請專利範圍第1項所述的電路，所述第一電路包括第一阻抗陣列，所述第二電路包括第二阻抗陣列，並且所述第二阻抗陣列的加權與所述第一阻抗陣列不同。
根據申請專利範圍第2項所述的電路，所述第一阻抗陣列包括第一二進位加權阻抗陣列，所述第二阻抗陣列包括第二二進位加權阻抗陣列，所述第二二進位加權阻抗陣列的每個阻抗不是第一個二進位加權阻抗陣列中的任何單個阻抗的值的2的倍數。
根據申請專利範圍第2項所述的電路，所述第一阻抗陣列包括二進位加權阻抗陣列，並且所述第二阻抗陣列包括非二進位加權阻抗陣列。
根據申請專利範圍第1項所述的電路，所述數位信號是包括多個位元的二進位編碼信號。
根據申請專利範圍第5項所述的電路，還包括：第三電路，被配置為接收所述數位信號的所述第一部分，將所述數位信號的第一部分從二進位編碼轉換為非二進位編碼，並將所轉換後的第一部分數位信號提供給所述第一電路。
根據申請專利範圍第5項所述的電路，所述數位信號的所述第一部分是所述多個位元的第一子集，所述第一子集包括所述多個位元中的最高有效位元，並且所述數位信號的第二部分是所述多個位元的第二子集，所述第二子集包括所述多個位元的最低有效位元。
根據申請專利範圍第1項所述的電路，所述第二電路包括：偏置電路，被配置為產生至少一個偏置信號；其中，所述補償電路被配置為基於所述至少一個偏置信號來調整所述第二電勢差。
根據申請專利範圍第8項所述的電路，所述偏置電路包括所述第一電路的複製、所述第二電路的複製或它們的組合的複製。
一種接收包括多個位元的數位信號並提供類比信號的數模轉換器電路，所述電路包括：包括第一多個單元的第一單元陣列，所述第一單元陣列中的每個單元被配置為從所述多個位元的第一子集接收一位元的狀態，並且基於接收的所述一位元的狀態提供輸出，所述第一單元陣列中的每個單元包括與來自第一阻抗陣列的一個阻抗串聯的反相器和與所述反相器和來自第一阻抗陣列的一個阻抗串聯電路並聯耦合的補償電路，補償電路被配置為接收至少一個偏置信號並基於所述至少一個偏置信號調整所述至少一個單元的輸出；和包括第二多個單元的第二單元陣列，所述第二單元陣列中的每個單元被配置為從所述多個位元的第二子集接收一位元的狀態，並且基於所述接收的一位元的狀態提供輸出，所述第二單元陣列中的每個單元包括與來自第二阻抗陣列的一個阻抗串聯耦合的反相器；和輸出端，耦合到所述第一單元陣列和所述第二單元陣列，所述輸出端被配置為提供所述類比信號。
根據申請專利範圍第10項所述的電路，所述第一阻抗陣列的加權不同於所述第二阻抗陣列。
根據申請專利範圍第11項所述的電路，所述第一阻抗陣列包括第一二進位加權阻抗陣列，所述第二阻抗陣列包括第二二進位加權阻抗陣列，所述第二二進位加權阻抗陣列的每個阻抗不是第一個二進位加權阻抗陣列中的任何單個阻抗的值的2的倍數。
根據申請專利範圍第11項所述的電路，所述第一阻抗陣列是二進位加權阻抗陣列，所述第二阻抗陣列是非二進位加權阻抗陣列。
根據申請專利範圍第10項所述的電路，所述補償電路包括與第二電晶體串聯耦合的第一電晶體，所述第一電晶體和所述第二電晶體中的每一個具有被配置為從所述多個位元的第一子集接收一位元的狀態的柵極端子和耦接於所述第一阻抗陣列的一個阻抗的漏極端子。
根據申請專利範圍第14項所述的電路，所述第一電晶體是p型電晶體，並且所述第二電晶體是n型電晶體。
根據申請專利範圍第15項所述的電路，所述補償電路還包括：耦合在所述第一電晶體的源極端和電源電壓之間的第三電晶體；和耦合在所述第二電晶體的源極端子和參考電壓之間的第四電晶體。
根據申請專利範圍第16項所述的電路，所述第三電晶體包括被配置為接收第一偏置信號的柵極端子，以及所述第四電晶體包括被配置為接收第二偏置信號的柵極端子。
根據申請專利範圍第10項所述的電路，所述數位信號是二進位編碼，溫度計編碼，或其組合。
根據申請專利範圍第10項所述的電路，還包括被配置為產生所述至少一個偏置信號的偏置電路。
根據申請專利範圍第19項所述的電路，所述偏置電路包括所述第一多個單元和所述第二多個單元的至少一部分的複製。