KR20040099887A - 새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀스위칭 순서를 이용한 10비트 디지털/아날로그 변환기 - Google Patents

새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀스위칭 순서를 이용한 10비트 디지털/아날로그 변환기 Download PDF

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Abstract

본 발명에서는 CMOS를 이용한 D/A 변환기에 관한 것으로 특히, 영상 처리용 D/A 변환기에서 주파수적인 특성에 따라 변동이 심해지는 동적 규격을 만족하면서도 구조의 변화가 크게 일어나지 않도록 하기 위해 온도계 디코더의 복잡성을 감소시키고 선형성을 보장하는 혼합 구조 방식을 채택하여 상위 6비트는 중심형 전류원 매트릭스(Centroid Current Cell Matrix) 구조로, 하위 4비트는 2진 가중(Weighted Current Array) 구조와, 1차원(Dimension)적인 계층적 구조의 대칭 스위칭(Hierarchical Symmetric Switching)을 2차원으로 확장한 새로운 스위칭 방법을 이용하고, 정적, 동적 특성 모두를 만족시키기 위해 출력이 대칭인 글리치 억제 회로를 설계 채용한 영상 처리용 10비트 D/A 변환기를 제공함으로써 주파수 성능도 향상시키며 전류셀 매트릭스 내에서 추가의 보정 회로 설계 없이 10비트의 선형성을 유지하도록 한다.

Description

새로운 글리치 에너지 억제 회로와 새로운 2차원적 전류셀 스위칭 순서를 이용한 10비트 디지털/아날로그 변환기{10 BIT DIGITAL/ANALOG CONVERTER WITH NEW DEGLITCH CIRCUIT AND NEW 2-DIMENSIONALLY HIERARCHICAL SYMMETRIC CENTROID SWITCHING ORDER}
본 발명은 CMOS를 이용한 D/A 변환기에 관한 것으로 특히, 10비트 D/A 변환기에 관한 것이다.
근래의 무선 통신(Wireless Communication), 음성, 영상 신호 처리(Voice, Image Signal Processing), 비대칭 가입자 선로(ADSL : Asymmetric Digital Subscriber Line), 측정 장비(Measurement Equipment) 등의 발달은, 기존의 영상 신호 처리용과 음성 신호 처리용 D/A 변환기에서 중요시되던 해상도(Resolution), 속도의 정적 규격 외에 동적 규격도 중요하게 되었다.
일반적으로 동적 규격은 주파수적인 특성으로, 대역폭(Bandwidth)과 신호 대 잡음비(Signal to Noise, Spurious Free Dynamic Range)로 나타낸다.
따라서 CMOS 전류 구동 D/A 변환기는 고속 동작이 가능하면서도, 저전압, 저전력 소모의 장점을 가지고 있지만, 공정 변수 부정합과 전류원(Current Source)의 부정합 등으로 고해상도 응용이 제한되며, 고속 동작시 출력의 글리치 에너지로 인해 주파수 성능이 제한되는 단점이 있다.
특히, 영상 처리용으로 설계된 D/A 변환기의 경우, 속도와 해상도는 우수한 반면, 주파수가 높아질수록 신호대 잡음비 성능이 급격히 떨어지는 단점이 있었으며, 10비트 이상의 해상도를 유지하며, 주파수 특성을 향상시키기 위해서는 2000년 10월 IEEE J. Solid-State Circuits, vol. 35, pp.1841-1852에 실린 A. R. Bugeja,B. S. Song, "A Self-Trimming 14b 100MS/s CMOS DAC"에 따른 오차 보정 회로(Calibration Circuit)를 사용하는 것이 바람직하지만, 이는 추가 회로로 인해 칩면적이 증가되고 설계의 복잡도와 시간이 늘어나는 단점이 있었다.
또한, 주파수 특성 향상을 위하여 참조문서 1(S. Chin, and C. Wu, "A 10-b 125-MHz CMOS Digital-to-Analog Converter with Threshold-Voltage Compensated Current source,"IEEE J. Solid-State Circuits, vol. 29, pp. 1374-1380, Nov. 1994.)과 참조문서 2(T. Wu, C. Jih, J. Chen, and C. Wu, "A low glitch 10-bit 75-MHz CMOS Video D/A converter".IEEE J. Solid-State circuits, pp. 68-72 Jan. 1995.)에 언급되어진 글리치 억제 회로(Deglitch Circuit)를 설계하는 경우, 글리치 억제회로의 동작이 비대칭 스위칭 방법을 사용함으로 인해서 전류원 오차 유발의 문제도 있었다.
그동안 공정 및 구조상의 문제로 발생하는 무작위(Random) 오차 및 경사(Graded), 대칭(Symmetric) 오차를 줄이기 위해 많은 스위칭 방법들이 제안되어 왔다.
그러나 제안된 스위칭 방법이 1차원적인 경우와, 2차원적인 방법이라도 행, 열 오차 모두를 줄이지 못하는 경우, 그리고 행, 열 디코더의 구조적인 제한으로 인해 매트릭스 구조에서는 이러한 방법이 효과적이지 못하다는 연구 결과가 다수 발표되고 있는 실정이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 CMOS를 이용한 D/A 변환기에 관한 것으로 특히, 영상 처리용 D/A 변환기에서 주파수적인 특성에 따라 변동이 심해지는 동적 규격을 만족하면서도 구조의 변화가 크게 일어나지 않도록 하기 위해 온도계 디코더의 복잡성을 감소시키고 선형성을 보장하는 혼합 구조 방식을 채택하여 상위 6비트는 중심형 전류원 매트릭스(Centroid Current Cell Matrix) 구조로, 하위 4비트는 2진 가중(Weighted Current Array) 구조로 구성되는 영상 처리용 10비트 D/A 변환기를 제공하는 데 있다.
또한, 상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 1차원(Dimension)적인 계층적 구조의 대칭 스위칭(Hierarchical Symmetric Switching)을 2차원으로 확장한 새로운 스위칭 방법을 이용하여 전류셀 매트릭스 내에서 추가의 보정 회로 설계 없이 10비트의 선형성을 유지하도록 하는 영상 처리용 10비트 D/A 변환기를 제공하는 데 있다.
또한, 상기와 같은 문제점을 해결하기 위한 본 발명의 또 다른 목적은 주파수 성능도 향상시키며 정적, 동적 특성 모두를 만족시키기 위해 출력이 대칭인 글리치 억제 회로를 설계 채용한 영상 처리용 10비트 D/A 변환기를 제공하는 데 있다.
도 1은 본 발명에 따라 설계된 10비트 D/A 변환기의 전체회로도
도 2는 본 발명에 따라 제안된 글리치 에너지 억제(Deglitch Circuit)회로도
도 3은 본 발명에 따라 제안된 글리치 글리치 에너지 억제 회로의 입출력 파형 예시도
도 4는 본 발명에 따라 제안된 글리치 글리치 에너지 억제 회로의 D&D_bar 파형과 U&U_bar 파형 예시도
도 5는 본 발명에 따라 제안된 글리치 억제 회로의 특성곡선
도 6은 본 발명에 따라 제안된 새로운 2차원적 전류셀 스위칭 순서 예시도
도 7은 본 발명에 따른 전류원 바이어스(Bias) 회로도
도 8은 상위비트(1MSB) 스위치 전류원 회로도
도 9는 하위비트(1,2,4,8 MSB) 스위치 전류원 회로도
상기 목적을 달성하기 위한 본 발명에 따른 영상 처리용 10비트 D/A 변환기의 특징은, 입력되는 디지털 2진 데이터를 상위비트와 하위비트로 구분하되 상위비트의 데이터를 입력받아 글리치 에너지를 줄이고 단조 증가성을 높이기 위하여 온도계 코드로 변환되어 64비트 형태로 출력하는 상위비트 온도계 디코더와; 하위 비트를 입력받아 상기 상위비트 온도계 디코더의 동작시간동안 지연시켜 출력하는 지연소자와; 상기 상위비트 온도계 디코더의 출력신호를 입력받아 신호를 지연시켜 글리치가 발생하지 않게 신호를 변환하여 출력하는 제 1글리치 에너지 억제 회로와; 상기 지연소자의 출력신호를 입력받아 신호를 지연시켜 글리치가 발생하지 않게 신호를 변환하여 출력하는 제 2글리치 에너지 억제 회로와; 상기 제 2글리치 에너지 억제 회로로부터 받은 신호를 전류로 변화하여 출력하여 디지털 값이 아날로그 값으로 변환되어 출력되게 하는 하위비트의 이진 가중 전류원; 및 상기 제 1글리치 에너지 억제 회로로부터 받은 신호를 전류로 변화하여 출력하여 디지털 값이 아날로그 값으로 변환되어 출력되게 하는 상위비트의 온도계 코드 전류원 메트릭스를 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 영상 처리용 10비트 D/A 변환기의 부가적인 특징은, 상기 상위비트 온도계 디코더의 출력신호를 입력받아 임의의 구동클럭에 동기시켜 상기 제 1글리치 에너지 억제 회로에 전달하는 제 1래치와; 상기 제 1래치의 구동클럭에 동기시켜 상기 지연소자의 출력신호를 입력받아 제 2글리치 에너지 억제 회로에 전달하는 제 2래치를 더 포함하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 영상 처리용 10비트 D/A 변환기의 부가적인 다른 특징은, 상기 상위비트 온도계 디코더는 6비트 온도계 디코더를 사용하는 데 잇다.
상기 목적을 달성하기 위한 본 발명에 따른 영상 처리용 10비트 D/A 변환기의 부가적인 또 다른 특징은, 상기 상위비트의 온도계 코드 전류원 매트릭스는 상기 하위비트의 이진 가중 전류원의 동일한 전류 크기를 가지는 63개의 전류원 매트릭스 4개를 연결하여 구성하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 영상 처리용 10비트 D/A 변환기의 부가적인 또 다른 특징은, 상기 하위비트의 이진 가중 전류원은 디코더 없이 입력 이진 비트에 의해 직접 구동되며, 이진 가중 전류원의 구현을 위하여 전류 미러(Current Mirror)를 이용하는 데 있다.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
본 발명에 따라 제안된 10비트 D/A 변환기의 전체 구성 회로도는 첨부한 도 1에 도시되어 있는 바와 같은데, 제안된 회로는 상위 6비트 , 하위4비트의 혼합 구조 방식으로 설계되었으며, 회로는 6비트 온도계 디코더(110), 지연회로(140), 제 1 래치회로(120), 제 2 래치회로(150), 제 1 글리치 에너지 억제회로(Deglitch Circuit; 130), 제 1 글리치 에너지 억제회로(Deglitch Circuit; 160), LSB 전류원(170) 및 MSB전류원(180)회로로 이루어져 있다.
입력된 디지털 2진코드는 상위 6비트와 하위 4비트로 나누어져 변환되게 되는데, 상위 6비트는 글리치 에너지를 줄이고 단조 증가성을 높이기 위하여 6비트 온도계 디코더(110)를 통하여 온도계 코드로 변환되어 64비트 형태로 제 1래치 회로(120)에 전달되지고, 하위 4비트는 상위 6비트가 온도계 코드로 변환되어 지는 시간과 맞추기 위하여 지연소자(140)를 통하여 제 2 래치회로(150)에 전달되어진다.
상기 제 1, 제 2래치회로(120, 150)는 클럭(Clock)에 맞추어서 온도계 코드로 변환되어진 상위 비트와 하위 비트의 값을 제 1, 제 2글리치 에너지 억제 회로(Deglitch Circuit; 130, 160)에 전달하게 되고, 상기 제 1, 제 2글리치 에너지 억제 회로(Deglitch Circuit; 130, 160)는 신호를 지연시켜 글리치가 발생하지 않게 신호를 변환하여 전류원(170, 180)에 전달한다.
전류원들은 글리치 에너지 억제 회로로부터 받은 신호를 전류로 변화하여 출력하여 디지털 값이 아날로그 값으로 변환되어 출력되게 된다.
이때, 제안된 D/A 변환기는 상위 6비트의 온도계 코드 전류원단과 하위 4비트의 이진 가중 전류원단으로 구성되었다.
온도계 코드 전류원단은 6비트 온도계 디코더(110), 제 1래치(120), 제 1글리치 에너지 억제회로(130), 전류원 매트릭스(180)로 이루어져있으며, 전류원 매트릭스(180)는 4LSB의 동일한 전류 크기를 가지는 63개의 전류원 매트릭스 4개를 연결하였다.
이진 가중 전류원단은 4개의 전류원과 4개의 차동 전류 스위치, 지연단, 글리치 에너지 억제 회로로 구성되며, 디코더 없이 입력 이진 비트에 의해 직접 구동되며, 이진 가중 전류원의 구현을 위하여 전류 미러(Current Mirror)를 이용하였다.
입력 비트는 MSB(Most Significant Bit, 최상위비트) 블록은 6비트, LSB(Least Significant Bit, 최하위비트) 블럭은 4비트로 나뉘어 지는데, 상위단은 온도계 디코더(110)를 통해 64개의 온도계 코드로 디코딩되며, 여분인 한개의 온도계 코드는 더미로 연결한다.
또한, 출력된 온도계 코드는 반전된 신호와 함께 제 1글리치 에너지 억제 회로(130)에 차동으로 입력되며, 상기 제 1글리치 에너지 억제 회로(130)에서는 입력된 신호를 동기화시키며 참조번호 180a로 지칭되는 각 셀 내부의 차동전류원 스위치를 구동시킨다.
반면에, 하위단에서는 제 2글리치 억제 회로(160)를 통해 참조번호 170으로 지칭되는 하위 전류원 내부의 차동 전류원 스위치를 직접 구동한다.
이때, 상, 하위단을 구동하여 생성된 출력전류(Iout)와 출력 전압(Vout)은 수학식 1과 수학식 2로 표시되며, 수학식 3과 같이 MSB 전류원 하나의 전류 크기는 이진 가중 전류원단에서 최하위 비트에 해당하는 전류원보다 4배 큰 전류 크기를 가진다.
상기 수학식 1에서 bx는 입력 디지털 비트를 나타낸다.
상기 수학식 2에서 RLOAD는 외부 저항의 크기를 나타낸다.
또한, MSB 전류원 하나의 전류 크기는
(3.3)
상기 수학식 3에서 IMSB는 전류 셀 하나의 전류, ILSB는 이진 가중 전류원단에서 최하위 비트에 해당하는 전류원의 전류 크기를 나타낸다.
첨부한 도 2는 본 발명에 따라 제안된 글리치 에너지 억제(Deglitch Circuit)회로도이며, 도 3은 본 발명에 따라 제안된 글리치 글리치 에너지 억제 회로의 입출력 파형 예시도이고, 도 4는 본 발명에 따라 제안된 글리치 글리치 에너지 억제 회로의 D&D_bar 파형과 U&U_bar 파형 예시도이다.
기본적인 원리는 입력 신호의 교차지점(Crossing point)을 N형 트랜지스터의 경우 VDD쪽으로, P형의 경우 그라운드 쪽으로 이동시켜, 스위칭시 두 개 중 어느 한 개는 항상 도통 상태로 둠으로서 동시에 꺼지게 되는 것을 방지 할 수 있다.
선행 발표된 논문들의 살펴보면, 상승, 하강 시간을 다르게 하는 비대칭(Asymmetry) 출력과 상승 또는 하강직전에 약간의 지연시간을 이용하여 교차지점을 변경시키는 두 가지 방법이 있었다. 전자의 경우에는 입력신호의 비대칭으로 인해 전류원 출력의 비대칭 문제가 있어 후자의 방법이 선호된다.
회로의 기본 구조 및 동작은 다음과 같다. 회로의 출력이 대칭적으로 출력될 수 있도록 설계시 주안점을 두었기 때문에 신호의 경로 역시 대칭적으로 동작하도록 만들었다. 두 개의 인버터를 마주보게 하면서 각각을 래치로 연결시켰으며 바이어스 된 지연소자를 추가하였다.
이때 바이어스 된 지연소자(M5, M6)의 (W/L)비는 후술하는 수학식 9의 관계에 의해서 정해 주어야 한다.
소자를 통한 신호의 상승시간과 하강시간을 각각 수학식으로 정의하면, 상승시간은 수학식 4로 정의되며, 하강시간은 수학식 5로 정의된다.
상기 수학식 4와 수학식 5에서 변수는 수학식 6과 같이 정의된다.
또한, 수학식 4와 수학식 5에서 변수의 관계는 수학식 7과 같이 정의된다.
(3.7)
따라서 MOS 게이트의 평균 지연시간는 아래의 수학식 8에 의해서 계산되어진다.
상기 수학식 8에서 다음과 같은 수학식 9와 같은 관계를 확인할 수 있다.
하고
따라서 온도계 코드 및 이진 코드의 입력 신호들은 인버터를 통과하여 차동 신호로 변환된 후, 글리치 억제회로의와로 입력된다.
에 논리상태 High(Low),에 논리상태 Low(High)가 입력되면,의 값은 논리상태 High(Low)가 되며,,는 논리상태 Low(High)의 값을 출력한다.
바이어스 된 트랜지스터M5, M6는 일종의 지연 소자로서 논리상태"High"에서 논리상태 "Low"로 출력이 변환될 때 출력신호의 지연을 유발시킨다. 또한 상, 하 래치단과 함께 스위치 트랜지스터로의 전하누설 효과를 감소시키는 역할도 하므로 전류원 스위치로의 입력값을 안정시킨다.
한편,에서의 출력은 상승신호부분에서 지연이 일어나 출력신호의 교차점이 하강하게 된다. 다만 출력 전압 스윙 폭이 작아져 전류원 스위치 구동속도가 감소될 수 있으나, 스위치 전하누설도 감소되어 출력의 오차가 적어질 수 있다. 따라서 제안된 글리치 에너지 억제 회로를 이용하면, 전류원 스위치 트랜지스터의 종류에 상관없이 원하는 입력 신호를 선택해 사용할 수 있다.
첨부한 도 5는 본 발명에 따라 제안된 글리치 억제 회로의 특성곡선을 보여주는 데, 최대 글리치는 스위칭이 가장 많이 일어나는 중간 값에서 발생했으며, 입력코드가 0111111111 --> 1000000000로 천이시 생성되었고, 모의실험 결과 그 값은 10.5 pVsec였다.
첨부한 도 6은 본 발명에 따라 제안된 새로운 2차원적 전류셀 스위칭 순서 예시도로써, 2차원 계층 중심 구조, 대칭적 스위칭 순서 전류원 매트릭스(2D Hierachical Symmetric centroid switching sequencing current source matrix)를 나타낸 것이다.
각 블록은 중심점을 기준으로 기준 블록과 대칭인 전류원 매트릭스를 배치하는 중심(centroid) 방식으로 레이아웃 되어 있으며, MSB 블럭에 입력이 들어갈 때, 기준 블록과 대칭인 블록의 동일한 순서의 전류원이 동시에 켜져, 각 스위치 순서마다 4LSB×4 블록 =16LSB의 전류를 출력하게 된다.
기존의 계층적 대칭 스위칭 방법은 1차원적인 방법으로서 전류원 매트릭스 구조에 적용하기는 힘들었으나, 본 발명에서 제안하는 방법은 2차원으로 계층적 , 대칭식으로 스위칭 순서를 정하므로 매트릭스 구조에도 적용할 수 있는데, 스위칭 순서의 결정은 다음과 같은 방법을 따른다.
먼저 세로열의 계층구조, 대칭적 시퀀스 배열을 기준으로 하여 고정시킨 후,가로열의 계층 구조, 대칭적 스위칭 순서의 시퀀싱 순서를 모든 경우의 순서대로 변경시키면서 가로와 세로가 마주하는 셀을 순서화하였다. 이를 부연 설명하면 다음과 같다. 상기 도 6의 셀 안의 숫자는 전류원이 켜지는 순서를 나타낸 것이다. 셀이 켜지는 순서를 보면, 1,2,3,4,5,6,7,8 번까지 서로 대각선 방향으로 켜지는 것을 볼 수 있다. 그 다음에 9,10,11,12,13,14,15,16이 켜지는 것을 볼 수 있다. 이때 1번과 9번은 가로방향으로 같은 줄에 위치하며, 또한 2번과 10번, 3번과 11번, 4번과 12번, 5번과 13번, 6번과 14번, 7번과 15번, 8번과 16번이 같은 줄에 있음을 볼 수 있다. 즉, 상기와 같은 순서로 전류셀은 켜지며, 스위칭 순서는 세로축만 보았을 경우 변함이 없다.
이런 순서를 적용하여 8*8의 지역 매트릭스내에서 행과 열 모두에서 경사오차와 대칭오차를 감소시키게 되었다. 대칭인 매트릭스내의 전류원이 동시에 켜지게 되므로 전체 전류원 매트릭스에서 시스템적으로 가지게 되는 경사오차를 서로 상쇄시키게 된다. 즉, 새로운 스위칭 방법과 중심 레이아웃 방법을 사용하여 이중의 오차 보정 효과를 볼 수 있다.
전류원의 전류양은 바이어스단에서 조절한다. 3.3V의 저전압에서 210(=1024)단계의 전압을 표시하기 위해서 최소 출력 전압이 낮은 바이어스 회로가 필요하며, 따라서 개선형 캐스코드 바이어스 회로를 사용했다.
첨부한 도 7은 본 발명에 따른 전류원 바이어스(Bias) 회로도로서, 이 구조는 M1에서 VB1의 바이어스 전압을 조절하여 최소 포화 출력전압을 생성한다.
M1의 종횡비는 M2, M3의 종횡비보다 k배 작게함에 따라 아래의 수학식 10과 같이 바이어스 전압 VB1을 얻을 수 있다.
이때, 캐스코드 전류원의 소자비 결정시 사용한 전류원 트랜지스터의 바이어스전압(VGS-VT)이 VB1의 값과 같으므로 1.2V를 대입하여 계산한다.
여기서 VT는 문턱전압이고, ΔV는 M2와 M3의 소스와 드레인에 걸리는 포화전압으로 아래의 수학식 11로 나타내어진다.
이상적으로 k가 4일 때 VB1이 VT+2ΔV가 되어 캐스코드 전류원이 모든 트랜지스터들이 포화영역의 가장자리에서 동작 최소 포화 출력전압이 2ΔV가 되지만, 벌크효과(bulk effect) 또는 공정변수 오차에 인해서 트랜지스터들이 포화영역에서 벗어날 수 있다.
따라서 M1의 k의 값을 5로 하여 캐스코드 전류원을 안정된 포화영역에서 동작하도록 한다. 이러한 개선형 캐스코드 바이어스 회로는 기존의 캐스코드 바이어스 회로보다 전류원의 포화전압 값을 약 VT정도 감소시켜 전체 D/A 변환기를 공급전압 3.3V로 동작시켰다.
D/A 변환기의 외부 출력 저항을 50Ω으로 정한후, 총 전류의 합을 16mA로 하면 아래의 수학식 12를 이용하여 소자비(W/L)와 단위 전류의 크기를 정할 수 있다.
N은 D/A 변환기의 해상도이며, ILSB은 단위 전류 크기이고,는 총 전류의 크기와 같다. 그러므로 계산된 소자비의 값은 약 0.3이며, 단위 전류의 크기는 15.64 uA이다.
따라서 최소 면적과 소자비, 단위 전류의 크기를 고려하여 단위 전류원 트랜지스터의 소자비값은 3/9로 정했으며, 총전류에 해당하는 전압 스윙 값은 0.8V가 된다.
첨부한 도 8은 상위비트(1MSB) 스위치 전류원 회로도로써, 전류원 트랜지스터 M1은 바이어스 전압 VB1에 의해 단위 전류를 생성하며, 스위칭 트랜지스터 M3,M4는 글리치 억제 회로로부터의 입력에 따라 전류의 방향을 조정한다.
출력임피던스와 INL과의 관계는 아래의 수학식 13과 같이 나타나므로, INL 특성을 좋게 하고 유한한 출력저항으로 인한 비선형을 줄이기 위해 캐스코드 트랜지스터 M2를 연결하였다.
Iunit은 LSB 전류원이며, RL은 외부 저항의 크기, N은 전류원의 총 개수, Zimp는 출력 임피던스의 크기이다. M2 트랜지스터가 캐스코드로 연결되면서 출력저항은 gm3ro3ro1에서 gm3gm2ro2ro3ro1으로 증가되었다.
또한, 첨부한 도 9는 하위비트(1,2,4,8 MSB) 스위치 전류원 회로도로써, 상위 전류원의 전류크기는 하위 전류원의 전류크기보다 4배가 크며, 전류원 매트릭스 4개에 동일한 입력신호를 받아, 4개의MSB 전류원이 동시에 켜지므로 총 16LSB의 크기가 된다. 트랜지스터 M1MSB, M2MSB의 소자비를 M1LSB, M2LSB의 소자비에 4배(×개)함으로써 상위 비트 전류원을 구현할 수 있다.
채널 길이를 크게 해 정합 특성을 향상시키기 위해 전류원 트랜지스터는 1LSB 크기의 전류원으로 4개를 묶어 구성한다. M3MSB, M4MSB는 차동쌍으로 구성되어 글리치 억제 회로에서 나오는 신호를 차동으로 입력시켜 전류방향을 제어한다.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 본 발명에 따른 글리치 에너지 억제 회로(Deglitch Circuit)을 사용할 경우 고속 동작시 출력에 글리치 에너지로 인해 주파수 성능이 제한되는 단점을 해결할 수 있다.
또한, 이러한 글리치 에너지를 효과적을 억제함으로써 고속 및 고해상도 D/A변환기 설계가 가능하다.
또한 제안하는 새로운 2차원적 전류셀 스위칭 순서를 이용하면 공정 및 구조상의 문제로 발생하는 경사오류와 계층적오류를 최소화 하여 고선형성을 유지할 수 있다.
또한, 본 발명에 따른 글리치 억제 회로와 새로운 2차원적 전류셀 스위칭 순서를 이용하면 정적 특성인 선형성과 동적 특성인 주파수 특성 모두를 향상 시킬 수 있다

Claims (6)

  1. 입력되는 디지털 2진 데이터를 상위비트와 하위비트로 구분하되 상위비트의 데이터를 입력받아 글리치 에너지를 줄이고 단조 증가성을 높이기 위하여 온도계 코드로 변환되어 64비트 형태로 출력하는 상위비트 온도계 디코더와;
    하위 비트를 입력받아 상기 상위비트 온도계 디코더의 동작시간동안 지연시켜 출력하는 지연소자와;
    상기 상위비트 온도계 디코더의 출력신호를 입력받아 신호를 지연시켜 글리치가 발생하지 않게 신호를 변환하여 출력하는 제 1글리치 에너지 억제 회로와;
    상기 지연소자의 출력신호를 입력받아 신호를 지연시켜 글리치가 발생하지 않게 신호를 변환하여 출력하는 제 2글리치 에너지 억제 회로와;
    상기 제 2글리치 에너지 억제 회로로부터 받은 신호를 전류로 변화하여 출력하여 디지털 값이 아날로그 값으로 변환되어 출력되게 하는 하위비트의 이진 가중 전류원; 및
    상기 제 1글리치 에너지 억제 회로로부터 받은 신호를 전류로 변화하여 출력하여 디지털 값이 아날로그 값으로 변환되어 출력되게 하는 상위비트의 온도계 코드 전류원 메트릭스를 포함하는 것을 특징으로 하는 10비트 D/A 변환기.
  2. 제 1항에 있어서,
    상기 상위비트 온도계 디코더의 출력신호를 입력받아 임의의 구동클럭에 동기시켜 상기 제 1글리치 에너지 억제 회로에 전달하는 제 1래치와;
    상기 제 1래치의 구동클럭에 동기시켜 상기 지연소자의 출력신호를 입력받아 제 2글리치 에너지 억제 회로에 전달하는 제 2래치를 더 포함하는 것을 특징으로 하는 10비트 D/A 변환기.
  3. 제 1항 또는 제 2항 중 어느 한 항에 있어서,
    상기 상위비트 온도계 디코더는 6비트 온도계 디코더를 사용하는 것을 특징으로 하는 10비트 D/A 변환기.
  4. 제 1항에 있어서,
    상기 상위비트의 온도계 코드 전류원 매트릭스는 상기 하위비트의 이진 가중 전류원의 동일한 전류 크기를 가지는 63개의 전류원 매트릭스 4개를 연결하여 구성하는 것을 특징으로 하는 10비트 D/A 변환기.
  5. 제 1항에 있어서,
    상기 하위비트의 이진 가중 전류원은 디코더 없이 입력 이진 비트에 의해 직접 구동되며, 이진 가중 전류원의 구현을 위하여 전류 미러(Current Mirror)를 이용하는 것을 특징으로 하는 10비트 D/A 변환기.
  6. D/A 변환기의 2차원적 전류셀 스위칭 방법에 있어서,
    세로열의 계층구조, 대칭적 시퀀스 배열을 기준으로 하여 고정하는 단계와,
    가로열의 계층 구조, 대칭적 스위칭 순서의 시퀀싱 순서를 모든 경우의 순서대로 변경시키는 단계를 포함하는 것을 특징으로 하는 상기 방법.
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