JP3920557B2

JP3920557B2 - デグリッチ回路

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Publication number: JP3920557B2
Application number: JP2000333100A
Authority: JP
Inventors: 秀雄日下部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-10-31
Filing date: 2000-10-31
Publication date: 2007-05-30
Anticipated expiration: 2020-10-31
Also published as: JP2002141801A

Description

【０００１】
【発明の属する技術分野】
本発明は、デグリッチ回路に関する。
【０００２】
【従来の技術】
電子ビーム描画装置は微細パターンを高速度で描画することを要求されており、パターンは益々微細化されかつ描画速度は益々高速化されている。
【０００３】
このような電子ビーム描画装置は、電子ビームを照射しながらステージ上の試料を連続的に移動させて描画しており、移動する試料を電子ビームにより追従させるステージトラッキング制御によりスループットを向上させている。
【０００４】
ステージトラッキング制御は、試料を載せたステージが連続的に移動する情報をレーザー干渉計により測定し、その測定値を基に電子ビームを照射位置に追従する制御方法である。このステージトラッキング制御は、レーザー干渉計の測定値をＤＡＣ（デジタルアナログコンバータ）によりデジタル信号からアナログ信号に変換し、アンプにより増幅して、電子ビームを偏向し、トラッキング制御を行う。
【０００５】
しかしながらステージトラッキング制御中に、ＤＡＣにおいて入力データの切り替え時にグリッチやデジタルフィードスルーといったアナログ信号には本来無関係な信号が漏れてしまい、これらの信号が電子ビームの照射位置を狂わせる問題があった。
【０００６】
そこで従来は、グリッチやデジタルフィードスルーといった信号を、ローパスフィルタにより取り除いていたが、これらの信号を完全に取り除くためには、時定数の大きなローパスフィルタが必要となり、その結果セトリング時間が長く、ステージトラッキング制御が追従するまでに相当な時間を有し、描画速度を高速化できないという問題があった。
【０００７】
【発明が解決しようとする課題】
上記のように、従来グリッチやデジタルフィードスルーといった信号を完全に取り除くために時定数の大きなローパスフィルタを用いると、描画速度を高速化できないという問題がある。
【０００８】
本発明は、このような問題を解決するためになされたもので、グリッチやデジタルフィードスルーといった本来不必要な信号を完全に取り除き、なおかつ描画速度を高速化しうるデグリッチ回路を提供することを特徴とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、デジタル入力がデジタル入力Ｄ１からデジタル入力Ｄ２に変化する時のデジタル入力差（Ｄ２−Ｄ１）から補正パルスデータ（遅延Ｄ、振幅Ｖｈ、幅Ｗ）を発生する補正パルスデータ発生器と、
前記補正パルスデータと前記デジタル入力Ｄ２とを加算する加算器と、
前記加算器の出力をアナログに変換するＤＡＣと、
前記ＤＡＣの出力の高周波を遮断する時定数Ｔ１の第１のローパスフィルタと、
前記第１のローパスフィルタの出力を増幅するＯＰアンプと、
前記ＯＰアンプの出力を前記ＯＰアンプに帰還する時定数Ｔ２の第２のローパスフィルタとを具備することを特徴とするデグリッチ回路を提供する。
【００１０】
このとき、前記補正パルスデータの振幅Ｖｈが、（Ｄ２−Ｄ１）×Ｔ２／Ｗであることが好ましい。
【００１１】
また、前記第１のローパスフィルタの時定数Ｔ１と前記第２のローパスフィルタの時定数Ｔ２が等しいことが好ましい。
【００１２】
また、前記ＤＡＣがＮビットＤＡＣであり、前記ＯＰアンプがゲインＧ、最大出力がＶｍ、許容誤差ＶｅがＶｍ／２^Ｎ、グリッチの振幅がＶｇ、グリッチの期間がＴｇである時、前記第１のローパスフィルタの時定数Ｔ１がＴｇ×Ｖｇ／Ｖｅ以上であることが好ましい。
【００１３】
また、前記第２のローパスフィルタの時定数Ｔ２、前記補正パルスデータの幅Ｗ及び振幅Ｖｈ、前記ＤＡＣの出力がＶ１からＶ２に変化するステップの振幅Ｖｉ（Ｖｉ＝Ｖ２−Ｖ１）が以下の関係で表わされることが好ましい。
【００１４】
Ｖｈ＝Ｖｉ／（ＥＸＰ（Ｔ２／Ｗ）−１）
（Ｔ２＞＞Ｗ）の時
Ｖｈ＝Ｖｉ×Ｔ２／Ｗ
また、別の補正パルスデータを発生する補正パルスデータ発生手段を設け、デジタル入力と前記補正パルスデータと前記別の補正パルスデータとを加算することが好ましい。
【００１５】
また、補正パルスデータを補正ＤＡＣに供給し、補正ＤＡＣ出力をＯＰアンプにアナログ加算してもよい。
【００１６】
また、第１のローパスフィルタの時定数Ｔと第２のローパスフィルタの時定数Ｔが等しく、さらにオープンループゲインＡ、時定数ＴａであるＯＰアンプで構成した時、入力差Ｖｉと補正パルスデータのパルス幅Ｗと振幅Ｖｈが
Ｖｈ＝Ｖｉ（１／（ＥＸＰ（Ｗ／Ｔ）−１）−１／（ＥＸＰ（Ｗ／（Ｔａ（Ｇ＋１）／Ａ））−１）））
であることが好ましい。
【００１７】
【発明の実施の形態】
以下、本発明の好ましい実施形態について、図面を参照して詳細に説明する。
【００１８】
（実施形態１）
図１は、本発明の実施形態１に係るＤＡＣのデグリッチ回路である。
【００１９】
先ず、レーザー干渉計からデジタル入力Ｄ１が加算器２と補正パルスデータ発生器１へ入力される。このとき加算器２へ入力されたデジタル入力Ｄ１は、先に発生された補正パルスデータと加算され次へ出力される。
【００２０】
補正パルスデータ発生器１に入力されたデジタル入力Ｄ１は、次に入力されるデジタル入力Ｄ２とデジタル入力差（Ｄ２−Ｄ１）を演算し、このデジタル入力差に応じたデジタル信号である補正パルスデータ（遅延Ｄ、振幅Ｖｈ、幅Ｗ）を発生する。そしてこの補正パルスデータが加算器２へ入力され、デジタル入力Ｄ２と加算される。
【００２１】
次に、この加算データをＤＡＣ３に入力しアナログに変換する。アナログ変換されたＤＡＣ３の出力は第１のローパスフィルタ４を通して、ＯＰアンプ６に入力される。第２のローパスフィルタ５はＯＰアンプ６と帰還接続されている。これら第１のローパスフィルタ及び第２のローパスフィルタによりＤＡＣ３の出力に発生しているグリッチ、デジタルフィードスルーを除去する。そして除去されたＯＰアンプ６のアナログ出力が、電子ビームの偏向制御に入力される。
【００２２】
図２に、上記補正パルスデータ発生器１の具体的な構成を示し、補正パルスデータ発生方法について説明する。
【００２３】
先ずデジタル入力Ｄ１の後にデジタル入力Ｄ２が続いて入力されるとき、ラッチ１１は前のデジタル入力Ｄ１を一時記憶し、後から入力されるデジタル入力Ｄ２と同時に減算器１２に入力する。減算器１２はデジタル入力差Ｄｉ＝Ｄ２−Ｄ１を演算し、減算出力Ｄｉ＝Ｄ２−Ｄ１を振幅演算器１３及び遅延及び幅発生器１５に入力する。
【００２４】
振幅演算器１３は減算出力Ｄｉ＝Ｄ２−Ｄ１と第２ローパスフィルタの時定数Ｔ２を乗算（Ｄｉ×Ｔ２）して、これを補正パルスデータの幅Ｗにより除算（Ｄｉ×Ｔ２／Ｗ）する。このデジタル演算出力（Ｄｉ×Ｔ２／Ｗ）をデータ切り替え器１４に出力する。
【００２５】
一方遅延・幅発生器１５ではＥＮＢにより、減算出力Ｄｉ＝Ｄ２−Ｄ１に応じた補正パルスデータの遅延Ｄと幅Ｗを発生させ、データ切り替え器１４に入力する。
【００２６】
そしてデータ切り替え器１４では、遅延Ｄ時間の後、補正パルスデータの幅Ｗの時間、振幅演算器１３の演算出力（Ｄｉ×Ｔ２／Ｗ）を選択することによって、補正パルスデータを発生させる。
【００２７】
図３は、補正パルスデータ発生器１とＤＡＣ３のタイミングチャートであり、これらによってＯＰアンプ６の出力を示す。ここでは図面右から左にデジタル入力Ｄ１、Ｄ２、Ｄ３の順にデータが流れている例を示す。
【００２８】
先ず、図３に示すように、デジタル入力Ｄ１、Ｄ２、Ｄ３とＥＮＢが時系列に入力される時、ラッチ１１では１フレーム遅延してデジタル入力Ｄ１、Ｄ２と記憶される。
【００２９】
減算器１２は、デジタル入力Ｄ２のタイミングでデジタル入力差Ｄ２−Ｄ１を演算し、デジタル入力Ｄ３のタイミングでデジタル入力差Ｄ３−Ｄ２を演算している。振幅演算器１３は、このタイミングで（Ｄ２−Ｄ１）×Ｔ２／Ｗ及び（Ｄ３−Ｄ２）×Ｔ２／Ｗを演算している。
【００３０】
遅延・幅発生器１５はＥＮＢをトリガとし、減算器１２の減算出力（Ｄ２−Ｄ１）から補正パルスデータの幅Ｗと遅延Ｄ（デジタル入力の切り替え時から補正パルスデータの立ち上りまでの時間）を出力している。図３では遅延Ｄではゼロとした。
【００３１】
データ切り替え器１４は遅延・幅発生器１５が「１」の時、振幅演算器１３の出力（Ｄ２−Ｄ１）×Ｔ２／Ｗを選択し、遅延・幅発生器１５が「０」の時はゼロを選択する。もちろんデジタル入力のタイミングがＤ３の場合は出力（Ｄ３−Ｄ２）×Ｔ２／Ｗである。
【００３２】
次に、デジタル入力がＤ２のタイミングで、遅延・幅発生器１５が「１」の期間、図１で示す加算器２ではデジタル入力のＤ２と補正パルスデータ発生器１の出力（Ｄ２−Ｄ１）×Ｔ２／Ｗが加算され、加算器２の出力はＤ２＋（Ｄ２−Ｄ１）×Ｔ２／Ｗを得、遅延・幅発生器１５が「０」の期間、加算器２はＤ２を出力する。もちろんデジタル入力のタイミングがＤ３の場合、出力はＤ３＋（Ｄ３−Ｄ２）×Ｔ２／Ｗである。
【００３３】
こうしてＤＡＣ３は図３に示すタイミングのデータが入力される。そしてデジタル入力がＤ２のタイミングでＤＡＣ３のアナログ出力はＷ時間、（Ｄ２−Ｄ１）×Ｔ２／Ｗに比例した振幅Ａで立ち上りを強調される。デジタル入力がＤ３のタイミングではＤＡＣ３のアナログ出力はＷ時間、（Ｄ３−Ｄ２）×Ｔ２／Ｗに比例した振幅Ｂで立ち上りを強調される。
【００３４】
こうしてＯＰアンプ６の出力は図３に示すようになる。
【００３５】
ここで入力Ｖｉと補正パルスデータＶｈを入力した時のＯＰアンプの出力Ｖｏは下記の式にしたがって変化する。
【００３６】
Ｖｏ＝Ｇ×Ｖｉ−Ｇ×ＥＸＰ（−ｔ／Ｔ２）（Ｖｉ＋Ｖｈ−Ｖｈ×ＥＸＰ（Ｗ／Ｔ２））
補正パルスデータＶｈをＶｈ＝（Ｖｉ／（ＥＸＰ（Ｗ／Ｔ２）−１）になるように予め設定しておけば上式Ｖｏが時間ｔ＝Ｗ以降はＶｏ＝ＧｘＶｉになり、時間ｔで変化する項がなくなる。即ちセトリング時間が補正パルスデータ幅Ｗになる。
【００３７】
ＤＡＣ３の出力をＶｉ（Ｄ１からＤ２に変化）とＶｈ（Ａ）を加算した波形にすれば、時間Ｗ後のＯＰアンプ６の出力は時間ｔにより変化する項がなくなり、セトリング時間は補正パルスデータの幅Ｗのみで決定される。フィルタの時定数Ｔ２を大きくすれはするほどグリッチ、デジタルフィードスルーを除去する効果があるが、補正パルスデータがなければ限りなくセトリング時間は劣化する。しかし、補正パルスデータがある場合、セトリング時間は補正パルスデータ幅Ｗのみで決まる条件（Ｖｈ＝（Ｖｉ／（ＥＸＰ（Ｗ／Ｔ２）−１））があり、この補正パルスデータ幅Ｗを選ぶことによってセトリング時間は短縮される。
【００３８】
（実施形態２）
図４は、図１に示す第１のローパスフィルタ４及び第２のローパスフィルタ５、ＯＰアンプ６の具体的構成を示すものである。
【００３９】
図４に示すように、第１のローパスフィルタ４は、抵抗Ｒ１にキャパシタＣ１が接続され、キャパシタＣ１は接地されている。第１のローパスフィルタ４はＯＰアンプ６に接続されている。第２のローパスフィルタは抵抗Ｒ２とキャパシタＣ２が並列接続され、ＯＰアンプ６に帰還接続している。
【００４０】
そして本実施形態では、第１のローパスフィルタ４と第２のローパスフィルタ５を図４のように構成し、それぞれの時定数をＴ１、Ｔ２とした。
【００４１】
この場合、ゲインＧｇは
Ｇｇ＝−（Ｒ２（１＋ｊωＴ１）／（Ｒ１（１＋ｊωＴ２））
＝−（Ｒ２／Ｒ１）（１＋ω×ω×Ｔ１×Ｔ２＋ｊω(Ｔ１−Ｔ２)）／（1＋(ω×Ｔ２)^２）となる。
【００４２】
Ｒ１、Ｒ２はそれぞれの抵抗の大きさ、Ｔ１、Ｔ２はそれぞれ第１のローパスフィルタ及び第２のローパスフィルタの時定数、ωは角周波数、ｊはｊ^２＝−１の虚数を示す。
【００４３】
このとき、虚数項（ゼロ点）ｊω（Ｔ１−Ｔ２）があるとアンプが不安定になるのでＴ１＝Ｔ２と置き、虚数項をゼロとするとゲインＧｇは
Ｇｇ＝−Ｒ２／Ｒ１
となり、角周波数ωの影響がなくなり、ＯＰアンプ６が安定になる。
【００４４】
本実施形態では、前記第１のローパスフィルタの時定数Ｔ１と前記第２のローパスフィルタの時定数Ｔ２とを等しくすることで、ＯＰアンプ６の出力を安定させることができる。
【００４５】
また、第１のローパスフィルタ４のキャパシタＣ１がない場合、グリッチ（振幅Ｖｇ，期間Ｔｇ）が抵抗Ｒ１を通して、ＯＰアンプ６に入力されると、短い期間（グリッチの期間）、ＯＰアンプ６出力Ｖｏは抵抗Ｒ１とＯＰアンプ６の内部出力抵抗ｒにより分圧され（第２ローパスフィルタ５はキャパシタＣ２のインピーダンスがゼロに近いので省略）、
Ｖｏ＝Ｖｇ×ｒ／（Ｒ１＋ｒ）
となり、ＯＰアンプ６の出力にグリッチが分圧されて発生する。
【００４６】
第１のローパスフィルタ４とＯＰアンプ６の出力抵抗ｒ（第２ローパスフィルタは省略）によるＶｇとＶｏの伝達特性ラプラス変換は
Ｖｏ＝ｒ×Ｖｇ／（ｒ＋Ｒ１）（１＋ｓＣ１×（ｒ×Ｒ１／（ｒ＋Ｒ１）））となり、
逆ラプラス変換は（ＴＴ＝Ｃ１×（ｒ×Ｒ１／（ｒ＋Ｒ１）））
Ｖｏ＝ｒ（１−ＥＸＰ（−ｔ／ＴＴ））×Ｖｇ／（ｒ＋Ｒ１）となる。
【００４７】
このときＴｇ＜＜ＴＴ（ＴＴはｒとＲ１との並列抵抗とＣ１の時定数）ならば
Ｖｏ＝ｒ×Ｔｇ×Ｖｇ／（（ｒ＋Ｒ１）ＴＴ）となり、
ＯＰアンプ６の最大出力Ｖｍで、グリッチ許容誤差ＶｅがＶｍ／２^Ｎの場合、
Ｖｅ≧ｒ×Ｔｇ／（（ｒ＋Ｒ１）ＴＴ）
≧Ｔｇ×Ｖｇ／（Ｃ１×Ｒ１）となる。
【００４８】
そしてグリッチ許容誤差Ｖｅを満たす第１のローパスフィルタ４の時定数Ｔ１は
Ｔ１≧Ｔｇ×Ｖｇ／Ｖｅ
となる。
【００４９】
したがって、本実施形態では、前記ＤＡＣがＮビットＤＡＣであり、前記第１のＯＰアンプがゲインＧ、最大出力Ｖｍ、許容誤差ＶｅがＶｍ／２^Ｎ、グリッチの振幅がＶｇ、グリッチの期間がＴｇである時、前記第１のローパスフィルタの時定数Ｔ１がＴｇ×Ｖｇ／Ｖｅ以上とすることで、グリッチを許容値Ｖｅ以下にするという効果を得られる。
【００５０】
また、ＮビットＤＡＣの量子化誤差（許容誤差）ＶｅはＤＡＣが本来持つ誤差で、これ以下の誤差にすることは意味がない。グリッチはフィルタの時定数が大きいほど、その振幅を抑圧できるが、この時定数が大きくなると補正パルスデータの振幅も大きくする必要があり、ＤＡＣのダイナミックレンジを大きくしなければならない。そこで、フィルタの時定数とグリッチの関係から上記の条件に調整することになる。
【００５１】
また、第２のローパスフィルタ５の時定数Ｔ２、補正パルスデータ発生器１で発生した補正パルスデータの幅Ｗ及び振幅Ｖｈ、ＤＡＣ３の出力がＶ１からＶ２に変化するステップの振幅をＶｉ（Ｖｉ＝Ｖ２−Ｖ１）とすると、デジタル入力Ｄ２と補正パルスデータが加算器２で加算されＤＡＣ３に入力され、その出力が図４の第１のローパスフィルタ４から入力された時、ＯＰアンプの出力Ｖｏは
Ｖｏ＝Ｇ（Ｖｉ＋Ｖｈ）（１−ＥＸＰ（−ｔ／Ｔ２））−Ｇ×Ｖｈ（１−ＥＸＰ（（−ｔ＋Ｗ）／Ｔ２））
Ｖｏ＝Ｇ×Ｖｉ−Ｇ×ＥＸＰ（−ｔ／Ｔ２）（Ｖｉ＋Ｖｈ−Ｖｈ×ＥＸＰ（Ｗ／Ｔ２））
Ｖｏを時間ｔに対して無関係にするために、（Ｖｉ＋Ｖｈ−Ｖｈ×ＥＸＰ（Ｗ／Ｔ２））＝０とすると、
Ｖｈ＝（Ｖｉ／（ＥＸＰ（Ｗ／Ｔ２）−１）
となる。
【００５２】
補正パルスデータの幅Ｗが第２のローパスフィルタ５の時定数Ｔ２より十分小さければ
Ｖｈ＝Ｖｉ×Ｔ２／Ｗ
となる。
【００５３】
したがって、入力電圧Ｖ２と第２のローパスフィルタ５の時定数Ｔ２と補正パルスデータの幅Ｗの比を乗算した電圧Ｖｈ、幅Ｗのパルスを入力電圧Ｖ２に加算した補正を行うことによりセトリング時間がＷとなり短縮される。
【００５４】
入力Ｖｉと補正パルスデータの振幅Ｖｈを入力した時のＯＰアンプの出力Ｖｏは下記の式にしたがって変化する。
【００５５】
Ｖｏ＝Ｇ×Ｖｉ−Ｇ×ＥＸＰ（−ｔ／Ｔ２）（Ｖｉ＋Ｖｈ−Ｖｈ×ＥＸＰ（Ｗ／Ｔ２））
補正パルスデータの振幅ＶｈをＶｈ＝（Ｖｉ／（ＥＸＰ（Ｗ／Ｔ２）−１）になるように予め設定しておけば上式Ｖｏが時間ｔ＝Ｗ以降は
Ｖｏ＝ＧｘＶｉになり、時間ｔで変化する項がなくなる。即ちセトリング時間がＷとなり短縮される。
【００５６】
（実施形態３）
図５は、本発明の実施形態３に係るデグリッチ回路の回路図である。
【００５７】
先ず、レーザー干渉計からデジタル入力Ｄ１がＤＡＣ３と補正パルスデータ発生器１へ入力される。このときＤＡＣ３へ入力されたデジタル入力Ｄ１は、第１のローパスフィルタ４１に入力される。
【００５８】
補正パルスデータ発生器１に入力されたデジタル入力Ｄ１は、次に入力されるデジタル入力Ｄ２とデジタル入力差（Ｄ２−Ｄ１）を演算し、このデジタル入力差に応じた補正パルスデータ（遅延Ｄ、振幅Ｖｈ、幅Ｗ）を発生する。そしてこの補正パルスデータが補正ＤＡＣ３１へ入力され、アナログ変換されて、第１のローパスフィルタ４１に入力される。一方ＤＡＣ３に入力されたデジタル入力Ｄ２はアナログ変換されて第１のローパスフィルタ４１に入力され、補正ＤＡＣ３１の出力と加算される。
【００５９】
次に、この加算データはＯＰアンプ６に入力される。第２のローパスフィルタ５はＯＰアンプ６と帰還接続されている。これら第１のローパスフィルタ４１及び第２のローパスフィルタ５によりＤＡＣ３の出力に発生しているグリッチ、デジタルフィードスルーを除去する。そして除去されたＯＰアンプ６のアナログ出力が、電子ビームの偏向制御に入力される。
【００６０】
（実施形態４）
図６は、本発明の実施形態４に係るデグリッチ回路の回路図である。
【００６１】
本実施形態では、ＯＰアンプ６のスルーレート、補正パルスデータの波形など実際の回路を想定したデグリッチ回路である。このデグリッチ回路では、図１に示したデグリッチ回路の補正パルスデータ発生器１に加えて、第２の補正パルスデータ発生器１０１を並列に接続し、加算器２１でそれぞれの補正パルスデータを加算していることを特徴とする。
【００６２】
先ず、レーザー干渉計からデジタル入力Ｄ１が加算器２と第１の補正パルスデータ発生器１及び第２の補正パルスデータ発生器１０１へ入力される。このとき加算器２へ入力されたデジタル入力Ｄ１は、先に発生された補正パルスデータと加算され次へ出力される。
【００６３】
補正パルスデータ発生器１に入力されたデジタル入力Ｄ１は、次に入力されるデジタル入力Ｄ２とデジタル入力差（Ｄ２−Ｄ１）を演算し、このデジタル入力差に応じた、遅延ゼロ、パルス幅Ｗ、振幅データ（Ｄ２−Ｄ１）Ｔ２／Ｗを発生する。
【００６４】
一方第２の補正パルスデータ発生器１０１は、デジタル入力Ｄ１とＤ２により、遅延Ｗ、パルス幅Ｗ１、データＨ１を発生させる（このデータＨ１はＯＰアンプ６の出力がグリッチ等により生じる誤差を補正するものである）。
【００６５】
次に、第１の補正パルスデータ発生器１及び第２の補正パルスデータ発生器１０１からの出力は加算器２１により加算され、Ｈ１＋（Ｄ２−Ｄ１）Ｔ２／Ｗを演算する。そしてこの演算データは加算器２によりデジタル入力Ｄ２と加算され、Ｄ２＋Ｈ１＋（Ｄ２−Ｄ１）Ｔ２／Ｗを演算する。この演算値はＤＡＣ３に入力されアナログに変換される。
【００６６】
次にアナログ変換されたＤＡＣ３の出力は第１のローパスフィルタ４を通して、ＯＰアンプ６に入力される。第２のローパスフィルタ５はＯＰアンプ６と帰還接続されている。これら第１のローパスフィルタ及び第２のローパスフィルタによりＤＡＣ３の出力に発生しているグリッチ、デジタルフィードスルーを除去する。そして除去されたＯＰアンプ６のアナログ出力が、電子ビームの偏向制御に入力される。
【００６７】
図７は、図６における第２の補正パルスデータ発生器１０１を具体的に示した回路図である。
【００６８】
デジタル入力Ｄ１の後にデジタル入力Ｄ２が入力された時、ラッチ１１１は前のデジタル入力Ｄ１を記憶する。減算器１１２はデジタル入力Ｄ２とデジタル入力Ｄ１のデジタル入力差Ｄｉ＝Ｄ２−Ｄ１を演算し、ＲＡＭ１１３及び遅延・幅発生器１１５に入力する。ＲＡＭ１１３は減算器１１２の出力Ｄｉをアドレスとするメモリで、調整時、各振幅（Ｄｉ）でＯＰアンプ６の出力のセトリングが最適になるような値を書き込みされている。そしてＲＡＭ１１３は、アドレスＤｉ＝Ｄ２−Ｄ１時のＲＡＭ１１３の出力Ｈ１をデータ切り替え器１１４に入力する。
【００６９】
一方デジタル入力差Ｄｉ＝Ｄ２−Ｄ１とＥＮＢが入力された遅延・幅発生器１１５は、デジタル入力差Ｄｉ＝Ｄ２−Ｄ１に応じた補正パルスデータの遅延Ｄ（＝Ｗ１）と幅Ｗ１を発生させ、データ切り替え器１１４に入力する。データ切り替え器１１４は、遅延Ｗ時間の後補正パルスデータ幅Ｗ１時間の間、ＲＡＭ１１３出力Ｈ１を選択し、第２の補正パルスデータ発生器１０１出力となる。
【００７０】
ここで図４においてＯＰアンプ６の特性を考慮して、Ｖｏ／Ｖｉについて、ラプラス変換すると
Ｖｏ／Ｖｉ＝−Ｇ／（１＋（Ｇ＋１）／Ａ＋ｓ（Ｔ＋（Ｔ＋Ｔａ）（Ｇ＋１）／Ａ）＋ｓ×ｓ×Ｔａ（Ｇ＋１）Ｔ／Ａ）
Ｇ＝Ｒ２／Ｒ１、Ａ：ＯＰアンプのオープンループゲイン、Ｔａ：ＯＰアンプの時定数、Ｔ：第１、第２ローパスフィルタに時定数（Ｔ＝Ｃ１×Ｒ１＝Ｃ２×Ｒ２）
Ａ＞＞１であるから、
Ｖｏ／Ｖｉ＝−Ｇ／（１＋ｓ（Ｔ＋Ｔａ（Ｇ＋１）／Ａ）＋ｓ×ｓ×Ｔａ（Ｇ＋１）Ｔ／Ａ）
逆ラプラス変換すると
Ｖｏ／Ｖｉ＝−Ｇ（Ａ×Ｔ／（Ａ×Ｔ−Ｔａ（Ｇ＋１））×（１−ＥＸＰ（−ｔ／Ｔ））−Ｔａ（Ｇ＋１）／（Ａ×Ｔ−Ｔａ（Ｇ＋１））×（１−ＥＸＰ（−ｔ×Ａ／（Ｔａ（Ｇ＋１）））））
時定数Ｔ、時定数Ｔａ（Ｇ＋１）／Ａに対応する補正パルスデータの振幅Ｖｈ１、Ｖｈ２は
Ｖｈ１＝Ｖｉ／（ＥＸＰ（Ｗ／Ｔ）−１）
Ｖｈ２＝−Ｖｉ／（ＥＸＰ（Ｗ／（Ｔａ（Ｇ＋１）／Ａ））−１）
Ｖｈ１とＶｈ２を合成した補正パルスデータの振幅Ｖｈは
Ｖｈ＝Ｖｈ１＋Ｖｈ２
＝Ｖｉ（１／（ＥＸＰ（Ｗ／Ｔ）−１）−１／（ＥＸＰ（Ｗ／（Ｔａ（Ｇ＋１）／Ａ））−１））
ここで１＞＞Ｗ／Ｔ、Ｗ／（Ｔａ（Ｇ＋１）／Ａ）と仮定すれば
Ｖｈ＝Ｖｉ×Ｔ／Ｗ−Ｖ１×Ｔａ（Ｇ＋１）／（Ｗ×Ａ）
となる。
【００７１】
市販されている一般的なＯＰアンプ（Ａ＝５×１０^５、Ｔａ＝５．６８ｍＳ）を使い、Ｇ＝２、第１、２のローパスフィルタの時定数Ｔ＝４ｕＳとした場合
ラプラス変換
Ｖｏ／Ｖｉ＝−Ｇ／（１＋ｓ（Ｔ＋Ｔａ（Ｇ＋１）／Ａ）＋ｓ×ｓ×Ｔａ（Ｇ＋１）Ｔ／Ａ）
のＧ＝２、Ａ＝５×１０^５、Ｔ＝４ｕＳ、Ｔａ＝５．６８ｍＳを代入すると
Ｖｏ／Ｖｉ＝−２／（１＋４．０３４ｕ×ｓ＋０．８５７ｐ×ｓ×ｓ）
逆ラプラス変換
Ｖｏ／Ｖｉ＝−２（１．０７６９（１−ＥＸＰ（−ｔ／４ｕ））−０．０７６９（１−ＥＸＰ（−ｔ／３４ｎ）））
となる。
【００７２】
たとえば、ＤＡＣ３に１ＬＳＢステップの階段波が入力され、その差Ｖｉを７６ｕＶとし、この時のＶ２セトリング時間を最適にするためにパルス幅Ｗ＝５０ｎＳの補正パルスデータの振幅Ｖｈは
Ｖｈ１＝Ｖｉ／（ＥＸＰ（Ｗ／Ｔ）−１）
Ｖｈ２＝−Ｖｉ／（ＥＸＰ（Ｗ／（Ｔａ（Ｇ＋１）／Ａ））−１）
したがって
Ｖｈ１＝６．０４２ｍＶ
Ｖｈ２＝−２３ｕＶ
Ｖｈ＝Ｖｈ１＋Ｖｈ２＝６．０１９ｍＶ
補正パルスデータの振幅を５．７５３ｍＶ、パルス幅５０ｎＳにすることにより、Ｖｏのセトリング時間を最適にすることができる。
【００７３】
図８は、市販されている一般的なＯＰアンプ（Ａ＝５×１０^５、Ｔａ＝５．６８ｍＳ）を使い、Ｇ＝２、第１、２のローパスフィルタの時定数Ｔ＝４ｕＳとした場合のシミュレーションである。パルス幅５０ｎＳ、振幅５．７５３ｍＶの補正パルスデータと入力７６ｕＶを入力した場合のＯＰアンプ６出力のシミュレーション波形を示す。補正パルスデータの効果がわかる。
【００７４】
理想値は分解能０．１５３ｍＶ（出力±５Ｖで、１６ビットＤＡＣ相当）の階段波である。上記ＯＰアンプとフィルタを組み合わせた場合（補正パルスなし）のＯＰアンプ出力波形は図８の「補正パルスなし」であるが、補正パルスデータを入力と加算することによりＯＰアンプ出力波形は図９の「補正パルスあり」の波形になり、理想波形に近くなる。
【００７５】
以上説明したように、本発明では、ＤＡＣの入力データ切り替え時に発生するグリッチ、デジタルフィードスルーをアンプの周波数帯域を狭くして、取り除き、入力データの立ち上り下がりに同期したパルス幅Ｗ、振幅＝Ｖｉ／（ＥＸＰ（Ｗ／Ｔ）−１）の補正パルスデータを入力することにより、セトリング時間が補正パルスデータ幅Ｗと短縮され、かつグリッチのない高速デグリッチを実現できる。
【００７６】
また、本発明では、電子ビーム描画装置で、電子ビーム照射時にトラッキングのＤＡＣ入力データが変化してもグリッチ、フィードスルーの影響をうけることなく、高精度な描画が可能となる。
【００７７】
【発明の効果】
本発明は、グリッチやデジタルフィードスルーといった本来不必要な信号を完全に取り除き、なおかつ描画速度を高速化しうるデグリッチ回路を提供できる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係るデグリッチ回路の回路図。
【図２】本発明の実施形態１に係るデグリッチ回路の補正パルスデータ発生器１に係る回路図。
【図３】本発明の実施形態１に係るデグリッチ回路の補正パルスデータ発生器１とＤＡＣ３のタイミングチャート。
【図４】本発明の実施形態２に係るデグリッチ回路の第１のローパスフィルタ４、ＯＰアンプ６、第２のローパスフィルタ５の回路図。
【図５】本発明の実施形態３に係るデグリッチ回路の回路図。
【図６】本発明の実施形態４に係るデグリッチ回路の回路図。
【図７】本発明の実施形態４に係るデグリッチ回路における第２の補正パルスデータ発生器１０１の回路図。
【図８】本発明に係るデグリッチ回路の出力を示すシミュレーション図。
【符号の説明】
１・・・第１の補正パルスデータ発生器
２・・・加算器
３・・・ＤＡＣ
４・・・第１のローパスフィルタ
５・・・第２のローパスフィルタ
６・・・ＯＰアンプ
１１・・・ラッチ
１２・・・減算器
１３・・・振幅演算器
１４・・・データ切り替え器
１５・・・遅延・幅発生器

Claims

デジタル入力がデジタル入力Ｄ１からデジタル入力Ｄ２に変化する時のデジタル入力差（Ｄ２−Ｄ１）から補正パルスデータ（遅延Ｄ、振幅Ｖｈ、幅Ｗ）を発生する補正パルスデータ発生器と、
前記補正パルスデータと前記デジタル入力Ｄ２とを加算する加算器と、
前記加算器の出力をアナログに変換するＤＡＣと、
前記ＤＡＣの出力の高周波を遮断する時定数Ｔ１の第１のローパスフィルタと、
前記第１のローパスフィルタの出力を増幅するＯＰアンプと、
前記ＯＰアンプの出力を前記ＯＰアンプに帰還する時定数Ｔ２の第２のローパスフィルタとを具備することを特徴とするデグリッチ回路。
前記補正パルスデータの振幅Ｖｈが、（Ｄ２−Ｄ１）×Ｔ２／Ｗであることを特徴とする請求項１記載のデグリッチ回路。
前記第１のローパスフィルタの時定数Ｔ１と前記第２のローパスフィルタの時定数Ｔ２が等しいことを特徴とする請求項１記載のデグリッチ回路。
前記ＤＡＣがＮビットＤＡＣであり、前記ＯＰアンプがゲインＧ、最大出力がＶｍ、許容誤差ＶｅがＶｍ／２^Ｎ、グリッチの振幅がＶｇ、グリッチの期間がＴｇである時、前記第１のローパスフィルタの時定数Ｔ１がＴｇ×Ｖｇ／Ｖｅ以上であることを特徴とする請求項１記載のデグリッチ回路。
前記第２のローパスフィルタの時定数Ｔ２、前記補正パルスデータの幅Ｗ及び振幅Ｖｈ、前記ＤＡＣの出力がＶ１からＶ２に変化するステップの振幅Ｖｉ（Ｖｉ＝Ｖ２−Ｖ１）が以下の関係で表わされることを特徴とする請求項１記載のデグリッチ回路。
Ｖｈ＝Ｖｉ／（ＥＸＰ（Ｔ２／Ｗ）−１）
（Ｔ２＞＞Ｗ）の時
Ｖｈ＝Ｖｉ×Ｔ２／Ｗ