JP4971464B2 - 高速、高分解能デジタル−アナログ変換器 - Google Patents
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Claims (34)
- 複数桁のデジタルワードをアナログ値に変換する方法であって、
最下位桁から最上位桁に並べられた前記デジタルワードの各桁を表すパルスを、シリアルに、減衰応答を有する減衰回路に入力するステップと、
プログラマブル周波数シンセサイザを用いて、各パルスの周期が所定の減衰量と関連するように、前記減衰応答を基準に前記パルスのタイミングを制御するステップと、
前記デジタルワードに対応するアナログ値を生成するために、前記最上位桁を表すパルスを入力した後、サンプル時刻に前記減衰回路の出力をサンプリングするステップと、
を有することを特徴とする方法。 - 前記減衰応答は指数関数的減衰応答を含むことを特徴とする請求項1に記載の方法。
- 前記減衰回路は、時定数に基づく指数関数的減衰応答を有する抵抗−キャパシタ(RC)回路を含むことを特徴とする請求項1に記載の方法。
- 前記減衰回路は、時定数に基づく指数関数的減衰応答を有する抵抗−インダクタ(RL)回路を含むことを特徴とする請求項1に記載の方法。
- 前記減衰回路の出力をサンプリングするステップは、前記アナログ値のスプリアス信号を減衰させるために、パルスを入力する開始時刻に相対的に前記サンプル時刻を変動させるステップを含むことを特徴とする請求項1に記載の方法。
- 前記アナログ値のスプリアス信号を減衰させるために、前記サンプル時刻に相対的にパルスを入力する開始時刻を変動させるステップを更に有することを特徴とする請求項1に記載の方法。
- 前記アナログ値のスプリアス信号を減衰させるために、前記周波数応答の1以上の二次極の1次係数に基づいて、前記減衰回路に関連づけられた周波数応答における零点を形成するステップを更に有することを特徴とする請求項1に記載の方法。
- 前記デジタルワードは絶対値及び指数を含むことを特徴とする請求項1に記載の方法。
- 前記デジタルワードは、浮動小数点形式及び対数形式のうちのいずれか一方で表されるデジタルワードを含むことを特徴とする請求項8に記載の方法。
- 前記減衰回路の出力をサンプリングするステップは、前記指数の関数に従い、前記パルスを入力する開始時刻に相対的に前記サンプル時刻を変動させるステップを含むことを特徴とする請求項8に記載の方法。
- 前記指数の関数に従い、前記サンプル時刻に相対的に前記パルスを入力する開始時刻を変動させるステップを更に有することを特徴とする請求項8に記載の方法。
- 前記デジタルワードは2進ワードを含み、
前記パルスのタイミングを制御するステップは、各パルスの周期が公称減衰量の1/2の量に対応するように前記タイミングを制御するステップを含む
ことを特徴とする請求項1に記載の方法。 - 前記デジタルワードは3進ワードを含み、
前記パルスのタイミングを制御するステップは、各パルスの周期が公称減衰量の1/3の量に関連するように前記タイミングを制御するステップを含む
ことを特徴とする請求項1に記載の方法。 - 前記デジタルワードは固定小数点形式の複数の桁を含むことを特徴とする請求項1に記載の方法。
- 前記減衰回路の温度を測定するステップと、
前記測定された温度に基づいて前記パルスのタイミングを調整するステップと、
を更に有することを特徴とする請求項1に記載の方法。 - 前記パルスのタイミングを制御するステップは、各パルスの周期が前記所定の減衰量と関連するように各パルスの周期を較正するステップを含むことを特徴とする請求項1に記載の方法。
- 前記デジタル・アナログ変換器の内部タイミングを少なくとも1以上の外部タイミング信号と同期させるステップを更に有することを特徴とする請求項1に記載の方法。
- 複数桁のデジタルワードをアナログ値に変換するためのデジタル−アナログ変換器であって、
最下位桁から最上位桁に並べられた前記デジタルワードの各桁を表すパルスをシリアルに出力するパルス発生器と、
減衰応答を有し、前記パルス発生器によって出力された前記パルスを受信する減衰回路と、
前記アナログ値を生成するために、前記減衰回路が前記最上位桁を表すパルスを受信した後、サンプル時刻に前記減衰回路の出力のサンプリングを行うサンプリング回路と、
プログラマブル周波数シンセサイザを用いて、前記パルス発生器によって出力されたパルスのタイミングを制御するコントローラであって、各パルスの周期が所定の減衰量と関連するように、前記減衰応答に基づいて、各パルスの周期を制御するコントローラと、
を有することを特徴とするデジタル−アナログ変換器。 - 前記減衰応答は指数関数的減衰応答を含むことを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 前記減衰回路は、時定数に基づく指数関数的減衰応答を有する抵抗−キャパシタ(RC)回路を含むことを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 前記減衰回路は、時定数に基づく指数関数的減衰応答を有する抵抗−インダクタ(RL)回路を含むことを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 前記サンプル回路は、前記アナログ値のスプリアス信号を減衰させるために、前記パルス発生器の開始時刻に相対的に前記サンプル時刻を変動させることを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 前記コントローラは更に、前記アナログ値のスプリアス信号を減衰させるために、前記サンプル時刻に相対的に前記パルス発生器の開始時刻を変動させることを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 前記デジタルワードは絶対値及び指数を含むことを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 前記デジタルワードは、浮動小数点形式及び対数形式のうちのいずれか一方で表されるデジタルワードを含むことを特徴とする請求項24に記載のデジタル−アナログ変換器。
- 前記サンプル回路は、前記指数の関数に従い、前記パルス発生器の開始時刻に相対的に前記サンプル時刻を変動させることを特徴とする請求項24に記載のデジタル−アナログ変換器。
- 前記コントローラは更に、前記指数の関数に従い、前記サンプル時刻に相対的に前記パルス発生器の開始時刻を変動させることを特徴とする請求項24に記載のデジタル−アナログ変換器。
- 前記デジタルワードは2進ワードを含み、
前記コントローラは、各パルスの周期が公称減衰量の1/2の量に対応するように前記パルスのタイミングを制御する
ことを特徴とする請求項18に記載のデジタル−アナログ変換器。 - 前記デジタルワードは3進ワードを含み、
前記コントローラは、各パルスの周期が公称減衰量の3分の1の量に関連するように前記パルスのタイミングを制御する
ことを特徴とする請求項18に記載のデジタル−アナログ変換器。 - 前記デジタルワードは固定小数点形式の複数の桁を含むことを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 前記コントローラは更に、
前記減衰回路の温度を測定し、
前記測定された温度に基づいて前記パルスのタイミングを調整する
ことを特徴とする請求項18に記載のデジタル−アナログ変換器。 - 前記コントローラは更に、各パルスの周期が前記所定の減衰量と関連するように各パルスの周期を較正することを特徴とする請求項18に記載のデジタル−アナログ変換器。
- 外部開始信号を前記パルス発生器用の内部開始信号と同期させるためのラッチと、
前記サンプル時刻を外部サンプル時刻と同期させるためのスイッチと、
を更に有することを特徴とする請求項18に記載のデジタル−アナログ変換器。 - 前記デジタル−アナログ変換器は、ユニポーラ・デジタル−アナログ変換器とバイポーラ・デジタル−アナログ変換器とのうちの少なくともいずれか一方を含むことを特徴とする請求項18に記載のデジタル−アナログ変換器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/612,551 | 2006-12-19 | ||
US11/612,551 US7456772B2 (en) | 2006-12-19 | 2006-12-19 | Fast, high resolution digital-to-analog converter |
PCT/EP2007/062877 WO2008074599A2 (en) | 2006-12-19 | 2007-11-27 | Fast, high resolution digital-to-analog converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010514296A JP2010514296A (ja) | 2010-04-30 |
JP4971464B2 true JP4971464B2 (ja) | 2012-07-11 |
Family
ID=39402596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009541943A Expired - Fee Related JP4971464B2 (ja) | 2006-12-19 | 2007-11-27 | 高速、高分解能デジタル−アナログ変換器 |
Country Status (8)
Country | Link |
---|---|
US (1) | US7456772B2 (ja) |
EP (1) | EP2127086A2 (ja) |
JP (1) | JP4971464B2 (ja) |
CN (1) | CN101563847B (ja) |
BR (1) | BRPI0720837A2 (ja) |
HK (1) | HK1136907A1 (ja) |
TW (1) | TW200843363A (ja) |
WO (1) | WO2008074599A2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7986255B2 (en) * | 2009-11-24 | 2011-07-26 | Nxp B.V. | High resolution overlapping bit segmented DAC |
TWI458349B (zh) * | 2010-07-26 | 2014-10-21 | Sony Corp | 固態成像裝置及攝影系統 |
TWI420824B (zh) * | 2011-02-25 | 2013-12-21 | Univ Nat Chiao Tung | 類比數位轉換裝置 |
US8599055B1 (en) * | 2012-07-24 | 2013-12-03 | Kathrein-Werke Kg | Digital-to-analog converter |
US9802718B2 (en) | 2015-10-01 | 2017-10-31 | Hamilton Sundstrand Corporation | Duty cycle-based bit interface system |
FR3066061B1 (fr) * | 2017-05-03 | 2019-06-21 | Stmicroelectronics (Rousset) Sas | Convertisseur numerique-analogique |
KR20210007976A (ko) | 2018-05-10 | 2021-01-20 | 에이이에스 글로벌 홀딩스 피티이 리미티드 | 가변적이고 불확실한 프랙셔널 비트 기여도들의 존재 시의 정밀한 디지털 투 아날로그 변환 |
TWI746978B (zh) * | 2019-05-13 | 2021-11-21 | 美商先驅能源工業公司 | 在可變和不確定的小數位元貢獻的存在下的精確數位至類比轉換 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3646545A (en) * | 1970-06-04 | 1972-02-29 | Singer Co | Ladderless digital-to-analog converter |
DE2315987C3 (de) | 1973-03-30 | 1978-07-13 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Digital-Analog-Umsetzer, insbesondere für einen nach dem Iteratiwerfahren arbeitenden Codierer |
JPS5116856A (ja) * | 1974-07-31 | 1976-02-10 | Fuji Electric Co Ltd | Deijitaruuanaroguhenkanki |
JPS63179624A (ja) * | 1987-01-21 | 1988-07-23 | Hitachi Ltd | D/a変換器 |
JPS63245129A (ja) * | 1987-03-31 | 1988-10-12 | Mori Ryoichi | デジタルアナログ変換器 |
US4940978A (en) * | 1988-05-23 | 1990-07-10 | Zenith Electronics Corporation | Stepwise adjusted digital to analog converter having self correction |
US5805909A (en) * | 1995-08-03 | 1998-09-08 | Texas Instruments Incorporated | Microprocessors or microcontroller utilizing FLL clock having a reduced power state |
JP3394159B2 (ja) * | 1997-06-27 | 2003-04-07 | 株式会社リコー | シリアルda変換器用インタフェース回路 |
GB2330749B (en) * | 1997-10-24 | 2002-08-21 | Sony Uk Ltd | Audio signal processor |
US6621439B1 (en) * | 2001-04-30 | 2003-09-16 | Engim, Inc. | Method for implementing a segmented current-mode digital/analog converter with matched segment time constants |
US6664909B1 (en) * | 2001-08-13 | 2003-12-16 | Impinj, Inc. | Method and apparatus for trimming high-resolution digital-to-analog converter |
CN1585276A (zh) * | 2003-08-21 | 2005-02-23 | 珠海炬力集成电路设计有限公司 | 多采样率高精度模拟数字转换器(adc)的架构和实现方法 |
CN100401638C (zh) * | 2003-09-29 | 2008-07-09 | 苏州顺芯半导体有限公司 | 数模转换器中的数字软开关及其控制数模转换的方法 |
US6897797B2 (en) * | 2003-09-29 | 2005-05-24 | Utstarcom, Inc. | Digital to analog converter with integral intersymbol interference cancellation |
-
2006
- 2006-12-19 US US11/612,551 patent/US7456772B2/en not_active Expired - Fee Related
-
2007
- 2007-11-27 CN CN2007800471313A patent/CN101563847B/zh not_active Expired - Fee Related
- 2007-11-27 BR BRPI0720837-5A patent/BRPI0720837A2/pt not_active IP Right Cessation
- 2007-11-27 EP EP07847404A patent/EP2127086A2/en not_active Withdrawn
- 2007-11-27 JP JP2009541943A patent/JP4971464B2/ja not_active Expired - Fee Related
- 2007-11-27 WO PCT/EP2007/062877 patent/WO2008074599A2/en active Application Filing
- 2007-12-07 TW TW096146891A patent/TW200843363A/zh unknown
-
2010
- 2010-04-08 HK HK10103475.6A patent/HK1136907A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
BRPI0720837A2 (pt) | 2014-03-04 |
WO2008074599A2 (en) | 2008-06-26 |
CN101563847A (zh) | 2009-10-21 |
TW200843363A (en) | 2008-11-01 |
JP2010514296A (ja) | 2010-04-30 |
US20080143564A1 (en) | 2008-06-19 |
WO2008074599A3 (en) | 2008-11-06 |
HK1136907A1 (en) | 2010-07-09 |
CN101563847B (zh) | 2012-09-19 |
EP2127086A2 (en) | 2009-12-02 |
US7456772B2 (en) | 2008-11-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101117 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120321 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120326 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120405 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150413 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |