JP2994497B2 - Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム - Google Patents

Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム

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JP2994497B2
JP2994497B2 JP3205742A JP20574291A JP2994497B2 JP 2994497 B2 JP2994497 B2 JP 2994497B2 JP 3205742 A JP3205742 A JP 3205742A JP 20574291 A JP20574291 A JP 20574291A JP 2994497 B2 JP2994497 B2 JP 2994497B2
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/38—Calibration
    • H03M3/382—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M3/384—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、Ｄ／ＡコンバータのＤ
Ｃオフセットキャリブレーション方法とＤ／Ａコンバー
タのＤＣオフセットキャリブレーションシステムに関す
るものである。
【０００２】
【従来の技術】ディジタルオーディオとテレコミュニケ
ーションの分野において、高精度，高分解能のディジタ
ルアナログ変換技術は、アナログ回路技術の主要技術の
１つになっている。従来、高分解能ＤＡＣにはトリミン
グを行う重付け回路網法や多重積分法が利用されてい
る。重付け回路網ではレーザーで重付け回路をトリミン
グしたり、また、ダイナミックエレメントマッチングあ
るいは読み出し専用メモリ（ＲＯＭ）を利用した方法が
必要である。これは、重付け回路網のデバイスマッチン
グ許容誤差が変換精度に大きく依存するためである。典
型的には、トリミングなしの重付け回路網では１４ビッ
トの変換精度しか得ることができないのに対し、トリミ
ングすると１５ビット以上の変換精度を得ることができ
る。一方、多重積分型の回路においては、積分器，サン
プルホールド回路、および電流源が必要で、それらは比
較的高い精度を持つ高速度の素子でなければならない。
この技術を使った高分解能のＤＡＣは、典型的にはバイ
ポーラ技術を用いたトランジスタのベースインピーダン
スを通して、サンプリング時に充電され、サンプルコン
デンサに蓄えられた電荷がリークするため、実現が困難
である。
【０００３】また、オーバーサンプリング変換法を利用
したＤＡＣ技術が新しく注目されるようになった。この
技術はディジタルフィルタを用いた公知のオーバーサン
プリングノイズシェーピング法とともに、デルタシグマ
変調器を使用している。典型的には、補間フィルタがサ
ンプリングレートを増加させるために用いられ、フィル
タは全ての繰り返し成分とＦｓ／２以上にある量子化ノ
イズを取り除く。Ｆｓは入力のサンプリング周波数であ
る。補間フィルタの出力はオーバーサンプリングされた
出力を生成するため、サンプルホールド回路を通して処
理される。補間フィルタがサンプリングレートを８倍に
し、サンプルホールド回路でさらに８倍にした場合、全
体で６４倍のオーバーサンプリングになる。デルタシグ
マ変調器は補間フィルタとサンプルホールド回路を通っ
た出力を受け、このオーバーサンプリングされた信号を
１ビットデータストリームに変換する。この１ビット出
力は２つのアナログレベルだけしかないＤＡＣを制御す
る。従って、本質的に線形である。この信号はそのあと
アナログローパスフィルタに入力される。
【０００４】
【発明が解決しようとする課題】オーバーサンプリング
ノイズシェイピング法を高分解能ＤＡＣとともに用いた
場合、２つの問題が認識されている。それはＤＣオフセ
ットと位相の線形性である。ＤＡＣのディジタル部は補
間フィルタ，サンプルホールド回路、およびデルタシグ
マ変換器を備えており、位相が実質的に線形になるよう
に設計することができ、ＤＣオフセットを与えることも
できる。しかしながら、ＤＡＣシステムのアナログ部が
実現されると、すなわち、アナログローパスフィルタが
実現されると、付加的なＤＣオフセットがシステムに現
れ、さらに位相特性の非線形性が現れる。アナログ部の
ＤＣオフセットと位相応答の非線形性を除去することは
非常に困難である。ディジタルオーディオのようなアプ
リケーションでは、このＤＣオフセットと位相特性の非
線形性は可聴であり、オーディオの高品質を悪化させ
る。以上の点に鑑み、ＤＡＣシステムにおいて、組み合
わせられたディジタルとアナログ部に対してＤＣオフセ
ットをキャリブレーションする方法を提供し、システム
全体に対して位相の線形性をもつＤＡＣシステムを提供
することが望ましい。
【０００５】
【課題を解決するための手段】本発明では、ＤＣオフセ
ットキャリブレーションシステムは、デジタル入力信号
を受け、デジタル入力信号の値に応じたアナログレベル
を有するアナログ出力信号を出力するＤ／Ａコンバータ
を含む。オフセット回路はあるデジタル入力値に対する
アナログレベルをオフセット値だけオフセットするもの
である。キャリブレーション回路はキャリブレーション
信号の発生に応答してオフセット値を決定するものであ
る。オフセット信号は、デジタル入力端子の予め定めた
デジタル入力値により予め定めたアナログ出力値が出力
されるように、キャリブレーション回路により設定され
ている。
【０００６】本発明の実施態様では、キャリブレーショ
ン回路はデジタル入力端子の予め定めたデジタル値入力
を有するアナログ出力信号をサンプリングしてオフセッ
ト値を決定し、アナログ出力信号が予め定めたアナログ
出力値を実質的に等しくなるまで、オフセット値を変化
させている。オフセット値はデジタル値で、オフセット
レジスタに格納されている。加算点はＤ／Ａコンバータ
の入力端子に設けてあり、デジタル入力信号とオフセッ
トレジスタの出力を受けるようになっている。
【０００７】本発明の他の実施態様では、キャリブレー
ション回路はＤ／Ａコンバータの入力を実質的にゼロデ
ジタル入力値にするものである。Ｄ／Ａコンバータの出
力はサンプリングされ、オフセットレジスタのオフセッ
ト値はアナログ出力値が実質的にゼロになるまで変化さ
れている。イネーブルおよびデイスエーブル状態にでき
るアンプは、Ｄ／Ａコンバータのアナログ出力をアナロ
グ出力パッドから分離するものである。スイッチはキャ
リブレーション中、アナログ出力パッドを予め定めた電
圧にするものである。
【０００８】本発明のさらに他の実施態様では、補間フ
ィルタはＤ／Ａコンバータのサンプリング周波数を増加
し、補間されたデジタル値を、デルタシグマ変調器に出
力するものである。デルタシグマ変調器からの１ビット
デジタルストリームは１ビットＤＡＣに入力されてい
る。アナログローパスフィルタは１ビットＤＡＣをフィ
ルタリングし、アナログ値を出力するものである。
【０００９】本発明は、デジタル入力端子にデジタル入
力信号を受け、該デジタル入力信号のデジタル値に相当
するアナログ出力レベルを有するアナログ出力信号を出
力するＤ／Ａコンバータと、前記デジタル入力端子のデ
ジタル入力値に対してオフセット値だけ前記アナログ出
力レベルを変化させるオフセット回路と、キャリブレー
ション信号の発生に応答して、前記デジタル入力端子に
予め定めたデジタル入力値により予め定められたアナロ
グ出力値が出力されるように前記オフセット値を決定
し、設定するキャリブレーション回路とを備えたことを
特徴とする。
【００１０】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーションシステムにおいて、キャリブレーション回
路はキャリブレーション信号の発生に応じてオフセット
値を決定することを特徴とする。
【００１１】オフセット回路は、Ｄ／Ａコンバータの入
力端子に配置され、デジタル入力信号が印加されるデジ
タル加算点と、オフセット値をデジタル値として格納
し、その出力を前記加算点の第２入力端子に入力するオ
フセットレジスタとを備えたことを特徴とする。
【００１２】キャリブレーション回路は、デジタル入力
信号を予め定めたキャリブレーションデジタル入力信号
にする手段と、前記予め定めたキャリブリレーションデ
ジタル入力信号が前記Ｄ／Ａコンバータに入力される
と、Ｄ／Ａコンバータのアナログ信号のレベルをサンプ
リングするサンプリング回路と、前記予め定めたキャリ
ブレーションデジタル入力信号が前記Ｄ／Ａコンバータ
に入力されると、前記アナログ出力信号のレベルが予め
定めたキャリブレーションアナログ出力信号に等しくな
るまで、前記オフセットレジスタのオフセット値を変化
させるレジスタ制御回路とを備えたことを特徴とする。
【００１３】キャリブレーション回路において、予め定
めたキャリブレーションデジタル入力信号は実質的にゼ
ロであり、予め定めたキャリブレーションアナログ出力
信号は実質的にゼロであることを特徴とする。
【００１４】キャリブレーション回路において、Ｄ／Ａ
コンバータからのアナログ出力信号を受けるアナログ出
力端子と、キャリブレーション信号の発生に応じてアナ
ログ出力をアナログ出力端子から分離するディスエーブ
ル回路と、ディスエーブル回路によりアナログ出力端子
がＤ／Ａコンバータから分離されると、予め定めた電圧
をアナログ出力端子に印加する電圧制御回路とを備えた
ことを特徴とする。
【００１５】Ｄ／Ａコンバータは、各デジタル入力信号
のサンプリング周波数を増加させる補間フィルタと、補
間フィルタからの出力を受けるサンプルホールド回路
と、サンプルホールド回路の出力をｎビットデジタルス
トリームに変換するｎビット量子化回路と、ｎビット量
子化回路の出力をアナログ信号に変換するｎビットＤ／
Ａコンバータと、ｎビットＤ／Ａコンバータの出力をフ
ィルタリングして、その帯域外にある高周波情報を実質
的に取り除くローパスアナログフィルタとを備えたこと
を特徴とする。
【００１６】Ｄ／Ａコンバータにおいて、オフセット回
路は、サンプルホールド回路と量子化回路の間に配置し
たデジタル加算点と、オフセット値をデジタル値として
格納し、オフセット値とサンプルホールド回路からの出
力デジタル信号を加算するための加算点の第２入力端子
にその出力を入力するオフセットレジスタとを備えたこ
とを特徴とする。
【００１７】Ｄ／Ａコンバータにおいて、ｎビット量子
化回路はデルタシグマ変調器を備えたことを特徴とす
る。
【００１８】Ｄ／ＡコンバータはデルタシグマＤ／Ａコ
ンバータを備えたことを特徴とする。
【００１９】本発明は、デジタル信号を入力するための
デジタル入力端子と、前記デジタル信号を入力し、入力
されたデジタル信号のサンプリング周波数を増加する補
間部と、該補間部から出力信号をデジタルストリームに
変換する量子化器と、前記デジタルストリームをアナロ
グ信号に変換するＤ／Ａコンバータと、該Ｄ／Ａコンバ
ータにより変換されたアナログ信号をフィルタリングす
るアナログローパスフィルタを含み、アナログ出力信号
をアナログ出力ノードに出力するアナログ部と、デジタ
ルオフセット値を格納するオフセットレジスタと、該オ
フセットレジスタに格納されたオフセット値と前記デジ
タル入力信号を該デジタル入力信号を前記量子化器に入
力する前に加算する加算点と、キャリブレーション信号
の発生に応じて前記オフセット値を決定し、前記オフセ
ット値は、予め定めたデジタル入力値が前記加算点によ
り加算されると、前記予め定めたデジタル入力値により
予め定めたアナログ出力値を有する出力となるように、
前記キャリブレーション回路によりセットされるキャリ
ブレーション回路とを備えたことを特徴とする。
【００２０】加算点は補間部と量子化器の間に配置した
ことを特徴とする。
【００２１】量子化器はデルタシグマ変調器を備え、１
ビットデジタルストリームを出力することを特徴とす
る。
【００２２】補間部は、有限インパルスレスポンス関数
に対して予め定めた係数に応じて、動作する有限インパ
ルスレスポンス関数を用いた補間フィルタと、該補間フ
ィルタの出力をサンプリングし、サンプリング周波数を
増加するサンプルホールド回路とを備えたことを特徴と
する。
【００２３】アナログフィルタ部は、Ｄ／Ａコンバータ
の出力が入力されるスイッチトキャパシタローパスフィ
ルタと、該スイッチトキャパシタローパスフィルタの出
力が入力され、その出力がアナログ出力ノードに出力さ
れる連続時間ローパスフィルタとを備えたことを特徴と
する。
【００２４】キャリブレーション回路は、デジタル入力
信号を予め定めたキャリブレーションデジタル入力信号
とする手段と、アナログ部により出力されるアナログ出
力信号のレベルをサンプリングするサンプリング回路
と、予め定めたキャリブレーション入力信号がデジタル
入力信号として入力されると、アナログ出力のレベルが
予め定めたキャリブレーション出力信号と実質的に等し
くなるまで、オフセットレジスタのオフセット値を変化
させるレジスタ制御回路とを備えたことを特徴とする。
【００２５】キャリブレーション回路において、予め定
めたキャリブレーションデジタル入力信号は実質的にゼ
ロであり、予め定めたキャリブレーションアナログ出力
信号は実質的にゼロであることを特徴とする。
【００２６】キャリブレーション回路は、キャリブレー
ション信号の発生に応じて、アナログ出力ノードをアナ
ログローパスフィルタの出力から分離するディスエーブ
ル回路と、アナログ出力ノードに予め定めた電圧を印加
し、アナログ出力ノードはアナログローパスフィルタと
アナログ部からディスエーブル回路により分離される電
圧制御回路とを備えたことを特徴とする。
【００２７】レジスタ制御回路は、２分探索アルゴリズ
ムにのっとりオフセットレジスタのオフセット値を変化
させ、アナログ出力信号が予め定めたキャリブレーショ
ンアナログ出力信号と実質的に等しくなると、オフセッ
トレジスタのオフセット値をラッチすることを特徴とす
る。
【００２８】Ｄ／Ａコンバータは、外部入力信号に応じ
てキャリブレーション制御信号を発生する手段を備えた
ことを特徴とする。
【００２９】Ｄ／Ａコンバータは、予め定めた値を有す
るデジタル入力信号に応じてキャリブレーション信号を
発生する手段を備えたことを特徴とする。
【００３０】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーションする方法は、デジタル入力端子を供給する
ステップと、アナログ出力端子を供給するステップと、
デジタル入入力端子の入力信号をアナログ出力端子のア
ナログ出力信号に変換し、該アナログ出力信号のレベル
はデジタル入力信号のレベルに対応するステップと、ア
ナログ出力レベルをデジタル入力端子の所定のデジタル
入力値に対してオフセット値だけオフセットするステッ
プと、デジタル入力端子の予め定めたデジタル入力値に
より、アナログ出力端子の予め定めたアナログ出力値に
なるように、オフセット値を決定するステップとを備え
たことを特徴とする。
【００３１】オフセット値を決定するステップは、キャ
リブレーション信号の発生に応じることを特徴とする。
【００３２】オフセット値を決定するステップは、オフ
セット値がデジタル値であり、アナログ出力レベルをオ
フセット値だけオフセットするステップは、オフセット
レジスタを供給するステップと、オフセットレジスタの
オフセット値を格納するステップと、オフセットレジス
タの出力とデジタル入力信号を加算するステップとを備
えたことを特徴とする。
【００３３】オフセット値を決定するステップは、デジ
タル入力信号を予め定めたキャリブレーション入力信号
にするステップと、デジタル入力信号が予め定めたキャ
リブレーション入力信号にされると、アナログ出力信号
のレベルをサンプリングするステップと、デジタル入力
信号が予め定めたキャリブレーション入力信号にされる
と、アナログ出力信号のレベルが予め定めたキャリブレ
ーションアナログ出力信号と実質的に等しくなるまで、
オフセット値を変化させるステップとを備えたことを特
徴とする。
【００３４】オフセット値を決定するステップにおい
て、予め定めたキャリブレーションデジタル入力信号は
その値が実質的にゼロであり、予め定めたキャリブレー
ションアナログ出力信号はその値が実質的にゼロである
ことを特徴とする。
【００３５】オフセット値を決定するステップは、キャ
リブレーション信号の発生に応答してアナログ出力端子
からアナログ出力信号を分離するステップと、該ステッ
プによりアナログ出力端子からアナログ出力信号が分離
されると、アナログ出力端子に予め定めた電圧を印加す
るステップとを備えたことを特徴とする。
【００３６】デジタル入力信号をアナログ出力信号に変
換するステップは、補間フィルタによりデジタル入力信
号をフィルタリングし、そのサンプリング周波数を増加
するステップと、サンプルホールド回路により補間フィ
ルタの出力を処理するステップと、サンプルホールド回
路の出力をｎビットデジタルストリームに変換するステ
ップと、ｎビットデジタルストリームをアナログ信号に
変換するステップと、変換して得られたアナログ信号を
ローパスアナログフィルタによりフィルタリングし、ロ
ーパスアナログフィルタリングステップのバンド幅の外
に存在する高周波情報を実質的に除去するステップとを
備えたことを特徴する。
【００３７】オフセットするステップは、オフセットレ
ジスタを供給するステップと、オフセット値をオフセッ
トレジスタのデジタル値として格納するステップと、サ
ンプルホールド回路の出力をｎビットデジタルストリー
ムに変換する前に、サンプルホールド回路により出力さ
れるデジタル信号とオフセットレジスタの出力とを加算
するステップとを備えたことを特徴とする。
【００３８】サンプルホールド回路の出力をｎビットデ
ジタルストリームに変換するステップは、デルタシグマ
変調器によりサンプルホールド回路の出力を処理するス
テップを備えたことを特徴とする。
【００３９】Ｄ／ＡコンバータのＤＣオフセットをキャ
リブレーション方法は、デジタル入力端子にデジタル入
力信号を受けるステップと、デジタル入力信号のサンプ
リング周波数を増加するステップと、増加されたサンプ
リング周波数でデジタル信号をｎビットデジタルストリ
ームに変換するステップと、ｎビットデジタルストリー
ムをアナログ信号に変換するステップと、アナログロー
パスフィルタを供給するステップと、前記アナログロー
パスフィルタにより変換されたアナログ信号をフィルタ
リングするステップと、オフセットレジスタを供給する
ステップと、前記オフセットレジスタにデジタルオフセ
ット値を格納するステップと、デジタル入力信号をｎビ
ットデジタルストリームに変換する前に、オフセットレ
ジスタに格納されたデジタルオフセット値とデジタル入
力信号を加算するステップと、キャリブレーション信号
の発生に応じてオフセット値を決定し、デジタル入力端
子の予め定めたデジタル入力値により予め定めたアナロ
グ出力値を有する出力になるように、オフセット値がセ
ットされるステップとを備えたことを特徴とする。
【００４０】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、加算するステップは、サン
ブリング周波数が増加された後で、かつ、デジタル信号
を１ビットデジタルストリームに変換する前に、オフセ
ットレジスタの出力とデジタル信号を加算するステップ
を備えたことを特徴とする。
【００４１】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、増加されたサンプリング周
波数によりデジタル信号を１ビットデジタルストリーム
に変換するステップは、デルタシグマ変調器により、増
加されたサンプリング周波数でデジタル信号を処理する
ステップを備えたことを特徴とする。
【００４２】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、サンプリング周波数を増加
するステップは、有限インパルス応答関数により、デジ
タル信号を処理する補間フィルタにより、デジタル入力
信号を処理するステップと、補間フィルタの出力をサン
プルホールド回路により処理するステップとを備えたこ
とを特徴とする。
【００４３】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、オフセット値を決定するス
テップは、デジタル入力信号を予め定めたキャリブレー
ションデジタル入力信号にするステップと、デジタル入
力信号が予め定めたキャリブレーションデジタル入力信
号にされると、アナログローパスフィルタからのアナロ
グ出力信号のレベルをサンプリングするステップと、デ
ジタル入力信号が予め定めたキャリブレーションデジタ
ル入力信号にされると、アナログ出力信号のレベルが予
め定めたキャリブレーションアナログ入力信号に実質的
に等しくなるまで、オフセットレジスタに格納されてい
るオフセット値を変化させるステップとを備えたことを
特徴とする。
【００４４】オフセット値を決定するステップにおい
て、予め定めたキャリブレーションデジタル入力信号は
その値が実質的にゼロであり、予め定めたキャリブレー
ションアナログ出力信号はその値が実質的にゼロである
ことを特徴とする。
【００４５】オフセット値を決定するステップにおい
て、アナログローパスフィルタからアナログ出力信号を
受けるためのアナログ出力端子を供給するステップと、
キャリブレーション信号の発生に応じてアナログ出力端
子からアナログ出力信号を分離するステップと、分離す
るステップにより、アナログ出力端子が分離されると、
アナログ出力端子に予め定めた電圧を印加するステップ
とを備えたことを特徴とする。
【００４６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００４７】図１はディジタル／アナログ変換システム
（ＤＡＣ）を示す。
【００４８】ＤＡＣシステムはディジタル部１０とアナ
ログ部１２を備えている。ディジタル部１０は補間回路
１４を有し、補間回路１４は補間フィルタ，サンプルホ
ールド回路，位相等化回路を有する。また、ディジタル
部１０はデルタシグマ変調器１６を含んでいる。ディジ
タル部１０は端子１８により入力されるディジタル入力
信号を１ビットディジタルストリームに効率的に変換
し、端子２０に出力する。端子２０はアナログ部１２の
入力端子であり、アナログ部１２は通常１ビットＤＡＣ
２１とアナログローパスフィルタ２２を備えている。デ
ルタシグマ変調器が図示されているが、１ビット量子化
器もしくは、それと同等な回路は全て１ビットディジタ
ルストリームに変換するために、利用できるものであ
る。デルタシグマ変調器１６は微小信号動作と微分線形
性誤差が優れているので利用されている。ディジタル部
１０の一般的な動作は当業者に知られており、文献、Ｙ
ａｓｕｙｕｋｉ Ｍａｔｓｕｙａ，Ｋｕｎｉｈａｒｕ
Ｕｃｈｉｍｕｒａ，Ａｔｓｕｓｈｉ Ｉｗａｔａ ａｎ
ｄ Ｔａｋａｏ Ｋａｎｅｋｏ，“Ａ １７−ｂｉｔＯ
ｖｅｒｓａｍｐｌｉｎｇ Ｄ−ｔｏ−Ａ Ｃｏｎｖｅｒ
ｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｍｕｌ
ｔｉｓｔａｇｅ Ｎｏｉｓｅ ｓｈａｐｉｎｇ”，ＩＥ
ＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ，Ｖｏｌ．２４，Ｎｏ．４ Ａｕｇｕｓｔ １９
８９に記載されている。文献名を付して実施例の一部と
する。
【００４９】補間回路１４の出力は加算回路２４の入力
になっており、加算回路２４の出力はデルタシグマ変調
器の入力となっている。加算回路２４はもう一方の入力
は、オフセットレジスタ２６からの出力である。オフセ
ットレジスタ２６の内容はＤＣオフセットを与える。こ
れは図１に示すシステムにより起こるＤＣドリフトを修
正するのに使用されている。後述するように、オフセッ
トレジスタ２６の内容は内部キャリブレーション機構に
よって決定されている。
【００５０】アナログ部１２のアナログフィルタ２２は
その出力にアンプ２８をもっている。アンプ２８の非反
転入力端子はグラウンドに接続され、反転入力端子は抵
抗素子３０を介してアナログフィルタ２２の出力に接続
されている。アンプ２８の出力端子は増幅部第２段３２
の入力端子に接続され、第２段３２の出力はノード３４
のアナログ出力パッドに接続されている。抵抗素子３６
は図に示すようにアンプ２８の反転入力とノード３４の
間に接続されている。アンプ２８の出力はゲート回路３
８の入力の１つとなっている。ゲート回路３８の出力は
キャリブレーション制御回路４０の入力となっている。
ゲート回路３８のもう１つの入力はＣＡＬ／ＳＱＵＥＬ
ＣＨ信号である。これはキャリブレーション制御回路４
０の出力である。キャリブレーション制御回路４０はオ
フセットレジスタ２６にオフセット値を与える。また、
ディジタル入力１８やリセット入力も受け取る。キャリ
ブレーション回路４０は補間回路１４に制御信号を出力
し、キャリブレーションサイクル中、出力を全てゼロと
する。キャリブレーション用のスイッチ４４がアナログ
出力端子３４とグラウンドの間に接続されている。ノー
ド３４がグラウンドされると、抵抗３６もスイッチ４４
を通してグラウンドされる。このため、アンプ２８はオ
ープンループ状態となり、コンパレータとして機能す
る。
【００５１】動作中、キャリブレーション制御回路４０
は最初に補間回路１４の出力を強制的に全てゼロ状態と
してから、オフセットレジスタ２６に予め定めた値をセ
ットする、内部キャリブレーション手順を開始すること
ができる。この手順によりデルタシグマ変調器１６に最
初の入力が与えられる。ついで、アナログフィルタ２２
の出力がゼロより大きいかどうかを判断するため、アン
プ２８の出力がキャリブレーション制御回路４０により
サンプリングされる。アナログフィルタ２２の出力がゼ
ロより大きい場合、アンプ２８の出力は論理０となる。
アナログフィルタ２２の出力がゼロより小さくなると、
アンプ２８の出力は論理１となる。オフセットレジスタ
２６の内容はアンプ２８の出力が遷移するまでは、ある
範囲を変化する。従って、適正な値を示し、補間回路１
４からの入力がゼロとなるとともに、アナログフィルタ
２２の出力がゼロとなる。キャリブレーション動作中、
スイッチ４４は閉じられ、出力アンプ３２の出力不能と
なる。加算回路２４は図に示すように補間回路１４とデ
ルタシグマ変調器１６の入力端子の間に配置されている
が、補間回路１４のディジタル入力端子に配置すること
もできるものである。しかし、回路設計上の観点から、
オフセットキャリブレーション回路は補間回路１４とデ
ルタシグマ変調器１６の間に配置することになった。
【００５２】図２に示すのは、補間フィルタとサンプル
ホールド回路を含む補間回路１４のブロック図である。
補間フィルタは図に示すように３段に構成されている。
２倍の補間フィルタ５０は１２５タップのハーフバンド
フィルタである。２倍の補間フィルタ５２は２４タップ
フィルタである。２倍の補間フィルタ５４は４タップフ
ィルタである。補間フィルタ５０はサンプリング周波数
を上昇させ、１８ビット４８ｋＨｚの入力信号を１８ビ
ット９６ｋＨｚの信号に変換する。補間フィルタ５２は
サンプリング周波数を９６ｋＨｚから１９２ｋＨｚに上
昇させ、２倍の補間フィルタ５４は１９２ｋＨｚを３８
４ｋＨｚに変換する。３段構成としたのは面積および演
算効率のためである。補間フィルタ５２はアナログ部１
２内のアナログフィルタ２２の位相と周波数応答を補償
するのに利用されている。しかし、補間フィルタ５０，
５２，５４は全て位相と周波数応答の補償に利用でき
る。補間フィルタは１つおきに係数がゼロであるハーフ
バンド補間フィルタを内蔵することにより、演算量節約
（すなわち、１秒当たりの積算数）が実現できた。補間
フィルタ５２，５４はＦＩＲフィルタで実現され、各々
のＦＩＲフィルタのフィルタ係数はメモリ５６に格納さ
れている。補間フィルタ５２は典型的なＦＩＲフィルタ
と異なり、後で述べるように非線形位相応答を持ってい
る。
【００５３】ＦＩＲフィルタは、各々、ディジタル信号
処理装置（ＤＳＰ）を利用して実現される。ＤＳＰは、
本質的に、演算論理装置（ＡＬＵ）であり、その入力は
多重選択され、フィルタ関数の実現に必要な計算が実行
される。一般に、ディジタルフィルタは予め定めた順序
にしたがって実行されなければならない一連の積算およ
び加減算ステップを備えている。そのために、ディジタ
ル入力値は、メモリ５６に格納されている係数に従って
ＦＩＲフィルタ５０−５４により各々処理される。この
処理によりフィルタ処理と補間処理が行われ、３段目の
補間フィルタ５４から出力が得られる。
【００５４】３段目の補間フィルタ５４からの３８４ｋ
Ｈｚ出力は、８倍のサンプルホールド回路５８の入力で
ある。回路５８はサンプリング周波数を３．０７ＭＨｚ
に増加する。これは加算回路２４の入力となる。さら
に、制御信号６０はキャリブレーション時、サンプルホ
ールド回路５８の出力を強制的に全ゼロ状態にするもの
である。これについては、後でより詳細に説明する。
【００５５】図３に示すのは、１８ビットディジタル信
号を１ビットディジタルストリームに変換するデルタシ
グマ変調器１６のブロック図である。加算点２４の出力
は加算点６２の入力であり、加算点６２の出力は１段目
の積分器６４に入力される。１段目の積分器６４の出力
は加算点６６の入力であり、加算点６６の出力は２段目
の積分器６８の入力である。２段目の積分器の出力は３
段目の積分器７０の入力である。３段目の積分器の出力
は加算点７２の入力である。加算点７２の出力は４段目
の積分器７４の入力である。４段目の積分器７４の出力
は５段目の積分器７６の入力である。積分器６４，６
８，７０，７４，７６の各出力は、加算点８０への入力
であり、各々、係数ａ１，ａ２，ａ３，ａ４，ａ５を持
ったフィードフォワード経路８２，８４，８６，８８，
９０を経由して加算点８０に入力されている。５段目の
積分器７６の出力は、係数ｂ２を持った負帰還経路９２
を経由して加算点７２に入力されている。加算点７２の
入力に付された負の符号は減算を意味する。さらに、５
段目の積分器７６の出力は、係数ｂ３を持った正帰還経
路９４を通って加算点７２に入力されている。帰還経路
９４の加算点７２への入力に付された正符号は加算を意
味する。３段目の積分器７０の出力は係数ｂ１を持つ帰
還経路９６を経由し、２段目の積分器６８の入力にある
加算点６６に入力されている。
【００５６】加算点８０の出力は１ビット量子化器９８
への入力である。１ビット量子化器９８は加算点８０の
出力を正もしくは負の最大振幅信号に変換するものであ
る。量子化器９８の出力は遅延伝達関数回路１００を経
由して出力１０２となる。出力１０２は係数ｇを持つ機
能ブロック１０３を通過し加算点６２へ入力され、デル
タシグマ変調器１６へのディジタル入力信号との和が演
算されている。このように、図３の構造は５次デルタシ
グマ変調器で実現されている。図３に示す５次変調器の
係数は、表１にまとめて示す。
【００５７】
【表１】
【００５８】図４に示すのは、アナログフィルタ２２を
含むアナログ部１２である。アナログフィルタ２２は、
スイッチトキャパシタフィルタ（以下、ＳＣＦという）
１０６と連続時間フィルタ１０８とを備えている。ＳＣ
Ｆ１０６は４次バタワースローパスフィルタを備えてお
り、連続時間フィルタ１０８は２次バタワースローパス
フィルタを備えている。
【００５９】ＳＣＦ１０６は４段のスイッチトキャパシ
タ（ＳＣ）１１０，１１２，１１４，１１６を備えてい
る。アナログ入力は加算点１１８の正入力であり、加算
点１１８の出力は１段目のＳＣ１１０の入力である。１
段目のスイッチトキャパシタは１ビットＤＡＣとして機
能する。ＳＣ１１０の出力は加算点１２０の正入力であ
る。加算点１２０の出力は２段目のＳＣ１１２の入力で
あり、ＳＣ１１２の出力は加算点１２２の正入力であ
る。加算点１２２の出力は３段目のＳＣ１１４の入力で
あり、ＳＣ１１４の出力は加算点１２４の正入力であ
る。加算点１２４の出力はＳＣ１１６の入力であり、Ｓ
Ｃ１１６の出力はノード１２６に接続されている。ノー
ド１２６の信号は加算点１１８，１２０，１２２，１２
４の各負入力に加算されている。
【００６０】連続時間フィルタ１０８はその入力にノー
ド１２６が接続され、ノード１２６は抵抗１２８を介し
てノード１３０に接続されている。コンデンサ１３２は
一方の端子はノード１３０に接続され、もう一方の端子
はグラウンドされている。ノード１３０は抵抗１３４を
介してアンプ１３６の反転入力に接続され、アンプの非
反転入力はグラウンドされている。アンプ１３６は本質
的にはフィルタを実現するための演算増幅器である。ア
ンプ１３６の出力はノード１３８でアナログ出力パッド
に接続されている。ノード１３８は直列コンデンサ１４
０を介してアンプ１３６の反転入力に接続されている。
さらに、ノード１３８は抵抗１４２を介してノード１３
０にも接続されている。スイッチ１４４はノード１３８
のアナログ出力パッドとグラウンドの間に接続されてい
る。制御信号ＣＡＬ／ＳＱＵＥＬＣＨは信号線１４６を
通してアンプ１３６とスイッチ１４４に入力されてい
る。以下に記述するように、信号線１４６はキャリブレ
ーション動作中、アナログ出力端子１３８へのアンプ１
３６の出力を不能とし、スイッチ１４４を閉じる。その
結果、アンプ１３６の１段目を比較器として機能させ
る。
【００６１】図５に示すのは、アンプ１３６の詳細図で
ある。アンプ１３６は１段目１４８と出力段１５０とを
備えている。出力段１５０は２つのＣＭＯＳトランジス
タ１５２を有する。一方のトランジスタは正電源と出力
端子１３８の間にソース／ドレイン経路を持ち、もう一
方のトランジスタは端子１３８とグラウンドの間にソー
ス／ドレイン経路を持つ。トランジスタ１５２はＣＡＬ
／ＳＱＵＥＬＣＨ信号により制御され、端子１３８を１
段目１４８から分離する。１段目１４８の出力は比較器
動作を行い、その出力はゲート３８の入力に接続されて
いる。ゲート３８のもう一方の入力は信号線１４６に接
続されている。それ故、キャリブレーション動作が始ま
ると、スイッチ１４４が閉じられ、端子１３８はグラウ
ンドされる。
【００６２】図６に示すのは、ＳＣ１１０−１１６各段
の詳細図である。各段は増幅段１４３を備え、増幅段１
４３の反転入力は帰還コンデンサ１４５を介して出力と
接続されている。ＳＣ１４７は前述の加算点１１８−１
２４の中の１つへの出力と接続されるか、各ＳＣに割り
当てられた固有のスイッチにより演算増幅器の入力と接
続されている。スイッチは信号φ1 ，φ2 で制御されて
いる。同様にして、帰還経路にはＳＣ１４９が置かれ、
増幅段１４３の反転入力に接続されている。同様のスイ
ッチがＳＣ構成で配置され、タイミング信号φ1 ，φ2
により制御されている。これは公知の構造をしている。
【００６３】図７に示すのは、キャリブレーション制御
回路４０のブロック図である。オフセットレジスタは１
６ビットのレジスタである。逐次近似制御回路１５４は
オフセットレジスタ２６と接続されている。オフセット
レジスタ２６はＬＳＢからＭＳＢまで１６ビット持って
いる。逐次近似制御回路１５４はオフセットレジスタ２
６の各ビットを論理０にリセットしたり、論理１にセッ
トしたりする。逐次近似制御回路１５４は初期化時に、
オフセットレジスタ２６の全レジスタを論理０にリセッ
トし、ついで、各ビットをＭＳＢから順次１にセット
し、リセット信号を待つ。１サイクルの終わりで、その
ビットは０にリセットされるが、１にセットされたまま
となる。そして下位ビットの周期に入る。ＣＡＬ／ＳＱ
ＵＥＬＣＨ信号は、信号線１４６の逐次近似制御回路１
５４に入力され、動作を開始させる。
【００６４】１０ビットカウンタ１５６は２つのイネー
ブル入力ＥＮ１，ＥＮ２を持つ。イネーブル入力ＥＮ
１，ＥＮ２はカウンタ１５６を動作可能とする。イネー
ブル入力ＥＮ１は、信号線１５９を介して逐次近似制御
回路１５４の出力と接続されている。信号線１５９上の
出力信号は内部のカウンタ回路１６０により生成され
る。リセット信号は逐次近似制御回路１５４より信号線
１６２上に出力され、１０ビットカウンタ１５６をリセ
ットする。これは逐次近似制御回路１５４により、各ビ
ットのテストを行うためである。１０ビットカウンタ１
５６のＭＳＢ出力１６４は、逐次近似制御回路１５４の
リセット入力となる。後述するように、出力１６４はテ
ストされているビットが論理０にリセットされないよう
にするものである。比較器出力１５８はイネーブル入力
ＥＮ２に入力され、クロックによりカウンタ１５６をイ
ンクリメントさせる。このクロックはサンプリング周波
数ＦSの６４倍である。
【００６５】図８に示すのはキャリブレーション動作の
タイミング図である。ＣＡＬ／ＳＱＵＥＬＣＨ信号１６
６は、立ち上がりでキャリブレーション動作を開始させ
る。逐次近似制御回路１５４のＭＳＢはパルス１６６に
続く２番目のパルス１６７として表される。カウンタリ
セット信号１６９はパルス１６７と同時に生成され、１
０ビットカウンタ１５６への出力１６２となる。これは
１０ビットカウンタ１５６のカウント値を０にリセット
する。信号線１５９を通る１０ビットカウンタ１５６へ
のイネーブル入力ＥＮ２は、一定時間１６８の間、低電
位を維持する。この安定時間はＤＡＣの入力に新たな入
力値が加えられた後、一定時間内にＤＡＣを安定化させ
るためのものである。この入力値は全て論理０であり、
これを加算点２４に加える。一般的に、アナログローパ
スフィルタ２２はこの要求に応える基本的な回路構成で
ある。パルス１６５で示されるイネーブル入力信号ＥＮ
１は、１０２４クロック期間の間ハイである。このクロ
ックは１０ビットカウンタ１５６に入力されているのと
同一である。１０２４クロックのカウントはカウンタ１
６０で行われる。１０２４サイクルの最後でカウンタの
ＭＳＢ１６４はリセット信号としてサンプリングされ
る。ＭＳＢ１６４がハイになっても、オフセットレジス
タのビットはリセットされない。リセット動作はパルス
１６３で起こる。もしカウンタＭＳＢがローならば、そ
のビットはゼロにリセットされる。そして、次の調整の
ためのＭＳＢの次のビットがセットされ、ＤＡＣは１６
８で示されるオフセット安定時間の間に安定化される。
そして、比較器出力は１０２４クロックサイクル期間の
間サンプリングされる。この操作が１６ビット全てに対
して行われる。
【００６６】プリセット入力１６１を受け取ると、逐次
近似制御回路は第２のモードとなる。プリセット入力１
６１は逐次近似動作において、ＭＳＢ以外のビットを最
初にセットできるようにする。さらに、プリセット入力
１６１が入力されると、ＣＡＬ／ＳＱＵＥＬＣＨ信号は
オフセットレジスタ２６の全てのビットをリセットしな
い。レジスタの値が維持されているので、より短い時間
で補正値を求めることができる。
【００６７】キャリブレーション制御回路４０は上述し
たように、外部リセット信号に応じて、ＣＡＬ／ＳＱＵ
ＥＬＣＨ信号を生成する。さらに、キャリブレーション
制御回路４０にはディジタル入力１１８が接続されてお
り、一定時間内に、ビットが全て論理０となったことを
検知する。この条件で、キャリブレーション制御回路４
０はＣＡＬ／ＳＱＵＥＬＣＨ信号を生成する。このよう
に、ＤＡＣの出力が真のゼロで入力値である場合は常
に、アナログ出力は全て低ノイズがグラウンドされる。
このモードに入ると、常にキャリブレーション制御回路
４０はカウンタ１５６のビット位置をリセットするの
で、キャリブレーションはオフセット値０から始まらな
い。むしろ、オフセットレジスタ２６に以前蓄えられた
オフセット値より幾らか小さい値から始まる。こうすれ
ば、ビットコントロール回路４０により２分探索を全て
行う必要はなく、修正探索を行えば良い。
【００６８】上述したキャリブレーション手順はゼロオ
フセットに関する例であったが、デルタシグマ変調器１
６の利得を調整することができる。この調整には規定の
入力に対する低い電圧と高い電圧の２つの電圧測定が必
要である。規定の入力はオフセットレジスタ２６を通し
て加算点２４で足し合わされ測定される。演算が行わ
れ、デルタシグマ変調器の利得が調整される。これは１
９９０年７月２４日にアーリー等に付与された米国特許
４，９４３，８０７号に記載された発明に非常に似かよ
っていることになる。ここに特許番号を付して実施例の
一部とする。
【００６９】要約すると、Ｄ／ＡコンバータのＤＣキャ
リブレーションシステムが提供されている。Ｄ／Ａコン
バータはキャリブレーションモードの場合、その入力が
論理“ロー”状態にされる。公知のオフセット電圧はＤ
ＡＣに入力され、その値は２分探索パターンで変動す
る。その出力が真のゼロになると、このオフセット値は
レジスタに格納され、通常動作中、外部入力と加算され
る。キャリブレーション中、その出力はディスエーブル
状態になり、グラウンドレベルに保持され、その出力が
低インピーダンス負荷になる。
【００７０】実施態様について説明したが、種々の変
更，置き換え，修正は、特許請求の範囲により限定され
る発明の精神およびその範囲から逸脱することなくおこ
なうことができるものである。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、全体的に位相の線形性を実
現することができる。
【図面の簡単な説明】
【図１】キャリブレーションコントロールとオフセット
レジスタをもつＤＡＣシステムのディジタルとアナログ
部を示すブロック図である。
【図２】補間フィルタとサンプルホールド回路を示すブ
ロック図である。
【図３】デルタシグマ変調器を示すブロック図である。
【図４】アナログローパスフィルタを構成するスイッチ
トキャパシタフィルタと連続フィルタを示す回路図であ
る。
【図５】図４図示アンプ１３６の構成を示す図である。
【図６】図４図示サンプルホールド回路の構成を示す図
である。
【図７】キャリブレーションコントロールシステムとオ
フセットレジスタの論理図である。
【図８】キャリブレーションコントロール回路のタイミ
ングを示すタイミング図である。
【符号の説明】
１０ ディジタル部 １２ アナログ部 １４ 補間回路 １６ デルタシグマ変調器 ２１ ＤＡＣ ２２ アナログフィルタ ２４ 加算回路 ２８ アンプ ４０ キャリブレーション制御回路 ４４ スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー ウィリアム スコット アメリカ合衆国 78739 テキサス州 オースティン ビーカム コート 10904 (72)発明者 田中 忠 神奈川県厚木市棚沢221番地 旭化成マ イクロシステム株式会社内 (56)参考文献 特開 昭63−67828（ＪＰ，Ａ) 特開 昭62−61426（ＪＰ，Ａ) 特開 平１−252022（ＪＰ，Ａ)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＤＣオフセット電圧に相当するデジタル
    値をストアするオフセットレジスタ２６と、 該オフセットレジスタ２６にストアされているデジタル
    ＤＣオフセット信号と処理パス上のマルチビットデジタ
    ル信号とを加算する加算器２４と、 該加算回路２４からのデジタル出力信号を１ビットデジ
    タルストリームに変換する１ビット量子化器１６と、 該１ビット量子化器１６の１ビットデジタルストリーム
    をデジタル−アナログ変換するデジタル・アナログ変換
    器２１と、 該デジタル・アナログ変換器２１の出力信号をフィルタ
    リングするローパスアナログフィルタ２２とを有するデ
    ジタル・アナログ変換装置において、 キャリブレーション時に、前記処理パス上のマルチビッ
    トデジタル信号を予め定めた値のキャリブレーション用
    デジタル信号にするとともに、前記オフセットレジスタ
    ２６に所定の初期オフセット値をセットした後、該オフ
    セットレジスタ２６の内容を所定位ビットから最低位ビ
    ットへ順に１ビットづつセットさせる変化手段と、 該変化手段により前記オフセットレジスタ２６の内容が
    変化される度に、前記ローパスアナログフィルタ２２の
    出力を前記キャリブレーション用デジタル信号の予め定
    めた値に相当するアナログ基準値と比較し、出力が該ア
    ナログ基準値より大きい場合に論理０を出力し、当該出
    力が該アナログ基準値未満である場合に論理１を出力す
    る比較手段と、 該比較手段により論理０が出力された場合に、前記変化
    手段により最も最近にセットされたビットをリセット
    し、他方、論理１が出力された場合に、前記変化手段に
    より最も最近にセットされたビットをセットしたまま維
    持し、最低位ビットの処理が終了したとき、前記オフセ
    ットレジスタ２６の内容を固定する制御手段とを備えた
    ことを特徴とするデジタル・アナログ変換装置。
  2. 【請求項２】 請求項１において、前記変化手段は、前
    記オフセットレジスタの内容を全てゼロにした後、該オ
    フセットレジスタ２６の内容を最高位ビットから最低位
    ビットへ順に１ビットづつセットすることを特徴とする
    デジタル・アナログ変換装置。
  3. 【請求項３】 請求項１において、前記変化手段は、前
    記オフセットレジスタを当該キャリブレーション直前の
    値より所定の値だけ小さい値にセットした後、該オフセ
    ットレジスタ２６の内容を所定のビットから最低位ビッ
    トへ順に１ビットづつセットすることを特徴とするデジ
    タル・アナログ変換装置。
  4. 【請求項４】 請求項１において、デジタル入力信号を
    受信し、受信したデジタル入力信号のサンプリング周波
    数を増加させるための補間回路であって、有限インパル
    スレスポンスフィルタ関数に相当する予め定めた係数に
    従ってオペレートする有限インパルスレスポンスフィル
    タを利用した補間フィルタと、該補間フィルタの出力を
    サンプリングし該出力のサンプリング周波数を増加させ
    るサンプルホールド回路とを有する補間回路をさらに含
    むことを特徴とするデジタル・アナログ変換装置。
  5. 【請求項５】 請求項１において、前記ローパスアナロ
    グフィルタ２２は、 前記デジタル・アナログ変換器２１からの出力を受信す
    るスイッチトキャパシタ・ローパスフィルタと、 該スイッチトキャパシタ・ローパスフィルタの出力を受
    信する連続時間ローパスフィルタとを含むことを特徴と
    するデジタル・アナログ変換装置。
  6. 【請求項６】 請求項１において、前記ローパスアナロ
    グフィルタ２２から前記比較手段に入力されるアナログ
    信号を本デジタル・アナログ変換装置の出力端子にバイ
    パスするバイパス手段と、 該バイパス手段により本デジタル・アナログ変換装置の
    前記出力端子にバイパスされたアナログ信号を、キャリ
    ブレーション時である場合に、予め定めた電圧に結合
    し、キャリブレーション時でない場合に、前記予め定め
    た電圧に結合しない切換手段とを備えたことを特徴とす
    るデジタル・アナログ変換装置。
  7. 【請求項７】 ＤＣオフセット電圧に相当するデジタル
    値をストアするオフセットレジスタ２６と、 該オフセットレジスタ２６にストアされているデジタル
    ＤＣオフセット信号と処理パス上のマルチビットデジタ
    ル信号とを加算する加算器２４と、 該加算回路２４からのデジタル出力信号を１ビットデジ
    タルストリームに変換する１ビット量子化器１６と、 該１ビット量子化器１６の１ビットデジタルストリーム
    をデジタル−アナログ変換するデジタル・アナログ変換
    器２１と、 該デジタル・アナログ変換器２１の出力信号をフィルタ
    リングするローパスアナログフィルタ２２とを有するデ
    ジタル・アナログ変換装置のＤＣオフセットキャリブレ
    ーション方法において、 キャリブレーション時に、前記処理パス上のマルチビッ
    トデジタル信号を予め定めた値のキャリブレーション用
    デジタル信号にするとともに、前記オフセットレジスタ
    ２６に所定の初期オフセット値をセットした後、該オフ
    セットレジスタ２６の内容を所定位ビットから最低位ビ
    ットへ順に１ビットづつセットさせる変化ステップと、 前記オフセットレジスタ２６の内容が変化される度に、
    前記ローパスアナログフィルタ２２の出力を前記キャリ
    ブレーション用デジタル信号の予め定めた値に相当する
    アナログ基準値と比較し、出力が該アナログ基準値より
    大きい場合に論理０を出力し、当該出力が該アナログ基
    準値未満である場合に論理１を出力する比較ステップ
    と、 論理０が出力された場合に、前記変化ステップにて最も
    最近にセットされたビットをリセットし、他方、論理１
    が出力された場合に、前記変化ステップにて最も最近に
    セットされたビットをセットしたまま維持し、最低位ビ
    ットの処理が終了したとき、前記オフセットレジスタ２
    ６の内容を固定する制御ステップとを備えたことを特徴
    とするＤＣオフセットキャリブレーション方法。
  8. 【請求項８】 請求項７において、前記変化ステップ
    は、前記オフセットレジスタの内容を全てゼロにした
    後、該オフセットレジスタ２６の内容を最高位ビットか
    ら最低位ビットへ順に１ビットづつセットさせることを
    特徴とするＤＣオフセットキャリブレーション方法。
  9. 【請求項９】 請求項７において、前記変化ステップ
    は、前記オフセットレジスタを当該キャリブレーション
    直前の値より所定の値だけ小さい値にセットした後、該
    オフセットレジスタ２６の内容を所定のビットから最低
    位ビットへ順に１ビットづつセットさせることを特徴と
    するＤＣオフセットキャリブレーション方法。
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