JPH04245717A - Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム - Google Patents
Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステムInfo
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- JPH04245717A JPH04245717A JP3205742A JP20574291A JPH04245717A JP H04245717 A JPH04245717 A JP H04245717A JP 3205742 A JP3205742 A JP 3205742A JP 20574291 A JP20574291 A JP 20574291A JP H04245717 A JPH04245717 A JP H04245717A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/38—Calibration
- H03M3/382—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M3/384—Offset correction
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／ＡコンバータのＤ
Ｃオフセットキャリブレーション方法とＤ／Ａコンバー
タのＤＣオフセットキャリブレーションシステムに関す
るものである。
Ｃオフセットキャリブレーション方法とＤ／Ａコンバー
タのＤＣオフセットキャリブレーションシステムに関す
るものである。
【０００２】
【従来の技術】ディジタルオーディオとテレコミュニケ
ーションの分野において、高精度，高分解能のディジタ
ルアナログ変換技術は、アナログ回路技術の主要技術の
１つになっている。従来、高分解能ＤＡＣにはトリミン
グを行う重付け回路網法や多重積分法が利用されている
。重付け回路網ではレーザーで重付け回路をトリミング
したり、また、ダイナミックエレメントマッチングある
いは読み出し専用メモリ（ＲＯＭ）を利用した方法が必
要である。これは、重付け回路網のデバイスマッチング
許容誤差が変換精度に大きく依存するためである。典型
的には、トリミングなしの重付け回路網では１４ビット
の変換精度しか得ることができないのに対し、トリミン
グすると１５ビット以上の変換精度を得ることができる
。一方、多重積分型の回路においては、積分器，サンプ
ルホールド回路、および電流源が必要で、それらは比較
的高い精度を持つ高速度の素子でなければならない。 この技術を使った高分解能のＤＡＣは、典型的にはバイ
ポーラ技術を用いたトランジスタのベースインピーダン
スを通して、サンプリング時に充電され、サンプルコン
デンサに蓄えられた電荷がリークするため、実現が困難
である。
ーションの分野において、高精度，高分解能のディジタ
ルアナログ変換技術は、アナログ回路技術の主要技術の
１つになっている。従来、高分解能ＤＡＣにはトリミン
グを行う重付け回路網法や多重積分法が利用されている
。重付け回路網ではレーザーで重付け回路をトリミング
したり、また、ダイナミックエレメントマッチングある
いは読み出し専用メモリ（ＲＯＭ）を利用した方法が必
要である。これは、重付け回路網のデバイスマッチング
許容誤差が変換精度に大きく依存するためである。典型
的には、トリミングなしの重付け回路網では１４ビット
の変換精度しか得ることができないのに対し、トリミン
グすると１５ビット以上の変換精度を得ることができる
。一方、多重積分型の回路においては、積分器，サンプ
ルホールド回路、および電流源が必要で、それらは比較
的高い精度を持つ高速度の素子でなければならない。 この技術を使った高分解能のＤＡＣは、典型的にはバイ
ポーラ技術を用いたトランジスタのベースインピーダン
スを通して、サンプリング時に充電され、サンプルコン
デンサに蓄えられた電荷がリークするため、実現が困難
である。
【０００３】また、オーバーサンプリング変換法を利用
したＤＡＣ技術が新しく注目されるようになった。この
技術はディジタルフィルタを用いた公知のオーバーサン
プリングノイズシェーピング法とともに、デルタシグマ
変調器を使用している。典型的には、補間フィルタがサ
ンプリングレートを増加させるために用いられ、フィル
タは全ての繰り返し成分とＦｓ／２以上にある量子化ノ
イズを取り除く。Ｆｓは入力のサンプリング周波数であ
る。補間フィルタの出力はオーバーサンプリングされた
出力を生成するため、サンプルホールド回路を通して処
理される。補間フィルタがサンプリングレートを８倍に
し、サンプルホールド回路でさらに８倍にした場合、全
体で６４倍のオーバーサンプリングになる。デルタシグ
マ変調器は補間フィルタとサンプルホールド回路を通っ
た出力を受け、このオーバーサンプリングされた信号を
１ビットデータストリームに変換する。この１ビット出
力は２つのアナログレベルだけしかないＤＡＣを制御す
る。従って、本質的に線形である。この信号はそのあと
アナログローパスフィルタに入力される。
したＤＡＣ技術が新しく注目されるようになった。この
技術はディジタルフィルタを用いた公知のオーバーサン
プリングノイズシェーピング法とともに、デルタシグマ
変調器を使用している。典型的には、補間フィルタがサ
ンプリングレートを増加させるために用いられ、フィル
タは全ての繰り返し成分とＦｓ／２以上にある量子化ノ
イズを取り除く。Ｆｓは入力のサンプリング周波数であ
る。補間フィルタの出力はオーバーサンプリングされた
出力を生成するため、サンプルホールド回路を通して処
理される。補間フィルタがサンプリングレートを８倍に
し、サンプルホールド回路でさらに８倍にした場合、全
体で６４倍のオーバーサンプリングになる。デルタシグ
マ変調器は補間フィルタとサンプルホールド回路を通っ
た出力を受け、このオーバーサンプリングされた信号を
１ビットデータストリームに変換する。この１ビット出
力は２つのアナログレベルだけしかないＤＡＣを制御す
る。従って、本質的に線形である。この信号はそのあと
アナログローパスフィルタに入力される。
【０００４】
【発明が解決しようとする課題】オーバーサンプリング
ノイズシェイピング法を高分解能ＤＡＣとともに用いた
場合、２つの問題が認識されている。それはＤＣオフセ
ットと位相の線形性である。ＤＡＣのディジタル部は補
間フィルタ，サンプルホールド回路、およびデルタシグ
マ変換器を備えており、位相が実質的に線形になるよう
に設計することができ、ＤＣオフセットを与えることも
できる。しかしながら、ＤＡＣシステムのアナログ部が
実現されると、すなわち、アナログローパスフィルタが
実現されると、付加的なＤＣオフセットがシステムに現
れ、さらに位相特性の非線形性が現れる。アナログ部の
ＤＣオフセットと位相応答の非線形性を除去することは
非常に困難である。ディジタルオーディオのようなアプ
リケーションでは、このＤＣオフセットと位相特性の非
線形性は可聴であり、オーディオの高品質を悪化させる
。以上の点に鑑み、ＤＡＣシステムにおいて、組み合わ
せられたディジタルとアナログ部に対してＤＣオフセッ
トをキャリブレーションする方法を提供し、システム全
体に対して位相の線形性をもつＤＡＣシステムを提供す
ることが望ましい。
ノイズシェイピング法を高分解能ＤＡＣとともに用いた
場合、２つの問題が認識されている。それはＤＣオフセ
ットと位相の線形性である。ＤＡＣのディジタル部は補
間フィルタ，サンプルホールド回路、およびデルタシグ
マ変換器を備えており、位相が実質的に線形になるよう
に設計することができ、ＤＣオフセットを与えることも
できる。しかしながら、ＤＡＣシステムのアナログ部が
実現されると、すなわち、アナログローパスフィルタが
実現されると、付加的なＤＣオフセットがシステムに現
れ、さらに位相特性の非線形性が現れる。アナログ部の
ＤＣオフセットと位相応答の非線形性を除去することは
非常に困難である。ディジタルオーディオのようなアプ
リケーションでは、このＤＣオフセットと位相特性の非
線形性は可聴であり、オーディオの高品質を悪化させる
。以上の点に鑑み、ＤＡＣシステムにおいて、組み合わ
せられたディジタルとアナログ部に対してＤＣオフセッ
トをキャリブレーションする方法を提供し、システム全
体に対して位相の線形性をもつＤＡＣシステムを提供す
ることが望ましい。
【０００５】
【課題を解決するための手段】本発明では、ＤＣオフセ
ットキャリブレーションシステムは、デジタル入力信号
を受け、デジタル入力信号の値に応じたアナログレベル
を有するアナログ出力信号を出力するＤ／Ａコンバータ
を含む。オフセット回路はあるデジタル入力値に対する
アナログレベルをオフセット値だけオフセットするもの
である。キャリブレーション回路はキャリブレーション
信号の発生に応答してオフセット値を決定するものであ
る。オフセット信号は、デジタル入力端子の予め定めた
デジタル入力値により予め定めたアナログ出力値が出力
されるように、キャリブレーション回路により設定され
ている。
ットキャリブレーションシステムは、デジタル入力信号
を受け、デジタル入力信号の値に応じたアナログレベル
を有するアナログ出力信号を出力するＤ／Ａコンバータ
を含む。オフセット回路はあるデジタル入力値に対する
アナログレベルをオフセット値だけオフセットするもの
である。キャリブレーション回路はキャリブレーション
信号の発生に応答してオフセット値を決定するものであ
る。オフセット信号は、デジタル入力端子の予め定めた
デジタル入力値により予め定めたアナログ出力値が出力
されるように、キャリブレーション回路により設定され
ている。
【０００６】本発明の実施態様では、キャリブレーショ
ン回路はデジタル入力端子の予め定めたデジタル値入力
を有するアナログ出力信号をサンプリングしてオフセッ
ト値を決定し、アナログ出力信号が予め定めたアナログ
出力値を実質的に等しくなるまで、オフセット値を変化
させている。オフセット値はデジタル値で、オフセット
レジスタに格納されている。加算点はＤ／Ａコンバータ
の入力端子に設けてあり、デジタル入力信号とオフセッ
トレジスタの出力を受けるようになっている。
ン回路はデジタル入力端子の予め定めたデジタル値入力
を有するアナログ出力信号をサンプリングしてオフセッ
ト値を決定し、アナログ出力信号が予め定めたアナログ
出力値を実質的に等しくなるまで、オフセット値を変化
させている。オフセット値はデジタル値で、オフセット
レジスタに格納されている。加算点はＤ／Ａコンバータ
の入力端子に設けてあり、デジタル入力信号とオフセッ
トレジスタの出力を受けるようになっている。
【０００７】本発明の他の実施態様では、キャリブレー
ション回路はＤ／Ａコンバータの入力を実質的にゼロデ
ジタル入力値にするものである。Ｄ／Ａコンバータの出
力はサンプリングされ、オフセットレジスタのオフセッ
ト値はアナログ出力値が実質的にゼロになるまで変化さ
れている。イネーブルおよびデイスエーブル状態にでき
るアンプは、Ｄ／Ａコンバータのアナログ出力をアナロ
グ出力パッドから分離するものである。スイッチはキャ
リブレーション中、アナログ出力パッドを予め定めた電
圧にするものである。
ション回路はＤ／Ａコンバータの入力を実質的にゼロデ
ジタル入力値にするものである。Ｄ／Ａコンバータの出
力はサンプリングされ、オフセットレジスタのオフセッ
ト値はアナログ出力値が実質的にゼロになるまで変化さ
れている。イネーブルおよびデイスエーブル状態にでき
るアンプは、Ｄ／Ａコンバータのアナログ出力をアナロ
グ出力パッドから分離するものである。スイッチはキャ
リブレーション中、アナログ出力パッドを予め定めた電
圧にするものである。
【０００８】本発明のさらに他の実施態様では、補間フ
ィルタはＤ／Ａコンバータのサンプリング周波数を増加
し、補間されたデジタル値を、デルタシグマ変調器に出
力するものである。デルタシグマ変調器からの１ビット
デジタルストリームは１ビットＤＡＣに入力されている
。アナログローパスフィルタは１ビットＤＡＣをフィル
タリングし、アナログ値を出力するものである。
ィルタはＤ／Ａコンバータのサンプリング周波数を増加
し、補間されたデジタル値を、デルタシグマ変調器に出
力するものである。デルタシグマ変調器からの１ビット
デジタルストリームは１ビットＤＡＣに入力されている
。アナログローパスフィルタは１ビットＤＡＣをフィル
タリングし、アナログ値を出力するものである。
【０００９】本発明は、デジタル入力端子にデジタル入
力信号を受け、該デジタル入力信号のデジタル値に相当
するアナログ出力レベルを有するアナログ出力信号を出
力するＤ／Ａコンバータと、前記デジタル入力端子のデ
ジタル入力値に対してオフセット値だけ前記アナログ出
力レベルを変化させるオフセット回路と、キャリブレー
ション信号の発生に応答して、前記デジタル入力端子に
予め定めたデジタル入力値により予め定められたアナロ
グ出力値が出力されるように前記オフセット値を決定し
、設定するキャリブレーション回路とを備えたことを特
徴とする。
力信号を受け、該デジタル入力信号のデジタル値に相当
するアナログ出力レベルを有するアナログ出力信号を出
力するＤ／Ａコンバータと、前記デジタル入力端子のデ
ジタル入力値に対してオフセット値だけ前記アナログ出
力レベルを変化させるオフセット回路と、キャリブレー
ション信号の発生に応答して、前記デジタル入力端子に
予め定めたデジタル入力値により予め定められたアナロ
グ出力値が出力されるように前記オフセット値を決定し
、設定するキャリブレーション回路とを備えたことを特
徴とする。
【００１０】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーションシステムにおいて、キャリブレーション回
路はキャリブレーション信号の発生に応じてオフセット
値を決定することを特徴とする。
ブレーションシステムにおいて、キャリブレーション回
路はキャリブレーション信号の発生に応じてオフセット
値を決定することを特徴とする。
【００１１】オフセット回路は、Ｄ／Ａコンバータの入
力端子に配置され、デジタル入力信号が印加されるデジ
タル加算点と、オフセット値をデジタル値として格納し
、その出力を前記加算点の第２入力端子に入力するオフ
セットレジスタとを備えたことを特徴とする。
力端子に配置され、デジタル入力信号が印加されるデジ
タル加算点と、オフセット値をデジタル値として格納し
、その出力を前記加算点の第２入力端子に入力するオフ
セットレジスタとを備えたことを特徴とする。
【００１２】キャリブレーション回路は、デジタル入力
信号を予め定めたキャリブレーションデジタル入力信号
にする手段と、前記予め定めたキャリブリレーションデ
ジタル入力信号が前記Ｄ／Ａコンバータに入力されると
、Ｄ／Ａコンバータのアナログ信号のレベルをサンプリ
ングするサンプリング回路と、前記予め定めたキャリブ
レーションデジタル入力信号が前記Ｄ／Ａコンバータに
入力されると、前記アナログ出力信号のレベルが予め定
めたキャリブレーションアナログ出力信号に等しくなる
まで、前記オフセットレジスタのオフセット値を変化さ
せるレジスタ制御回路とを備えたことを特徴とする。
信号を予め定めたキャリブレーションデジタル入力信号
にする手段と、前記予め定めたキャリブリレーションデ
ジタル入力信号が前記Ｄ／Ａコンバータに入力されると
、Ｄ／Ａコンバータのアナログ信号のレベルをサンプリ
ングするサンプリング回路と、前記予め定めたキャリブ
レーションデジタル入力信号が前記Ｄ／Ａコンバータに
入力されると、前記アナログ出力信号のレベルが予め定
めたキャリブレーションアナログ出力信号に等しくなる
まで、前記オフセットレジスタのオフセット値を変化さ
せるレジスタ制御回路とを備えたことを特徴とする。
【００１３】キャリブレーション回路において、予め定
めたキャリブレーションデジタル入力信号は実質的にゼ
ロであり、予め定めたキャリブレーションアナログ出力
信号は実質的にゼロであることを特徴とする。
めたキャリブレーションデジタル入力信号は実質的にゼ
ロであり、予め定めたキャリブレーションアナログ出力
信号は実質的にゼロであることを特徴とする。
【００１４】キャリブレーション回路において、Ｄ／Ａ
コンバータからのアナログ出力信号を受けるアナログ出
力端子と、キャリブレーション信号の発生に応じてアナ
ログ出力をアナログ出力端子から分離するディスエーブ
ル回路と、ディスエーブル回路によりアナログ出力端子
がＤ／Ａコンバータから分離されると、予め定めた電圧
をアナログ出力端子に印加する電圧制御回路とを備えた
ことを特徴とする。
コンバータからのアナログ出力信号を受けるアナログ出
力端子と、キャリブレーション信号の発生に応じてアナ
ログ出力をアナログ出力端子から分離するディスエーブ
ル回路と、ディスエーブル回路によりアナログ出力端子
がＤ／Ａコンバータから分離されると、予め定めた電圧
をアナログ出力端子に印加する電圧制御回路とを備えた
ことを特徴とする。
【００１５】Ｄ／Ａコンバータは、各デジタル入力信号
のサンプリング周波数を増加させる補間フィルタと、補
間フィルタからの出力を受けるサンプルホールド回路と
、サンプルホールド回路の出力をｎビットデジタルスト
リームに変換するｎビット量子化回路と、ｎビット量子
化回路の出力をアナログ信号に変換するｎビットＤ／Ａ
コンバータと、ｎビットＤ／Ａコンバータの出力をフィ
ルタリングして、その帯域外にある高周波情報を実質的
に取り除くローパスアナログフィルタとを備えたことを
特徴とする。
のサンプリング周波数を増加させる補間フィルタと、補
間フィルタからの出力を受けるサンプルホールド回路と
、サンプルホールド回路の出力をｎビットデジタルスト
リームに変換するｎビット量子化回路と、ｎビット量子
化回路の出力をアナログ信号に変換するｎビットＤ／Ａ
コンバータと、ｎビットＤ／Ａコンバータの出力をフィ
ルタリングして、その帯域外にある高周波情報を実質的
に取り除くローパスアナログフィルタとを備えたことを
特徴とする。
【００１６】Ｄ／Ａコンバータにおいて、オフセット回
路は、サンプルホールド回路と量子化回路の間に配置し
たデジタル加算点と、オフセット値をデジタル値として
格納し、オフセット値とサンプルホールド回路からの出
力デジタル信号を加算するための加算点の第２入力端子
にその出力を入力するオフセットレジスタとを備えたこ
とを特徴とする。
路は、サンプルホールド回路と量子化回路の間に配置し
たデジタル加算点と、オフセット値をデジタル値として
格納し、オフセット値とサンプルホールド回路からの出
力デジタル信号を加算するための加算点の第２入力端子
にその出力を入力するオフセットレジスタとを備えたこ
とを特徴とする。
【００１７】Ｄ／Ａコンバータにおいて、ｎビット量子
化回路はデルタシグマ変調器を備えたことを特徴とする
。
化回路はデルタシグマ変調器を備えたことを特徴とする
。
【００１８】Ｄ／ＡコンバータはデルタシグマＤ／Ａコ
ンバータを備えたことを特徴とする。
ンバータを備えたことを特徴とする。
【００１９】本発明は、デジタル信号を入力するための
デジタル入力端子と、前記デジタル信号を入力し、入力
されたデジタル信号のサンプリング周波数を増加する補
間部と、該補間部から出力信号をデジタルストリームに
変換する量子化器と、前記デジタルストリームをアナロ
グ信号に変換するＤ／Ａコンバータと、該Ｄ／Ａコンバ
ータにより変換されたアナログ信号をフィルタリングす
るアナログローパスフィルタを含み、アナログ出力信号
をアナログ出力ノードに出力するアナログ部と、デジタ
ルオフセット値を格納するオフセットレジスタと、該オ
フセットレジスタに格納されたオフセット値と前記デジ
タル入力信号を該デジタル入力信号を前記量子化器に入
力する前に加算する加算点と、キャリブレーション信号
の発生に応じて前記オフセット値を決定し、前記オフセ
ット値は、予め定めたデジタル入力値が前記加算点によ
り加算されると、前記予め定めたデジタル入力値により
予め定めたアナログ出力値を有する出力となるように、
前記キャリブレーション回路によりセットされるキャリ
ブレーション回路とを備えたことを特徴とする。
デジタル入力端子と、前記デジタル信号を入力し、入力
されたデジタル信号のサンプリング周波数を増加する補
間部と、該補間部から出力信号をデジタルストリームに
変換する量子化器と、前記デジタルストリームをアナロ
グ信号に変換するＤ／Ａコンバータと、該Ｄ／Ａコンバ
ータにより変換されたアナログ信号をフィルタリングす
るアナログローパスフィルタを含み、アナログ出力信号
をアナログ出力ノードに出力するアナログ部と、デジタ
ルオフセット値を格納するオフセットレジスタと、該オ
フセットレジスタに格納されたオフセット値と前記デジ
タル入力信号を該デジタル入力信号を前記量子化器に入
力する前に加算する加算点と、キャリブレーション信号
の発生に応じて前記オフセット値を決定し、前記オフセ
ット値は、予め定めたデジタル入力値が前記加算点によ
り加算されると、前記予め定めたデジタル入力値により
予め定めたアナログ出力値を有する出力となるように、
前記キャリブレーション回路によりセットされるキャリ
ブレーション回路とを備えたことを特徴とする。
【００２０】加算点は補間部と量子化器の間に配置した
ことを特徴とする。
ことを特徴とする。
【００２１】量子化器はデルタシグマ変調器を備え、１
ビットデジタルストリームを出力することを特徴とする
。
ビットデジタルストリームを出力することを特徴とする
。
【００２２】補間部は、有限インパルスレスポンス関数
に対して予め定めた係数に応じて、動作する有限インパ
ルスレスポンス関数を用いた補間フィルタと、該補間フ
ィルタの出力をサンプリングし、サンプリング周波数を
増加するサンプルホールド回路とを備えたことを特徴と
する。
に対して予め定めた係数に応じて、動作する有限インパ
ルスレスポンス関数を用いた補間フィルタと、該補間フ
ィルタの出力をサンプリングし、サンプリング周波数を
増加するサンプルホールド回路とを備えたことを特徴と
する。
【００２３】アナログフィルタ部は、Ｄ／Ａコンバータ
の出力が入力されるスイッチトキャパシタローパスフィ
ルタと、該スイッチトキャパシタローパスフィルタの出
力が入力され、その出力がアナログ出力ノードに出力さ
れる連続時間ローパスフィルタとを備えたことを特徴と
する。
の出力が入力されるスイッチトキャパシタローパスフィ
ルタと、該スイッチトキャパシタローパスフィルタの出
力が入力され、その出力がアナログ出力ノードに出力さ
れる連続時間ローパスフィルタとを備えたことを特徴と
する。
【００２４】キャリブレーション回路は、デジタル入力
信号を予め定めたキャリブレーションデジタル入力信号
とする手段と、アナログ部により出力されるアナログ出
力信号のレベルをサンプリングするサンプリング回路と
、予め定めたキャリブレーション入力信号がデジタル入
力信号として入力されると、アナログ出力のレベルが予
め定めたキャリブレーション出力信号と実質的に等しく
なるまで、オフセットレジスタのオフセット値を変化さ
せるレジスタ制御回路とを備えたことを特徴とする。
信号を予め定めたキャリブレーションデジタル入力信号
とする手段と、アナログ部により出力されるアナログ出
力信号のレベルをサンプリングするサンプリング回路と
、予め定めたキャリブレーション入力信号がデジタル入
力信号として入力されると、アナログ出力のレベルが予
め定めたキャリブレーション出力信号と実質的に等しく
なるまで、オフセットレジスタのオフセット値を変化さ
せるレジスタ制御回路とを備えたことを特徴とする。
【００２５】キャリブレーション回路において、予め定
めたキャリブレーションデジタル入力信号は実質的にゼ
ロであり、予め定めたキャリブレーションアナログ出力
信号は実質的にゼロであることを特徴とする。
めたキャリブレーションデジタル入力信号は実質的にゼ
ロであり、予め定めたキャリブレーションアナログ出力
信号は実質的にゼロであることを特徴とする。
【００２６】キャリブレーション回路は、キャリブレー
ション信号の発生に応じて、アナログ出力ノードをアナ
ログローパスフィルタの出力から分離するディスエーブ
ル回路と、アナログ出力ノードに予め定めた電圧を印加
し、アナログ出力ノードはアナログローパスフィルタと
アナログ部からディスエーブル回路により分離される電
圧制御回路とを備えたことを特徴とする。
ション信号の発生に応じて、アナログ出力ノードをアナ
ログローパスフィルタの出力から分離するディスエーブ
ル回路と、アナログ出力ノードに予め定めた電圧を印加
し、アナログ出力ノードはアナログローパスフィルタと
アナログ部からディスエーブル回路により分離される電
圧制御回路とを備えたことを特徴とする。
【００２７】レジスタ制御回路は、２分探索アルゴリズ
ムにのっとりオフセットレジスタのオフセット値を変化
させ、アナログ出力信号が予め定めたキャリブレーショ
ンアナログ出力信号と実質的に等しくなると、オフセッ
トレジスタのオフセット値をラッチすることを特徴とす
る。
ムにのっとりオフセットレジスタのオフセット値を変化
させ、アナログ出力信号が予め定めたキャリブレーショ
ンアナログ出力信号と実質的に等しくなると、オフセッ
トレジスタのオフセット値をラッチすることを特徴とす
る。
【００２８】Ｄ／Ａコンバータは、外部入力信号に応じ
てキャリブレーション制御信号を発生する手段を備えた
ことを特徴とする。
てキャリブレーション制御信号を発生する手段を備えた
ことを特徴とする。
【００２９】Ｄ／Ａコンバータは、予め定めた値を有す
るデジタル入力信号に応じてキャリブレーション信号を
発生する手段を備えたことを特徴とする。
るデジタル入力信号に応じてキャリブレーション信号を
発生する手段を備えたことを特徴とする。
【００３０】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーションする方法は、デジタル入力端子を供給する
ステップと、アナログ出力端子を供給するステップと、
デジタル入入力端子の入力信号をアナログ出力端子のア
ナログ出力信号に変換し、該アナログ出力信号のレベル
はデジタル入力信号のレベルに対応するステップと、ア
ナログ出力レベルをデジタル入力端子の所定のデジタル
入力値に対してオフセット値だけオフセットするステッ
プと、デジタル入力端子の予め定めたデジタル入力値に
より、アナログ出力端子の予め定めたアナログ出力値に
なるように、オフセット値を決定するステップとを備え
たことを特徴とする。
ブレーションする方法は、デジタル入力端子を供給する
ステップと、アナログ出力端子を供給するステップと、
デジタル入入力端子の入力信号をアナログ出力端子のア
ナログ出力信号に変換し、該アナログ出力信号のレベル
はデジタル入力信号のレベルに対応するステップと、ア
ナログ出力レベルをデジタル入力端子の所定のデジタル
入力値に対してオフセット値だけオフセットするステッ
プと、デジタル入力端子の予め定めたデジタル入力値に
より、アナログ出力端子の予め定めたアナログ出力値に
なるように、オフセット値を決定するステップとを備え
たことを特徴とする。
【００３１】オフセット値を決定するステップは、キャ
リブレーション信号の発生に応じることを特徴とする。
リブレーション信号の発生に応じることを特徴とする。
【００３２】オフセット値を決定するステップは、オフ
セット値がデジタル値であり、アナログ出力レベルをオ
フセット値だけオフセットするステップは、オフセット
レジスタを供給するステップと、オフセットレジスタの
オフセット値を格納するステップと、オフセットレジス
タの出力とデジタル入力信号を加算するステップとを備
えたことを特徴とする。
セット値がデジタル値であり、アナログ出力レベルをオ
フセット値だけオフセットするステップは、オフセット
レジスタを供給するステップと、オフセットレジスタの
オフセット値を格納するステップと、オフセットレジス
タの出力とデジタル入力信号を加算するステップとを備
えたことを特徴とする。
【００３３】オフセット値を決定するステップは、デジ
タル入力信号を予め定めたキャリブレーション入力信号
にするステップと、デジタル入力信号が予め定めたキャ
リブレーション入力信号にされると、アナログ出力信号
のレベルをサンプリングするステップと、デジタル入力
信号が予め定めたキャリブレーション入力信号にされる
と、アナログ出力信号のレベルが予め定めたキャリブレ
ーションアナログ出力信号と実質的に等しくなるまで、
オフセット値を変化させるステップとを備えたことを特
徴とする。
タル入力信号を予め定めたキャリブレーション入力信号
にするステップと、デジタル入力信号が予め定めたキャ
リブレーション入力信号にされると、アナログ出力信号
のレベルをサンプリングするステップと、デジタル入力
信号が予め定めたキャリブレーション入力信号にされる
と、アナログ出力信号のレベルが予め定めたキャリブレ
ーションアナログ出力信号と実質的に等しくなるまで、
オフセット値を変化させるステップとを備えたことを特
徴とする。
【００３４】オフセット値を決定するステップにおいて
、予め定めたキャリブレーションデジタル入力信号はそ
の値が実質的にゼロであり、予め定めたキャリブレーシ
ョンアナログ出力信号はその値が実質的にゼロであるこ
とを特徴とする。
、予め定めたキャリブレーションデジタル入力信号はそ
の値が実質的にゼロであり、予め定めたキャリブレーシ
ョンアナログ出力信号はその値が実質的にゼロであるこ
とを特徴とする。
【００３５】オフセット値を決定するステップは、キャ
リブレーション信号の発生に応答してアナログ出力端子
からアナログ出力信号を分離するステップと、該ステッ
プによりアナログ出力端子からアナログ出力信号が分離
されると、アナログ出力端子に予め定めた電圧を印加す
るステップとを備えたことを特徴とする。
リブレーション信号の発生に応答してアナログ出力端子
からアナログ出力信号を分離するステップと、該ステッ
プによりアナログ出力端子からアナログ出力信号が分離
されると、アナログ出力端子に予め定めた電圧を印加す
るステップとを備えたことを特徴とする。
【００３６】デジタル入力信号をアナログ出力信号に変
換するステップは、補間フィルタによりデジタル入力信
号をフィルタリングし、そのサンプリング周波数を増加
するステップと、サンプルホールド回路により補間フィ
ルタの出力を処理するステップと、サンプルホールド回
路の出力をｎビットデジタルストリームに変換するステ
ップと、ｎビットデジタルストリームをアナログ信号に
変換するステップと、変換して得られたアナログ信号を
ローパスアナログフィルタによりフィルタリングし、ロ
ーパスアナログフィルタリングステップのバンド幅の外
に存在する高周波情報を実質的に除去するステップとを
備えたことを特徴する。
換するステップは、補間フィルタによりデジタル入力信
号をフィルタリングし、そのサンプリング周波数を増加
するステップと、サンプルホールド回路により補間フィ
ルタの出力を処理するステップと、サンプルホールド回
路の出力をｎビットデジタルストリームに変換するステ
ップと、ｎビットデジタルストリームをアナログ信号に
変換するステップと、変換して得られたアナログ信号を
ローパスアナログフィルタによりフィルタリングし、ロ
ーパスアナログフィルタリングステップのバンド幅の外
に存在する高周波情報を実質的に除去するステップとを
備えたことを特徴する。
【００３７】オフセットするステップは、オフセットレ
ジスタを供給するステップと、オフセット値をオフセッ
トレジスタのデジタル値として格納するステップと、サ
ンプルホールド回路の出力をｎビットデジタルストリー
ムに変換する前に、サンプルホールド回路により出力さ
れるデジタル信号とオフセットレジスタの出力とを加算
するステップとを備えたことを特徴とする。
ジスタを供給するステップと、オフセット値をオフセッ
トレジスタのデジタル値として格納するステップと、サ
ンプルホールド回路の出力をｎビットデジタルストリー
ムに変換する前に、サンプルホールド回路により出力さ
れるデジタル信号とオフセットレジスタの出力とを加算
するステップとを備えたことを特徴とする。
【００３８】サンプルホールド回路の出力をｎビットデ
ジタルストリームに変換するステップは、デルタシグマ
変調器によりサンプルホールド回路の出力を処理するス
テップを備えたことを特徴とする。
ジタルストリームに変換するステップは、デルタシグマ
変調器によりサンプルホールド回路の出力を処理するス
テップを備えたことを特徴とする。
【００３９】Ｄ／ＡコンバータのＤＣオフセットをキャ
リブレーション方法は、デジタル入力端子にデジタル入
力信号を受けるステップと、デジタル入力信号のサンプ
リング周波数を増加するステップと、増加されたサンプ
リング周波数でデジタル信号をｎビットデジタルストリ
ームに変換するステップと、ｎビットデジタルストリー
ムをアナログ信号に変換するステップと、アナログロー
パスフィルタを供給するステップと、前記アナログロー
パスフィルタにより変換されたアナログ信号をフィルタ
リングするステップと、オフセットレジスタを供給する
ステップと、前記オフセットレジスタにデジタルオフセ
ット値を格納するステップと、デジタル入力信号をｎビ
ットデジタルストリームに変換する前に、オフセットレ
ジスタに格納されたデジタルオフセット値とデジタル入
力信号を加算するステップと、キャリブレーション信号
の発生に応じてオフセット値を決定し、デジタル入力端
子の予め定めたデジタル入力値により予め定めたアナロ
グ出力値を有する出力になるように、オフセット値がセ
ットされるステップとを備えたことを特徴とする。
リブレーション方法は、デジタル入力端子にデジタル入
力信号を受けるステップと、デジタル入力信号のサンプ
リング周波数を増加するステップと、増加されたサンプ
リング周波数でデジタル信号をｎビットデジタルストリ
ームに変換するステップと、ｎビットデジタルストリー
ムをアナログ信号に変換するステップと、アナログロー
パスフィルタを供給するステップと、前記アナログロー
パスフィルタにより変換されたアナログ信号をフィルタ
リングするステップと、オフセットレジスタを供給する
ステップと、前記オフセットレジスタにデジタルオフセ
ット値を格納するステップと、デジタル入力信号をｎビ
ットデジタルストリームに変換する前に、オフセットレ
ジスタに格納されたデジタルオフセット値とデジタル入
力信号を加算するステップと、キャリブレーション信号
の発生に応じてオフセット値を決定し、デジタル入力端
子の予め定めたデジタル入力値により予め定めたアナロ
グ出力値を有する出力になるように、オフセット値がセ
ットされるステップとを備えたことを特徴とする。
【００４０】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、加算するステップは、サン
ブリング周波数が増加された後で、かつ、デジタル信号
を１ビットデジタルストリームに変換する前に、オフセ
ットレジスタの出力とデジタル信号を加算するステップ
を備えたことを特徴とする。
ブレーション方法において、加算するステップは、サン
ブリング周波数が増加された後で、かつ、デジタル信号
を１ビットデジタルストリームに変換する前に、オフセ
ットレジスタの出力とデジタル信号を加算するステップ
を備えたことを特徴とする。
【００４１】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、増加されたサンプリング周
波数によりデジタル信号を１ビットデジタルストリーム
に変換するステップは、デルタシグマ変調器により、増
加されたサンプリング周波数でデジタル信号を処理する
ステップを備えたことを特徴とする。
ブレーション方法において、増加されたサンプリング周
波数によりデジタル信号を１ビットデジタルストリーム
に変換するステップは、デルタシグマ変調器により、増
加されたサンプリング周波数でデジタル信号を処理する
ステップを備えたことを特徴とする。
【００４２】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、サンプリング周波数を増加
するステップは、有限インパルス応答関数により、デジ
タル信号を処理する補間フィルタにより、デジタル入力
信号を処理するステップと、補間フィルタの出力をサン
プルホールド回路により処理するステップとを備えたこ
とを特徴とする。
ブレーション方法において、サンプリング周波数を増加
するステップは、有限インパルス応答関数により、デジ
タル信号を処理する補間フィルタにより、デジタル入力
信号を処理するステップと、補間フィルタの出力をサン
プルホールド回路により処理するステップとを備えたこ
とを特徴とする。
【００４３】Ｄ／ＡコンバータのＤＣオフセットキャリ
ブレーション方法において、オフセット値を決定するス
テップは、デジタル入力信号を予め定めたキャリブレー
ションデジタル入力信号にするステップと、デジタル入
力信号が予め定めたキャリブレーションデジタル入力信
号にされると、アナログローパスフィルタからのアナロ
グ出力信号のレベルをサンプリングするステップと、デ
ジタル入力信号が予め定めたキャリブレーションデジタ
ル入力信号にされると、アナログ出力信号のレベルが予
め定めたキャリブレーションアナログ入力信号に実質的
に等しくなるまで、オフセットレジスタに格納されてい
るオフセット値を変化させるステップとを備えたことを
特徴とする。
ブレーション方法において、オフセット値を決定するス
テップは、デジタル入力信号を予め定めたキャリブレー
ションデジタル入力信号にするステップと、デジタル入
力信号が予め定めたキャリブレーションデジタル入力信
号にされると、アナログローパスフィルタからのアナロ
グ出力信号のレベルをサンプリングするステップと、デ
ジタル入力信号が予め定めたキャリブレーションデジタ
ル入力信号にされると、アナログ出力信号のレベルが予
め定めたキャリブレーションアナログ入力信号に実質的
に等しくなるまで、オフセットレジスタに格納されてい
るオフセット値を変化させるステップとを備えたことを
特徴とする。
【００４４】オフセット値を決定するステップにおいて
、予め定めたキャリブレーションデジタル入力信号はそ
の値が実質的にゼロであり、予め定めたキャリブレーシ
ョンアナログ出力信号はその値が実質的にゼロであるこ
とを特徴とする。
、予め定めたキャリブレーションデジタル入力信号はそ
の値が実質的にゼロであり、予め定めたキャリブレーシ
ョンアナログ出力信号はその値が実質的にゼロであるこ
とを特徴とする。
【００４５】オフセット値を決定するステップにおいて
、アナログローパスフィルタからアナログ出力信号を受
けるためのアナログ出力端子を供給するステップと、キ
ャリブレーション信号の発生に応じてアナログ出力端子
からアナログ出力信号を分離するステップと、分離する
ステップにより、アナログ出力端子が分離されると、ア
ナログ出力端子に予め定めた電圧を印加するステップと
を備えたことを特徴とする。
、アナログローパスフィルタからアナログ出力信号を受
けるためのアナログ出力端子を供給するステップと、キ
ャリブレーション信号の発生に応じてアナログ出力端子
からアナログ出力信号を分離するステップと、分離する
ステップにより、アナログ出力端子が分離されると、ア
ナログ出力端子に予め定めた電圧を印加するステップと
を備えたことを特徴とする。
【００４６】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００４７】図１はディジタル／アナログ変換システム
（ＤＡＣ）を示す。
（ＤＡＣ）を示す。
【００４８】ＤＡＣシステムはディジタル部１０とアナ
ログ部１２を備えている。ディジタル部１０は補間回路
１４を有し、補間回路１４は補間フィルタ，サンプルホ
ールド回路，位相等化回路を有する。また、ディジタル
部１０はデルタシグマ変調器１６を含んでいる。ディジ
タル部１０は端子１８により入力されるディジタル入力
信号を１ビットディジタルストリームに効率的に変換し
、端子２０に出力する。端子２０はアナログ部１２の入
力端子であり、アナログ部１２は通常１ビットＤＡＣ２
１とアナログローパスフィルタ２２を備えている。デル
タシグマ変調器が図示されているが、１ビット量子化器
もしくは、それと同等な回路は全て１ビットディジタル
ストリームに変換するために、利用できるものである。 デルタシグマ変調器１６は微小信号動作と微分線形性誤
差が優れているので利用されている。ディジタル部１０
の一般的な動作は当業者に知られており、文献、Ｙａｓ
ｕｙｕｋｉ Ｍａｔｓｕｙａ，Ｋｕｎｉｈａｒｕ
Ｕｃｈｉｍｕｒａ，Ａｔｓｕｓｈｉ Ｉｗａｔａ
ａｎｄ Ｔａｋａｏ Ｋａｎｅｋｏ，“Ａ １７
−ｂｉｔＯｖｅｒｓａｍｐｌｉｎｇ Ｄ−ｔｏ−Ａ
Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ
Ｕｓｉｎｇ Ｍｕｌｔｉｓｔａｇｅ Ｎｏｉｓｅ
ｓｈａｐｉｎｇ”，ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４
，Ｎｏ．４ Ａｕｇｕｓｔ １９８９に記載されて
いる。文献名を付して実施例の一部とする。
ログ部１２を備えている。ディジタル部１０は補間回路
１４を有し、補間回路１４は補間フィルタ，サンプルホ
ールド回路，位相等化回路を有する。また、ディジタル
部１０はデルタシグマ変調器１６を含んでいる。ディジ
タル部１０は端子１８により入力されるディジタル入力
信号を１ビットディジタルストリームに効率的に変換し
、端子２０に出力する。端子２０はアナログ部１２の入
力端子であり、アナログ部１２は通常１ビットＤＡＣ２
１とアナログローパスフィルタ２２を備えている。デル
タシグマ変調器が図示されているが、１ビット量子化器
もしくは、それと同等な回路は全て１ビットディジタル
ストリームに変換するために、利用できるものである。 デルタシグマ変調器１６は微小信号動作と微分線形性誤
差が優れているので利用されている。ディジタル部１０
の一般的な動作は当業者に知られており、文献、Ｙａｓ
ｕｙｕｋｉ Ｍａｔｓｕｙａ，Ｋｕｎｉｈａｒｕ
Ｕｃｈｉｍｕｒａ，Ａｔｓｕｓｈｉ Ｉｗａｔａ
ａｎｄ Ｔａｋａｏ Ｋａｎｅｋｏ，“Ａ １７
−ｂｉｔＯｖｅｒｓａｍｐｌｉｎｇ Ｄ−ｔｏ−Ａ
Ｃｏｎｖｅｒｓｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ
Ｕｓｉｎｇ Ｍｕｌｔｉｓｔａｇｅ Ｎｏｉｓｅ
ｓｈａｐｉｎｇ”，ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌ
ｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２４
，Ｎｏ．４ Ａｕｇｕｓｔ １９８９に記載されて
いる。文献名を付して実施例の一部とする。
【００４９】補間回路１４の出力は加算回路２４の入力
になっており、加算回路２４の出力はデルタシグマ変調
器の入力となっている。加算回路２４はもう一方の入力
は、オフセットレジスタ２６からの出力である。オフセ
ットレジスタ２６の内容はＤＣオフセットを与える。こ
れは図１に示すシステムにより起こるＤＣドリフトを修
正するのに使用されている。後述するように、オフセッ
トレジスタ２６の内容は内部キャリブレーション機構に
よって決定されている。
になっており、加算回路２４の出力はデルタシグマ変調
器の入力となっている。加算回路２４はもう一方の入力
は、オフセットレジスタ２６からの出力である。オフセ
ットレジスタ２６の内容はＤＣオフセットを与える。こ
れは図１に示すシステムにより起こるＤＣドリフトを修
正するのに使用されている。後述するように、オフセッ
トレジスタ２６の内容は内部キャリブレーション機構に
よって決定されている。
【００５０】アナログ部１２のアナログフィルタ２２は
その出力にアンプ２８をもっている。アンプ２８の非反
転入力端子はグラウンドに接続され、反転入力端子は抵
抗素子３０を介してアナログフィルタ２２の出力に接続
されている。アンプ２８の出力端子は増幅部第２段３２
の入力端子に接続され、第２段３２の出力はノード３４
のアナログ出力パッドに接続されている。抵抗素子３６
は図に示すようにアンプ２８の反転入力とノード３４の
間に接続されている。アンプ２８の出力はゲート回路３
８の入力の１つとなっている。ゲート回路３８の出力は
キャリブレーション制御回路４０の入力となっている。 ゲート回路３８のもう１つの入力はＣＡＬ／ＳＱＵＥＬ
ＣＨ信号である。これはキャリブレーション制御回路４
０の出力である。キャリブレーション制御回路４０はオ
フセットレジスタ２６にオフセット値を与える。また、
ディジタル入力１８やリセット入力も受け取る。キャリ
ブレーション回路４０は補間回路１４に制御信号を出力
し、キャリブレーションサイクル中、出力を全てゼロと
する。キャリブレーション用のスイッチ４４がアナログ
出力端子３４とグラウンドの間に接続されている。ノー
ド３４がグラウンドされると、抵抗３６もスイッチ４４
を通してグラウンドされる。このため、アンプ２８はオ
ープンループ状態となり、コンパレータとして機能する
。
その出力にアンプ２８をもっている。アンプ２８の非反
転入力端子はグラウンドに接続され、反転入力端子は抵
抗素子３０を介してアナログフィルタ２２の出力に接続
されている。アンプ２８の出力端子は増幅部第２段３２
の入力端子に接続され、第２段３２の出力はノード３４
のアナログ出力パッドに接続されている。抵抗素子３６
は図に示すようにアンプ２８の反転入力とノード３４の
間に接続されている。アンプ２８の出力はゲート回路３
８の入力の１つとなっている。ゲート回路３８の出力は
キャリブレーション制御回路４０の入力となっている。 ゲート回路３８のもう１つの入力はＣＡＬ／ＳＱＵＥＬ
ＣＨ信号である。これはキャリブレーション制御回路４
０の出力である。キャリブレーション制御回路４０はオ
フセットレジスタ２６にオフセット値を与える。また、
ディジタル入力１８やリセット入力も受け取る。キャリ
ブレーション回路４０は補間回路１４に制御信号を出力
し、キャリブレーションサイクル中、出力を全てゼロと
する。キャリブレーション用のスイッチ４４がアナログ
出力端子３４とグラウンドの間に接続されている。ノー
ド３４がグラウンドされると、抵抗３６もスイッチ４４
を通してグラウンドされる。このため、アンプ２８はオ
ープンループ状態となり、コンパレータとして機能する
。
【００５１】動作中、キャリブレーション制御回路４０
は最初に補間回路１４の出力を強制的に全てゼロ状態と
してから、オフセットレジスタ２６に予め定めた値をセ
ットする、内部キャリブレーション手順を開始すること
ができる。この手順によりデルタシグマ変調器１６に最
初の入力が与えられる。ついで、アナログフィルタ２２
の出力がゼロより大きいかどうかを判断するため、アン
プ２８の出力がキャリブレーション制御回路４０により
サンプリングされる。アナログフィルタ２２の出力がゼ
ロより大きい場合、アンプ２８の出力は論理０となる。 アナログフィルタ２２の出力がゼロより小さくなると、
アンプ２８の出力は論理１となる。オフセットレジスタ
２６の内容はアンプ２８の出力が遷移するまでは、ある
範囲を変化する。従って、適正な値を示し、補間回路１
４からの入力がゼロとなるとともに、アナログフィルタ
２２の出力がゼロとなる。キャリブレーション動作中、
スイッチ４４は閉じられ、出力アンプ３２の出力不能と
なる。加算回路２４は図に示すように補間回路１４とデ
ルタシグマ変調器１６の入力端子の間に配置されている
が、補間回路１４のディジタル入力端子に配置すること
もできるものである。しかし、回路設計上の観点から、
オフセットキャリブレーション回路は補間回路１４とデ
ルタシグマ変調器１６の間に配置することになった。
は最初に補間回路１４の出力を強制的に全てゼロ状態と
してから、オフセットレジスタ２６に予め定めた値をセ
ットする、内部キャリブレーション手順を開始すること
ができる。この手順によりデルタシグマ変調器１６に最
初の入力が与えられる。ついで、アナログフィルタ２２
の出力がゼロより大きいかどうかを判断するため、アン
プ２８の出力がキャリブレーション制御回路４０により
サンプリングされる。アナログフィルタ２２の出力がゼ
ロより大きい場合、アンプ２８の出力は論理０となる。 アナログフィルタ２２の出力がゼロより小さくなると、
アンプ２８の出力は論理１となる。オフセットレジスタ
２６の内容はアンプ２８の出力が遷移するまでは、ある
範囲を変化する。従って、適正な値を示し、補間回路１
４からの入力がゼロとなるとともに、アナログフィルタ
２２の出力がゼロとなる。キャリブレーション動作中、
スイッチ４４は閉じられ、出力アンプ３２の出力不能と
なる。加算回路２４は図に示すように補間回路１４とデ
ルタシグマ変調器１６の入力端子の間に配置されている
が、補間回路１４のディジタル入力端子に配置すること
もできるものである。しかし、回路設計上の観点から、
オフセットキャリブレーション回路は補間回路１４とデ
ルタシグマ変調器１６の間に配置することになった。
【００５２】図２に示すのは、補間フィルタとサンプル
ホールド回路を含む補間回路１４のブロック図である。 補間フィルタは図に示すように３段に構成されている。 ２倍の補間フィルタ５０は１２５タップのハーフバンド
フィルタである。２倍の補間フィルタ５２は２４タップ
フィルタである。２倍の補間フィルタ５４は４タップフ
ィルタである。補間フィルタ５０はサンプリング周波数
を上昇させ、１８ビット４８ｋＨｚの入力信号を１８ビ
ット９６ｋＨｚの信号に変換する。補間フィルタ５２は
サンプリング周波数を９６ｋＨｚから１９２ｋＨｚに上
昇させ、２倍の補間フィルタ５４は１９２ｋＨｚを３８
４ｋＨｚに変換する。３段構成としたのは面積および演
算効率のためである。補間フィルタ５２はアナログ部１
２内のアナログフィルタ２２の位相と周波数応答を補償
するのに利用されている。しかし、補間フィルタ５０，
５２，５４は全て位相と周波数応答の補償に利用できる
。補間フィルタは１つおきに係数がゼロであるハーフバ
ンド補間フィルタを内蔵することにより、演算量節約（
すなわち、１秒当たりの積算数）が実現できた。補間フ
ィルタ５２，５４はＦＩＲフィルタで実現され、各々の
ＦＩＲフィルタのフィルタ係数はメモリ５６に格納され
ている。補間フィルタ５２は典型的なＦＩＲフィルタと
異なり、後で述べるように非線形位相応答を持っている
。
ホールド回路を含む補間回路１４のブロック図である。 補間フィルタは図に示すように３段に構成されている。 ２倍の補間フィルタ５０は１２５タップのハーフバンド
フィルタである。２倍の補間フィルタ５２は２４タップ
フィルタである。２倍の補間フィルタ５４は４タップフ
ィルタである。補間フィルタ５０はサンプリング周波数
を上昇させ、１８ビット４８ｋＨｚの入力信号を１８ビ
ット９６ｋＨｚの信号に変換する。補間フィルタ５２は
サンプリング周波数を９６ｋＨｚから１９２ｋＨｚに上
昇させ、２倍の補間フィルタ５４は１９２ｋＨｚを３８
４ｋＨｚに変換する。３段構成としたのは面積および演
算効率のためである。補間フィルタ５２はアナログ部１
２内のアナログフィルタ２２の位相と周波数応答を補償
するのに利用されている。しかし、補間フィルタ５０，
５２，５４は全て位相と周波数応答の補償に利用できる
。補間フィルタは１つおきに係数がゼロであるハーフバ
ンド補間フィルタを内蔵することにより、演算量節約（
すなわち、１秒当たりの積算数）が実現できた。補間フ
ィルタ５２，５４はＦＩＲフィルタで実現され、各々の
ＦＩＲフィルタのフィルタ係数はメモリ５６に格納され
ている。補間フィルタ５２は典型的なＦＩＲフィルタと
異なり、後で述べるように非線形位相応答を持っている
。
【００５３】ＦＩＲフィルタは、各々、ディジタル信号
処理装置（ＤＳＰ）を利用して実現される。ＤＳＰは、
本質的に、演算論理装置（ＡＬＵ）であり、その入力は
多重選択され、フィルタ関数の実現に必要な計算が実行
される。一般に、ディジタルフィルタは予め定めた順序
にしたがって実行されなければならない一連の積算およ
び加減算ステップを備えている。そのために、ディジタ
ル入力値は、メモリ５６に格納されている係数に従って
ＦＩＲフィルタ５０−５４により各々処理される。この
処理によりフィルタ処理と補間処理が行われ、３段目の
補間フィルタ５４から出力が得られる。
処理装置（ＤＳＰ）を利用して実現される。ＤＳＰは、
本質的に、演算論理装置（ＡＬＵ）であり、その入力は
多重選択され、フィルタ関数の実現に必要な計算が実行
される。一般に、ディジタルフィルタは予め定めた順序
にしたがって実行されなければならない一連の積算およ
び加減算ステップを備えている。そのために、ディジタ
ル入力値は、メモリ５６に格納されている係数に従って
ＦＩＲフィルタ５０−５４により各々処理される。この
処理によりフィルタ処理と補間処理が行われ、３段目の
補間フィルタ５４から出力が得られる。
【００５４】３段目の補間フィルタ５４からの３８４ｋ
Ｈｚ出力は、８倍のサンプルホールド回路５８の入力で
ある。回路５８はサンプリング周波数を３．０７ＭＨｚ
に増加する。これは加算回路２４の入力となる。さらに
、制御信号６０はキャリブレーション時、サンプルホー
ルド回路５８の出力を強制的に全ゼロ状態にするもので
ある。これについては、後でより詳細に説明する。
Ｈｚ出力は、８倍のサンプルホールド回路５８の入力で
ある。回路５８はサンプリング周波数を３．０７ＭＨｚ
に増加する。これは加算回路２４の入力となる。さらに
、制御信号６０はキャリブレーション時、サンプルホー
ルド回路５８の出力を強制的に全ゼロ状態にするもので
ある。これについては、後でより詳細に説明する。
【００５５】図３に示すのは、１８ビットディジタル信
号を１ビットディジタルストリームに変換するデルタシ
グマ変調器１６のブロック図である。加算点２４の出力
は加算点６２の入力であり、加算点６２の出力は１段目
の積分器６４に入力される。１段目の積分器６４の出力
は加算点６６の入力であり、加算点６６の出力は２段目
の積分器６８の入力である。２段目の積分器の出力は３
段目の積分器７０の入力である。３段目の積分器の出力
は加算点７２の入力である。加算点７２の出力は４段目
の積分器７４の入力である。４段目の積分器７４の出力
は５段目の積分器７６の入力である。積分器６４，６８
，７０，７４，７６の各出力は、加算点８０への入力で
あり、各々、係数ａ１，ａ２，ａ３，ａ４，ａ５を持っ
たフィードフォワード経路８２，８４，８６，８８，９
０を経由して加算点８０に入力されている。５段目の積
分器７６の出力は、係数ｂ２を持った負帰還経路９２を
経由して加算点７２に入力されている。加算点７２の入
力に付された負の符号は減算を意味する。さらに、５段
目の積分器７６の出力は、係数ｂ３を持った正帰還経路
９４を通って加算点７２に入力されている。帰還経路９
４の加算点７２への入力に付された正符号は加算を意味
する。３段目の積分器７０の出力は係数ｂ１を持つ帰還
経路９６を経由し、２段目の積分器６８の入力にある加
算点６６に入力されている。
号を１ビットディジタルストリームに変換するデルタシ
グマ変調器１６のブロック図である。加算点２４の出力
は加算点６２の入力であり、加算点６２の出力は１段目
の積分器６４に入力される。１段目の積分器６４の出力
は加算点６６の入力であり、加算点６６の出力は２段目
の積分器６８の入力である。２段目の積分器の出力は３
段目の積分器７０の入力である。３段目の積分器の出力
は加算点７２の入力である。加算点７２の出力は４段目
の積分器７４の入力である。４段目の積分器７４の出力
は５段目の積分器７６の入力である。積分器６４，６８
，７０，７４，７６の各出力は、加算点８０への入力で
あり、各々、係数ａ１，ａ２，ａ３，ａ４，ａ５を持っ
たフィードフォワード経路８２，８４，８６，８８，９
０を経由して加算点８０に入力されている。５段目の積
分器７６の出力は、係数ｂ２を持った負帰還経路９２を
経由して加算点７２に入力されている。加算点７２の入
力に付された負の符号は減算を意味する。さらに、５段
目の積分器７６の出力は、係数ｂ３を持った正帰還経路
９４を通って加算点７２に入力されている。帰還経路９
４の加算点７２への入力に付された正符号は加算を意味
する。３段目の積分器７０の出力は係数ｂ１を持つ帰還
経路９６を経由し、２段目の積分器６８の入力にある加
算点６６に入力されている。
【００５６】加算点８０の出力は１ビット量子化器９８
への入力である。１ビット量子化器９８は加算点８０の
出力を正もしくは負の最大振幅信号に変換するものであ
る。量子化器９８の出力は遅延伝達関数回路１００を経
由して出力１０２となる。出力１０２は係数ｇを持つ機
能ブロック１０３を通過し加算点６２へ入力され、デル
タシグマ変調器１６へのディジタル入力信号との和が演
算されている。このように、図３の構造は５次デルタシ
グマ変調器で実現されている。図３に示す５次変調器の
係数は、表１にまとめて示す。
への入力である。１ビット量子化器９８は加算点８０の
出力を正もしくは負の最大振幅信号に変換するものであ
る。量子化器９８の出力は遅延伝達関数回路１００を経
由して出力１０２となる。出力１０２は係数ｇを持つ機
能ブロック１０３を通過し加算点６２へ入力され、デル
タシグマ変調器１６へのディジタル入力信号との和が演
算されている。このように、図３の構造は５次デルタシ
グマ変調器で実現されている。図３に示す５次変調器の
係数は、表１にまとめて示す。
【００５７】
【表１】
【００５８】図４に示すのは、アナログフィルタ２２を
含むアナログ部１２である。アナログフィルタ２２は、
スイッチトキャパシタフィルタ（以下、ＳＣＦという）
１０６と連続時間フィルタ１０８とを備えている。ＳＣ
Ｆ１０６は４次バタワースローパスフィルタを備えてお
り、連続時間フィルタ１０８は２次バタワースローパス
フィルタを備えている。
含むアナログ部１２である。アナログフィルタ２２は、
スイッチトキャパシタフィルタ（以下、ＳＣＦという）
１０６と連続時間フィルタ１０８とを備えている。ＳＣ
Ｆ１０６は４次バタワースローパスフィルタを備えてお
り、連続時間フィルタ１０８は２次バタワースローパス
フィルタを備えている。
【００５９】ＳＣＦ１０６は４段のスイッチトキャパシ
タ（ＳＣ）１１０，１１２，１１４，１１６を備えてい
る。アナログ入力は加算点１１８の正入力であり、加算
点１１８の出力は１段目のＳＣ１１０の入力である。１
段目のスイッチトキャパシタは１ビットＤＡＣとして機
能する。ＳＣ１１０の出力は加算点１２０の正入力であ
る。加算点１２０の出力は２段目のＳＣ１１２の入力で
あり、ＳＣ１１２の出力は加算点１２２の正入力である
。加算点１２２の出力は３段目のＳＣ１１４の入力であ
り、ＳＣ１１４の出力は加算点１２４の正入力である。 加算点１２４の出力はＳＣ１１６の入力であり、ＳＣ１
１６の出力はノード１２６に接続されている。ノード１
２６の信号は加算点１１８，１２０，１２２，１２４の
各負入力に加算されている。
タ（ＳＣ）１１０，１１２，１１４，１１６を備えてい
る。アナログ入力は加算点１１８の正入力であり、加算
点１１８の出力は１段目のＳＣ１１０の入力である。１
段目のスイッチトキャパシタは１ビットＤＡＣとして機
能する。ＳＣ１１０の出力は加算点１２０の正入力であ
る。加算点１２０の出力は２段目のＳＣ１１２の入力で
あり、ＳＣ１１２の出力は加算点１２２の正入力である
。加算点１２２の出力は３段目のＳＣ１１４の入力であ
り、ＳＣ１１４の出力は加算点１２４の正入力である。 加算点１２４の出力はＳＣ１１６の入力であり、ＳＣ１
１６の出力はノード１２６に接続されている。ノード１
２６の信号は加算点１１８，１２０，１２２，１２４の
各負入力に加算されている。
【００６０】連続時間フィルタ１０８はその入力にノー
ド１２６が接続され、ノード１２６は抵抗１２８を介し
てノード１３０に接続されている。コンデンサ１３２は
一方の端子はノード１３０に接続され、もう一方の端子
はグラウンドされている。ノード１３０は抵抗１３４を
介してアンプ１３６の反転入力に接続され、アンプの非
反転入力はグラウンドされている。アンプ１３６は本質
的にはフィルタを実現するための演算増幅器である。ア
ンプ１３６の出力はノード１３８でアナログ出力パッド
に接続されている。ノード１３８は直列コンデンサ１４
０を介してアンプ１３６の反転入力に接続されている。 さらに、ノード１３８は抵抗１４２を介してノード１３
０にも接続されている。スイッチ１４４はノード１３８
のアナログ出力パッドとグラウンドの間に接続されてい
る。制御信号ＣＡＬ／ＳＱＵＥＬＣＨは信号線１４６を
通してアンプ１３６とスイッチ１４４に入力されている
。以下に記述するように、信号線１４６はキャリブレー
ション動作中、アナログ出力端子１３８へのアンプ１３
６の出力を不能とし、スイッチ１４４を閉じる。その結
果、アンプ１３６の１段目を比較器として機能させる。
ド１２６が接続され、ノード１２６は抵抗１２８を介し
てノード１３０に接続されている。コンデンサ１３２は
一方の端子はノード１３０に接続され、もう一方の端子
はグラウンドされている。ノード１３０は抵抗１３４を
介してアンプ１３６の反転入力に接続され、アンプの非
反転入力はグラウンドされている。アンプ１３６は本質
的にはフィルタを実現するための演算増幅器である。ア
ンプ１３６の出力はノード１３８でアナログ出力パッド
に接続されている。ノード１３８は直列コンデンサ１４
０を介してアンプ１３６の反転入力に接続されている。 さらに、ノード１３８は抵抗１４２を介してノード１３
０にも接続されている。スイッチ１４４はノード１３８
のアナログ出力パッドとグラウンドの間に接続されてい
る。制御信号ＣＡＬ／ＳＱＵＥＬＣＨは信号線１４６を
通してアンプ１３６とスイッチ１４４に入力されている
。以下に記述するように、信号線１４６はキャリブレー
ション動作中、アナログ出力端子１３８へのアンプ１３
６の出力を不能とし、スイッチ１４４を閉じる。その結
果、アンプ１３６の１段目を比較器として機能させる。
【００６１】図５に示すのは、アンプ１３６の詳細図で
ある。アンプ１３６は１段目１４８と出力段１５０とを
備えている。出力段１５０は２つのＣＭＯＳトランジス
タ１５２を有する。一方のトランジスタは正電源と出力
端子１３８の間にソース／ドレイン経路を持ち、もう一
方のトランジスタは端子１３８とグラウンドの間にソー
ス／ドレイン経路を持つ。トランジスタ１５２はＣＡＬ
／ＳＱＵＥＬＣＨ信号により制御され、端子１３８を１
段目１４８から分離する。１段目１４８の出力は比較器
動作を行い、その出力はゲート３８の入力に接続されて
いる。ゲート３８のもう一方の入力は信号線１４６に接
続されている。それ故、キャリブレーション動作が始ま
ると、スイッチ１４４が閉じられ、端子１３８はグラウ
ンドされる。
ある。アンプ１３６は１段目１４８と出力段１５０とを
備えている。出力段１５０は２つのＣＭＯＳトランジス
タ１５２を有する。一方のトランジスタは正電源と出力
端子１３８の間にソース／ドレイン経路を持ち、もう一
方のトランジスタは端子１３８とグラウンドの間にソー
ス／ドレイン経路を持つ。トランジスタ１５２はＣＡＬ
／ＳＱＵＥＬＣＨ信号により制御され、端子１３８を１
段目１４８から分離する。１段目１４８の出力は比較器
動作を行い、その出力はゲート３８の入力に接続されて
いる。ゲート３８のもう一方の入力は信号線１４６に接
続されている。それ故、キャリブレーション動作が始ま
ると、スイッチ１４４が閉じられ、端子１３８はグラウ
ンドされる。
【００６２】図６に示すのは、ＳＣ１１０−１１６各段
の詳細図である。各段は増幅段１４３を備え、増幅段１
４３の反転入力は帰還コンデンサ１４５を介して出力と
接続されている。ＳＣ１４７は前述の加算点１１８−１
２４の中の１つへの出力と接続されるか、各ＳＣに割り
当てられた固有のスイッチにより演算増幅器の入力と接
続されている。スイッチは信号φ１ ，φ２ で制御さ
れている。同様にして、帰還経路にはＳＣ１４９が置か
れ、増幅段１４３の反転入力に接続されている。同様の
スイッチがＳＣ構成で配置され、タイミング信号φ１
，φ２ により制御されている。これは公知の構造をし
ている。
の詳細図である。各段は増幅段１４３を備え、増幅段１
４３の反転入力は帰還コンデンサ１４５を介して出力と
接続されている。ＳＣ１４７は前述の加算点１１８−１
２４の中の１つへの出力と接続されるか、各ＳＣに割り
当てられた固有のスイッチにより演算増幅器の入力と接
続されている。スイッチは信号φ１ ，φ２ で制御さ
れている。同様にして、帰還経路にはＳＣ１４９が置か
れ、増幅段１４３の反転入力に接続されている。同様の
スイッチがＳＣ構成で配置され、タイミング信号φ１
，φ２ により制御されている。これは公知の構造をし
ている。
【００６３】図７に示すのは、キャリブレーション制御
回路４０のブロック図である。オフセットレジスタは１
６ビットのレジスタである。逐次近似制御回路１５４は
オフセットレジスタ２６と接続されている。オフセット
レジスタ２６はＬＳＢからＭＳＢまで１６ビット持って
いる。逐次近似制御回路１５４はオフセットレジスタ２
６の各ビットを論理０にリセットしたり、論理１にセッ
トしたりする。逐次近似制御回路１５４は初期化時に、
オフセットレジスタ２６の全レジスタを論理０にリセッ
トし、ついで、各ビットをＭＳＢから順次１にセットし
、リセット信号を待つ。１サイクルの終わりで、そのビ
ットは０にリセットされるが、１にセットされたままと
なる。そして下位ビットの周期に入る。ＣＡＬ／ＳＱＵ
ＥＬＣＨ信号は、信号線１４６の逐次近似制御回路１５
４に入力され、動作を開始させる。
回路４０のブロック図である。オフセットレジスタは１
６ビットのレジスタである。逐次近似制御回路１５４は
オフセットレジスタ２６と接続されている。オフセット
レジスタ２６はＬＳＢからＭＳＢまで１６ビット持って
いる。逐次近似制御回路１５４はオフセットレジスタ２
６の各ビットを論理０にリセットしたり、論理１にセッ
トしたりする。逐次近似制御回路１５４は初期化時に、
オフセットレジスタ２６の全レジスタを論理０にリセッ
トし、ついで、各ビットをＭＳＢから順次１にセットし
、リセット信号を待つ。１サイクルの終わりで、そのビ
ットは０にリセットされるが、１にセットされたままと
なる。そして下位ビットの周期に入る。ＣＡＬ／ＳＱＵ
ＥＬＣＨ信号は、信号線１４６の逐次近似制御回路１５
４に入力され、動作を開始させる。
【００６４】１０ビットカウンタ１５６は２つのイネー
ブル入力ＥＮ１，ＥＮ２を持つ。イネーブル入力ＥＮ１
，ＥＮ２はカウンタ１５６を動作可能とする。イネーブ
ル入力ＥＮ１は、信号線１５９を介して逐次近似制御回
路１５４の出力と接続されている。信号線１５９上の出
力信号は内部のカウンタ回路１６０により生成される。 リセット信号は逐次近似制御回路１５４より信号線１６
２上に出力され、１０ビットカウンタ１５６をリセット
する。これは逐次近似制御回路１５４により、各ビット
のテストを行うためである。１０ビットカウンタ１５６
のＭＳＢ出力１６４は、逐次近似制御回路１５４のリセ
ット入力となる。後述するように、出力１６４はテスト
されているビットが論理０にリセットされないようにす
るものである。比較器出力１５８はイネーブル入力ＥＮ
２に入力され、クロックによりカウンタ１５６をインク
リメントさせる。このクロックはサンプリング周波数Ｆ
Ｓの６４倍である。
ブル入力ＥＮ１，ＥＮ２を持つ。イネーブル入力ＥＮ１
，ＥＮ２はカウンタ１５６を動作可能とする。イネーブ
ル入力ＥＮ１は、信号線１５９を介して逐次近似制御回
路１５４の出力と接続されている。信号線１５９上の出
力信号は内部のカウンタ回路１６０により生成される。 リセット信号は逐次近似制御回路１５４より信号線１６
２上に出力され、１０ビットカウンタ１５６をリセット
する。これは逐次近似制御回路１５４により、各ビット
のテストを行うためである。１０ビットカウンタ１５６
のＭＳＢ出力１６４は、逐次近似制御回路１５４のリセ
ット入力となる。後述するように、出力１６４はテスト
されているビットが論理０にリセットされないようにす
るものである。比較器出力１５８はイネーブル入力ＥＮ
２に入力され、クロックによりカウンタ１５６をインク
リメントさせる。このクロックはサンプリング周波数Ｆ
Ｓの６４倍である。
【００６５】図８に示すのはキャリブレーション動作の
タイミング図である。ＣＡＬ／ＳＱＵＥＬＣＨ信号１６
６は、立ち上がりでキャリブレーション動作を開始させ
る。逐次近似制御回路１５４のＭＳＢはパルス１６６に
続く２番目のパルス１６７として表される。カウンタリ
セット信号１６９はパルス１６７と同時に生成され、１
０ビットカウンタ１５６への出力１６２となる。これは
１０ビットカウンタ１５６のカウント値を０にリセット
する。信号線１５９を通る１０ビットカウンタ１５６へ
のイネーブル入力ＥＮ２は、一定時間１６８の間、低電
位を維持する。この安定時間はＤＡＣの入力に新たな入
力値が加えられた後、一定時間内にＤＡＣを安定化させ
るためのものである。この入力値は全て論理０であり、
これを加算点２４に加える。一般的に、アナログローパ
スフィルタ２２はこの要求に応える基本的な回路構成で
ある。パルス１６５で示されるイネーブル入力信号ＥＮ
１は、１０２４クロック期間の間ハイである。このクロ
ックは１０ビットカウンタ１５６に入力されているのと
同一である。１０２４クロックのカウントはカウンタ１
６０で行われる。１０２４サイクルの最後でカウンタの
ＭＳＢ１６４はリセット信号としてサンプリングされる
。ＭＳＢ１６４がハイになっても、オフセットレジスタ
のビットはリセットされない。リセット動作はパルス１
６３で起こる。もしカウンタＭＳＢがローならば、その
ビットはゼロにリセットされる。そして、次の調整のた
めのＭＳＢの次のビットがセットされ、ＤＡＣは１６８
で示されるオフセット安定時間の間に安定化される。 そして、比較器出力は１０２４クロックサイクル期間の
間サンプリングされる。この操作が１６ビット全てに対
して行われる。
タイミング図である。ＣＡＬ／ＳＱＵＥＬＣＨ信号１６
６は、立ち上がりでキャリブレーション動作を開始させ
る。逐次近似制御回路１５４のＭＳＢはパルス１６６に
続く２番目のパルス１６７として表される。カウンタリ
セット信号１６９はパルス１６７と同時に生成され、１
０ビットカウンタ１５６への出力１６２となる。これは
１０ビットカウンタ１５６のカウント値を０にリセット
する。信号線１５９を通る１０ビットカウンタ１５６へ
のイネーブル入力ＥＮ２は、一定時間１６８の間、低電
位を維持する。この安定時間はＤＡＣの入力に新たな入
力値が加えられた後、一定時間内にＤＡＣを安定化させ
るためのものである。この入力値は全て論理０であり、
これを加算点２４に加える。一般的に、アナログローパ
スフィルタ２２はこの要求に応える基本的な回路構成で
ある。パルス１６５で示されるイネーブル入力信号ＥＮ
１は、１０２４クロック期間の間ハイである。このクロ
ックは１０ビットカウンタ１５６に入力されているのと
同一である。１０２４クロックのカウントはカウンタ１
６０で行われる。１０２４サイクルの最後でカウンタの
ＭＳＢ１６４はリセット信号としてサンプリングされる
。ＭＳＢ１６４がハイになっても、オフセットレジスタ
のビットはリセットされない。リセット動作はパルス１
６３で起こる。もしカウンタＭＳＢがローならば、その
ビットはゼロにリセットされる。そして、次の調整のた
めのＭＳＢの次のビットがセットされ、ＤＡＣは１６８
で示されるオフセット安定時間の間に安定化される。 そして、比較器出力は１０２４クロックサイクル期間の
間サンプリングされる。この操作が１６ビット全てに対
して行われる。
【００６６】プリセット入力１６１を受け取ると、逐次
近似制御回路は第２のモードとなる。プリセット入力１
６１は逐次近似動作において、ＭＳＢ以外のビットを最
初にセットできるようにする。さらに、プリセット入力
１６１が入力されると、ＣＡＬ／ＳＱＵＥＬＣＨ信号は
オフセットレジスタ２６の全てのビットをリセットしな
い。レジスタの値が維持されているので、より短い時間
で補正値を求めることができる。
近似制御回路は第２のモードとなる。プリセット入力１
６１は逐次近似動作において、ＭＳＢ以外のビットを最
初にセットできるようにする。さらに、プリセット入力
１６１が入力されると、ＣＡＬ／ＳＱＵＥＬＣＨ信号は
オフセットレジスタ２６の全てのビットをリセットしな
い。レジスタの値が維持されているので、より短い時間
で補正値を求めることができる。
【００６７】キャリブレーション制御回路４０は上述し
たように、外部リセット信号に応じて、ＣＡＬ／ＳＱＵ
ＥＬＣＨ信号を生成する。さらに、キャリブレーション
制御回路４０にはディジタル入力１１８が接続されてお
り、一定時間内に、ビットが全て論理０となったことを
検知する。この条件で、キャリブレーション制御回路４
０はＣＡＬ／ＳＱＵＥＬＣＨ信号を生成する。このよう
に、ＤＡＣの出力が真のゼロで入力値である場合は常に
、アナログ出力は全て低ノイズがグラウンドされる。 このモードに入ると、常にキャリブレーション制御回路
４０はカウンタ１５６のビット位置をリセットするので
、キャリブレーションはオフセット値０から始まらない
。むしろ、オフセットレジスタ２６に以前蓄えられたオ
フセット値より幾らか小さい値から始まる。こうすれば
、ビットコントロール回路４０により２分探索を全て行
う必要はなく、修正探索を行えば良い。
たように、外部リセット信号に応じて、ＣＡＬ／ＳＱＵ
ＥＬＣＨ信号を生成する。さらに、キャリブレーション
制御回路４０にはディジタル入力１１８が接続されてお
り、一定時間内に、ビットが全て論理０となったことを
検知する。この条件で、キャリブレーション制御回路４
０はＣＡＬ／ＳＱＵＥＬＣＨ信号を生成する。このよう
に、ＤＡＣの出力が真のゼロで入力値である場合は常に
、アナログ出力は全て低ノイズがグラウンドされる。 このモードに入ると、常にキャリブレーション制御回路
４０はカウンタ１５６のビット位置をリセットするので
、キャリブレーションはオフセット値０から始まらない
。むしろ、オフセットレジスタ２６に以前蓄えられたオ
フセット値より幾らか小さい値から始まる。こうすれば
、ビットコントロール回路４０により２分探索を全て行
う必要はなく、修正探索を行えば良い。
【００６８】上述したキャリブレーション手順はゼロオ
フセットに関する例であったが、デルタシグマ変調器１
６の利得を調整することができる。この調整には規定の
入力に対する低い電圧と高い電圧の２つの電圧測定が必
要である。規定の入力はオフセットレジスタ２６を通し
て加算点２４で足し合わされ測定される。演算が行われ
、デルタシグマ変調器の利得が調整される。これは１９
９０年７月２４日にアーリー等に付与された米国特許４
，９４３，８０７号に記載された発明に非常に似かよっ
ていることになる。ここに特許番号を付して実施例の一
部とする。
フセットに関する例であったが、デルタシグマ変調器１
６の利得を調整することができる。この調整には規定の
入力に対する低い電圧と高い電圧の２つの電圧測定が必
要である。規定の入力はオフセットレジスタ２６を通し
て加算点２４で足し合わされ測定される。演算が行われ
、デルタシグマ変調器の利得が調整される。これは１９
９０年７月２４日にアーリー等に付与された米国特許４
，９４３，８０７号に記載された発明に非常に似かよっ
ていることになる。ここに特許番号を付して実施例の一
部とする。
【００６９】要約すると、Ｄ／ＡコンバータのＤＣキャ
リブレーションシステムが提供されている。Ｄ／Ａコン
バータはキャリブレーションモードの場合、その入力が
論理“ロー”状態にされる。公知のオフセット電圧はＤ
ＡＣに入力され、その値は２分探索パターンで変動する
。その出力が真のゼロになると、このオフセット値はレ
ジスタに格納され、通常動作中、外部入力と加算される
。キャリブレーション中、その出力はディスエーブル状
態になり、グラウンドレベルに保持され、その出力が低
インピーダンス負荷になる。
リブレーションシステムが提供されている。Ｄ／Ａコン
バータはキャリブレーションモードの場合、その入力が
論理“ロー”状態にされる。公知のオフセット電圧はＤ
ＡＣに入力され、その値は２分探索パターンで変動する
。その出力が真のゼロになると、このオフセット値はレ
ジスタに格納され、通常動作中、外部入力と加算される
。キャリブレーション中、その出力はディスエーブル状
態になり、グラウンドレベルに保持され、その出力が低
インピーダンス負荷になる。
【００７０】実施態様について説明したが、種々の変更
，置き換え，修正は、特許請求の範囲により限定される
発明の精神およびその範囲から逸脱することなくおこな
うことができるものである。
，置き換え，修正は、特許請求の範囲により限定される
発明の精神およびその範囲から逸脱することなくおこな
うことができるものである。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、全体的に位相の線形性を実
現することができる。
上記のように構成したので、全体的に位相の線形性を実
現することができる。
【図１】キャリブレーションコントロールとオフセット
レジスタをもつＤＡＣシステムのディジタルとアナログ
部を示すブロック図である。
レジスタをもつＤＡＣシステムのディジタルとアナログ
部を示すブロック図である。
【図２】補間フィルタとサンプルホールド回路を示すブ
ロック図である。
ロック図である。
【図３】デルタシグマ変調器を示すブロック図である。
【図４】アナログローパスフィルタを構成するスイッチ
トキャパシタフィルタと連続フィルタを示す回路図であ
る。
トキャパシタフィルタと連続フィルタを示す回路図であ
る。
【図５】図４図示アンプ１３６の構成を示す図である。
【図６】図４図示サンプルホールド回路の構成を示す図
である。
である。
【図７】キャリブレーションコントロールシステムとオ
フセットレジスタの論理図である。
フセットレジスタの論理図である。
【図８】キャリブレーションコントロール回路のタイミ
ングを示すタイミング図である。
ングを示すタイミング図である。
１０ ディジタル部
１２ アナログ部
１４ 補間回路
１６ デルタシグマ変調器
２１ ＤＡＣ
２２ アナログフィルタ
２４ 加算回路
２８ アンプ
４０ キャリブレーション制御回路
４４ スイッチ
Claims (37)
- 【請求項１】 デジタル入力端子にデジタル入力信号
を受け、該デジタル入力信号のデジタル値に相当するア
ナログ出力レベルを有するアナログ出力信号を出力する
Ｄ／Ａコンバータと、前記デジタル入力端子のデジタル
入力値に対してオフセット値だけ前記アナログ出力レベ
ルを変化させるオフセット回路と、キャリブレーション
信号の発生に応答して、前記デジタル入力端子に予め定
めたデジタル入力値により予め定められたアナログ出力
値が出力されるように前記オフセット値を決定し、設定
するキャリブレーション回路とを備えたことを特徴とす
るＤ／ＡコンバータのＤＣオフセットキャリブレーショ
ンシステム。 - 【請求項２】 請求項１において、キャリブレーショ
ン回路はキャリブレーション信号の発生に応じてオフセ
ット値を決定することを特徴とするＤ／Ａコンバータの
ＤＣオフセットキャリブレーションシステム。 - 【請求項３】 請求項２において、オフセット回路は
、Ｄ／Ａコンバータの入力端子に配置され、デジタル入
力信号が印加されるデジタル加算点と、オフセット値を
デジタル値として格納し、その出力を前記加算点の第２
入力端子に入力するオフセットレジスタとを備えたこと
を特徴とするＤ／ＡコンバータのＤＣオフセットキャリ
ブレーションシステム。 - 【請求項４】 請求項３において、キャリブレーショ
ン回路は、デジタル入力信号を予め定めたキャリブレー
ションデジタル入力信号にする手段と、前記予め定めた
キャリブレーションデジタル入力信号が前記Ｄ／Ａコン
バータに入力されると、Ｄ／Ａコンバータのアナログ信
号のレベルをサンプリングするサンプリング回路と、前
記予め定めたキャリブレーションデジタル入力信号が前
記Ｄ／Ａコンバータに入力されると、前記アナログ出力
信号のレベルが予め定めたキャリブレーションアナログ
出力信号に等しくなるまで、前記オフセットレジスタの
オフセット値を変化させるレジスタ制御回路とを備えた
ことを特徴とするＤ／ＡコンバータのＤＣオフセットキ
ャリブレーションシステム。 - 【請求項５】 請求項４において、予め定めたキャリ
ブレーションデジタル入力信号は実質的にゼロであり、
予め定めたキャリブレーションアナログ出力信号は実質
的にゼロであることを特徴とするＤ／ＡコンバータのＤ
Ｃオフセットキャリブレーションシステム。 - 【請求項６】 請求項４において、Ｄ／Ａコンバータ
からのアナログ出力信号を受けるアナログ出力端子と、
キャリブレーション信号の発生に応じてアナログ出力を
アナログ出力端子から分離するディスエーブル回路と、
ディスエーブル回路によりアナログ出力端子がＤ／Ａコ
ンバータから分離されると、予め定めた電圧をアナログ
出力端子に印加する電圧制御回路とを備えたことを特徴
とするＤ／ＡコンバータのＤＣオフセットキャリブレー
ションシステム。 - 【請求項７】 請求項２において、Ｄ／Ａコンバータ
は、各デジタル入力信号のサンプリング周波数を増加さ
せる補間フィルタと、補間フィルタからの出力を受ける
サンプルホールド回路と、サンプルホールド回路の出力
をｎビットデジタルストリームに変換するｎビット量子
化回路と、ｎビット量子化回路の出力をアナログ信号に
変換するｎビットＤ／Ａコンバータと、ｎビットＤ／Ａ
コンバータの出力をフィルタリングして、その帯域外に
ある高周波情報を実質的に取り除くローパスアナログフ
ィルタとを備えたことを特徴とするＤ／Ａコンバータの
ＤＣオフセットキャリブレーションシステム。 - 【請求項８】 請求項７において、オフセット回路は
、サンプルホールド回路と量子化回路の間に配置したデ
ジタル加算点と、オフセット値をデジタル値として格納
し、オフセット値とサンプルホールド回路からの出力デ
ジタル信号を加算するための加算点の第２入力端子にそ
の出力を入力するオフセットレジスタとを備えたことを
特徴とするＤ／ＡコンバータのＤＣオフセットキャリブ
レーションシステム。 - 【請求項９】 請求項７において、ｎビット量子化回
路はデルタシグマ変調器を備えたことを特徴とするＤ／
ＡコンバータのＤＣオフセットキャリブレーションシス
テム。 - 【請求項１０】 請求項１において、Ｄ／Ａコンバー
タはデルタシグマＤ／Ａコンバータを備えたことを特徴
とするＤ／ＡコンバータのＤＣオフセットキャリブレー
ションシステム。 - 【請求項１１】 デジタル信号を入力するためのデジ
タル入力端子と、前記デジタル信号を入力し、入力され
たデジタル信号のサンプリング周波数を増加する補間部
と、該補間部から出力信号をデジタルストリームに変換
する量子化器と、前記デジタルストリームをアナログ信
号に変換するＤ／Ａコンバータと、該Ｄ／Ａコンバータ
により変換されたアナログ信号をフィルタリングするア
ナログローパスフィルタを含み、アナログ出力信号をア
ナログ出力ノードに出力するアナログ部と、デジタルオ
フセット値を格納するオフセットレジスタと、該オフセ
ットレジスタに格納されたオフセット値と前記デジタル
入力信号を該デジタル入力信号を前記量子化器に入力す
る前に加算する加算点と、キャリブレーション信号の発
生に応じて前記オフセット値を決定し、前記オフセット
値は、予め定めたデジタル入力値が前記加算点により加
算されると、前記予め定めたデジタル入力値により予め
定めたアナログ出力値を有する出力となるように、前記
キャリブレーション回路によりセットされるキャリブレ
ーション回路とを備えたことを特徴とするＤ／Ａコンバ
ータのＤＣオフセットキャリブレーションシステム。 - 【請求項１２】 請求項１１において、加算点は補間
部と量子化器の間に配置したことを特徴とするＤ／Ａコ
ンバータのＤＣオフセットキャリブレーションシステム
。 - 【請求項１３】 請求項１１において、量子化器はデ
ルタシグマ変調器を備え、１ビットデジタルストリーム
を出力することを特徴とするＤ／ＡコンバータのＤＣオ
フセットキャリブレーションシステム。 - 【請求項１４】 請求項１１において、補間部は、有
限インパルスレスポンス関数に対して予め定めた係数に
応じて、動作する有限インパルスレスポンス関数を用い
た補間フィルタと、該補間フィルタの出力をサンプリン
グし、サンプリング周波数を増加するサンプルホールド
回路とを備えたことを特徴とするＤ／ＡコンバータのＤ
Ｃオフセットキャリブレーションシステム。 - 【請求項１５】 請求項１１において、アナログフィ
ルタ部は、Ｄ／Ａコンバータの出力が入力されるスイッ
チトキャパシタローパスフィルタと、該スイッチトキャ
パシタローパスフィルタの出力が入力され、その出力が
アナログ出力ノードに出力される連続時間ローパスフィ
ルタとを備えたことを特徴とするＤ／ＡコンバータのＤ
Ｃオフセットキャリブレーションシステム。 - 【請求項１６】 請求項１１において、キャリブレー
ション回路は、デジタル入力信号を予め定めたキャリブ
レーションデジタル入力信号とする手段と、アナログ部
により出力されるアナログ出力信号のレベルをサンプリ
ングするサンプリング回路と、予め定めたキャリブレー
ション入力信号がデジタル入力信号として入力されると
、アナログ出力のレベルが予め定めたキャリブレーショ
ン出力信号と実質的に等しくなるまで、オフセットレジ
スタのオフセット値を変化させるレジスタ制御回路とを
備えたことを特徴とするＤ／ＡコンバータのＤＣオフセ
ットキャリブレーションシステム。 - 【請求項１７】 請求項１６において、予め定めたキ
ャリブレーションデジタル入力信号は実質的にゼロであ
り、予め定めたキャリブレーションアナログ出力信号は
実質的にゼロであることを特徴とするＤ／Ａコンバータ
のＤＣオフセットキャリブレーションシステム。 - 【請求項１８】 請求項１６において、キャリブレー
ション回路は、キャリブレーション信号の発生に応じて
、アナログ出力ノードをアナログローパスフィルタの出
力から分離するディスエーブル回路と、アナログ出力ノ
ードに予め定めた電圧を印加し、アナログ出力ノードは
アナログローパスフィルタとアナログ部からディスエー
ブル回路により分離される電圧制御回路とを備えたこと
を特徴とするＤ／ＡコンバータのＤＣオフセットキャリ
ブレーションシステム。 - 【請求項１９】 請求項１６において、レジスタ制御
回路は、２分探索アルゴリズムにのっとりオフセットレ
ジスタのオフセット値を変化させ、アナログ出力信号が
予め定めたキャリブレーションアナログ出力信号と実質
的に等しくなると、オフセットレジスタのオフセット値
をラッチすることを特徴とするＤ／ＡコンバータのＤＣ
オフセットキャリブレーションシステム。 - 【請求項２０】 請求項１１において、Ｄ／Ａコンバ
ータは、外部入力信号に応じてキャリブレーション制御
信号を発生する手段を備えたことを特徴とするＤ／Ａコ
ンバータのＤＣオフセットキャリブレーションシステム
。 - 【請求項２１】 請求項１１において、Ｄ／Ａコンバ
ータは、予め定めた値を有するデジタル入力信号に応じ
てキャリブレーション信号を発生する手段を備えたこと
を特徴とするＤ／ＡコンバータのＤＣオフセットキャリ
ブレーションシステム。 - 【請求項２２】 デジタル入力端子を供給するステッ
プと、アナログ出力端子を供給するステップと、デジタ
ル入力端子の入力信号をアナログ出力端子のアナログ出
力信号に変換し、該アナログ出力信号のレベルはデジタ
ル入力信号のレベルに対応するステップと、アナログ出
力レベルをデジタル入力端子の所定のデジタル入力値に
対してオフセット値だけオフセットするステップと、デ
ジタル入力端子の予め定めたデジタル入力値により、ア
ナログ出力端子の予め定めたアナログ出力値になるよう
に、オフセット値を決定するステップとを備えたことを
特徴とするＤ／ＡコンバータのＤＣオフセットキャリブ
レーション方法。 - 【請求項２３】 請求項２２において、オフセット値
を決定するステップは、キャリブレーション信号の発生
に応答することを特徴とするＤ／ＡコンバータのＤＣオ
フセットキャリブレーション方法。 - 【請求項２４】 請求項２３において、オフセット値
を決定するステップは、オフセット値がデジタル値であ
り、アナログ出力レベルをオフセット値だけオフセット
するステップは、オフセットレジスタを供給するステッ
プと、オフセットレジスタのオフセット値を格納するス
テップと、オフセットレジスタの出力とデジタル入力信
号を加算するステップとを備えたことを特徴とするＤ／
ＡコンバータのＤＣオフセットキャリブレーション方法
。 - 【請求項２５】 請求項２３において、オフセット値
を決定するステップは、デジタル入力信号を予め定めた
キャリブレーション入力信号にするステップと、デジタ
ル入力信号が予め定めたキャリブレーション入力信号に
されると、アナログ出力信号のレベルをサンプリングす
るステップと、デジタル入力信号が予め定めたキャリブ
レーション入力信号にされると、アナログ出力信号のレ
ベルが予め定めたキャリブレーションアナログ出力信号
と実質的に等しくなるまで、オフセット値を変化させる
ステップとを備えたことを特徴とするＤ／Ａコンバータ
のＤＣオフセットキャリブレーション方法。 - 【請求項２６】 請求項２５において、予め定めたキ
ャリブレーションデジタル入力信号はその値が実質的に
ゼロであり、予め定めたキャリブレーションアナログ出
力信号はその値が実質的にゼロであることを特徴とする
Ｄ／ＡコンバータのＤＣオフセットキャリブレーション
方法。 - 【請求項２７】 請求項２５において、オフセット値
を決定するステップは、キャリブレーション信号の発生
に応じてアナログ出力端子からアナログ出力信号を分離
するステップと、該ステップによりアナログ出力端子か
らアナログ出力信号が分離されると、アナログ出力端子
に予め定めた電圧を印加するステップとを備えたことを
特徴とするＤ／ＡコンバータのＤＣオフセットキャリブ
レーション方法。 - 【請求項２８】 請求項２３において、デジタル入力
信号をアナログ出力信号に変換するステップは、補間フ
ィルタによりデジタル入力信号をフィルタリングし、そ
のサンプリング周波数を増加するステップと、サンプル
ホールド回路により補間フィルタの出力を処理するステ
ップと、サンプルホールド回路の出力をｎビットデジタ
ルストリームに変換するステップと、ｎビットデジタル
ストリームをアナログ信号に変換するステップと、変換
して得られたアナログ信号をローパスアナログフィルタ
によりフィルタリングし、ローパスアナログフィルタリ
ングステップのバンド幅の外に存在する高周波情報を実
質的に除去するステップとを備えたことを特徴するＤ／
ＡコンバータのＤＣオフセットキャリブレーション方法
。 - 【請求項２９】 請求項２８において、オフセットす
るステップは、オフセットレジスタを供給するステップ
と、オフセット値をオフセットレジスタのデジタル値と
して格納するステップと、サンプルホールド回路の出力
をｎビットデジタルストリームに変換する前に、サンプ
ルホールド回路により出力されるデジタル信号とオフセ
ットレジスタの出力とを加算するステップとを備えたこ
とを特徴とするＤ／ＡコンバータのＤＣオフセットキャ
リブレーション方法。 - 【請求項３０】 請求項２８において、サンプルホー
ルド回路の出力をｎビットデジタルストリームに変換す
るステップは、デルタシグマ変調器によりサンプルホー
ルド回路の出力を処理するステップを備えたことを特徴
とするＤ／ＡコンバータのＤＣオフセットキャリブレー
ション方法。 - 【請求項３１】 デジタル入力端子にデジタル入力信
号を受けるステップと、デジタル入力信号のサンプリン
グ周波数を増加するステップと、増加されたサンプリン
グ周波数でデジタル信号をｎビットデジタルストリーム
に変換するステップと、ｎビットデジタルストリームを
アナログ信号に変換するステップと、アナログローパス
フィルタを供給するステップと、前記アナログローパス
フィルタにより変換されたアナログ信号をフィルタリン
グするステップと、オフセットレジスタを供給するステ
ップと、前記オフセットレジスタにデジタルオフセット
値を格納するステップと、デジタル入力信号をｎビット
デジタルストリームに変換する前に、オフセットレジス
タに格納されたデジタルオフセット値とデジタル入力信
号を加算するステップと、キャリブレーション信号の発
生に応答してオフセット値を決定し、デジタル入力端子
の予め定めたデジタル入力値により予め定めたアナログ
出力値を有する出力になるように、オフセット値がセッ
トされるステップとを備えたことを特徴とするＤ／Ａコ
ンバータのＤＣオフセットキャリブレーション方法。 - 【請求項３２】 請求項３１において、加算するステ
ップは、サンプリング周波数が増加された後で、かつ、
デジタル信号を１ビットデジタルストリームに変換する
前に、オフセットレジスタの出力とデジタル信号を加算
するステップを備えたことを特徴とするＤ／Ａコンバー
タのＤＣオフセットキャリブレーション方法。 - 【請求項３３】 請求項３１において、増加されたサ
ンプリング周波数によりデジタル信号を１ビットデジタ
ルストリームに変換するステップは、デルタシグマ変調
器により、増加されたサンプリング周波数でデジタル信
号を処理するステップを備えたことを特徴とするＤ／Ａ
コンバータのＤＣオフセットキャリブレーション方法。 - 【請求項３４】 請求項３１において、サンプリング
周波数を増加するステップは、有限インパルス応答関数
により、デジタル信号を処理する補間フィルタにより、
デジタル入力信号を処理するステップと、補間フィルタ
の出力をサンプルホールド回路により処理するステップ
とを備えたことを特徴とするＤ／ＡコンバータのＤＣオ
フセットキャリブレーション方法。 - 【請求項３５】 請求項３１において、オフセット値
を決定するステップは、デジタル入力信号を予め定めた
キャリブレーションデジタル入力信号にするステップと
、デジタル入力信号が予め定めたキャリブレーションデ
ジタル入力信号にされると、アナログローパスフィルタ
からのアナログ出力信号のレベルをサンプリングするス
テップと、デジタル入力信号が予め定めたキャリブレー
ションデジタル入力信号にされると、アナログ出力信号
のレベルが予め定めたキャリブレーションアナログ入力
信号に実質的に等しくなるまで、オフセットレジスタに
格納されているオフセット値を変化させるステップとを
備えたことを特徴とするＤ／ＡコンバータのＤＣオフセ
ットキャリブレーション方法。 - 【請求項３６】 請求項３５において、予め定めたキ
ャリブレーションデジタル入力信号はその値が実質的に
ゼロであり、予め定めたキャリブレーションアナログ出
力信号はその値が実質的にゼロであることを特徴とする
Ｄ／ＡコンバータのＤＣオフセットキャリブレーション
方法。 - 【請求項３７】 請求項３５において、アナログロー
パスフィルタからアナログ出力信号を受けるためのアナ
ログ出力端子を供給するステップと、キャリブレーショ
ン信号の発生に応じてアナログ出力端子からアナログ出
力信号を分離するステップと、分離するステップにより
、アナログ出力端子が分離されると、アナログ出力端子
に予め定めた電圧を印加するステップとを備えたことを
特徴とするＤ／ＡコンバータのＤＣオフセットキャリブ
レーション方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US571375 | 1984-01-16 | ||
| US07/571,375 US5087914A (en) | 1990-08-22 | 1990-08-22 | DC calibration system for a digital-to-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04245717A true JPH04245717A (ja) | 1992-09-02 |
| JP2994497B2 JP2994497B2 (ja) | 1999-12-27 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3205742A Expired - Lifetime JP2994497B2 (ja) | 1990-08-22 | 1991-08-16 | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム |
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| Country | Link |
|---|---|
| US (1) | US5087914A (ja) |
| JP (1) | JP2994497B2 (ja) |
| DE (1) | DE4127096C2 (ja) |
| GB (1) | GB2247369B (ja) |
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