JPH08330968A - オーバーサンプリング・ディジタル／アナログ変換器及びその補償方法 - Google Patents
オーバーサンプリング・ディジタル／アナログ変換器及びその補償方法Info
- Publication number
- JPH08330968A JPH08330968A JP340996A JP340996A JPH08330968A JP H08330968 A JPH08330968 A JP H08330968A JP 340996 A JP340996 A JP 340996A JP 340996 A JP340996 A JP 340996A JP H08330968 A JPH08330968 A JP H08330968A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- rate
- oversampling
- filter
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 アナログ・フィルタによる群遅延及び位相歪
みをディジタル領域で補償したディジタル／アナログ変
換器及びその補償方法を提供する。 【解決手段】 ディジタル・データ入力をオーバーサン
プリング・レート（ＯＳＲ）を乗算された入力サンプリ
ング・レート（ＦS ）に等しいレートでサンプリングす
る。アナログ・フィルタによる群遅延及び位相歪みを補
償するように、サンプリングして得たディジタル信号に
前記リプル及び／又は位相歪みの逆数を導入して、１ビ
ットのディジタル出力を得る。このディジタル出力をア
ナログ信号へ変換したのち、その雑音を前記アナログ・
フィルタで除去して、最終的なアナログ出力を得る。
みをディジタル領域で補償したディジタル／アナログ変
換器及びその補償方法を提供する。 【解決手段】 ディジタル・データ入力をオーバーサン
プリング・レート（ＯＳＲ）を乗算された入力サンプリ
ング・レート（ＦS ）に等しいレートでサンプリングす
る。アナログ・フィルタによる群遅延及び位相歪みを補
償するように、サンプリングして得たディジタル信号に
前記リプル及び／又は位相歪みの逆数を導入して、１ビ
ットのディジタル出力を得る。このディジタル出力をア
ナログ信号へ変換したのち、その雑音を前記アナログ・
フィルタで除去して、最終的なアナログ出力を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル／アナ
ログ変換器（ＤＡＣ）に関し、特に、単一の半導体チッ
プ上に形成され、リプル及び／又は位相歪みを補償する
ようにしたオーバーサンプリング・ディジタル／アナロ
グ変換器及びその補償方法に関する。
ログ変換器（ＤＡＣ）に関し、特に、単一の半導体チッ
プ上に形成され、リプル及び／又は位相歪みを補償する
ようにしたオーバーサンプリング・ディジタル／アナロ
グ変換器及びその補償方法に関する。
【０００２】
【従来の技術】オーバーサンプリング・ディジタル／ア
ナログ変換器（ＤＡＣ）はディジタル入力ワードを受け
取り、これらワードをアナログ出力に変換する。この種
の変換器におけるアナログ出力信号対雑音比（即ち、変
換器分解能）は、非常に高い（１４ないし１８ビット程
度）。
ナログ変換器（ＤＡＣ）はディジタル入力ワードを受け
取り、これらワードをアナログ出力に変換する。この種
の変換器におけるアナログ出力信号対雑音比（即ち、変
換器分解能）は、非常に高い（１４ないし１８ビット程
度）。
【０００３】典型的な従来技術によるオーバーサンプリ
ングＤＡＣチャネルには、アナログ部に接続されたディ
ジタル部が含まれている。通常、ディジタル部は、補間
フィルタにおいて入力サンプリング・レート（ＦS ）を
有するＮビットのディジタル入力を受け取っている。補
間フィルタは、入力データをサンプリングし、かつ１以
上のビットのディジタル出力を供給している。このディ
ジタル出力は、任意次数のものが可能でありかつ変調器
出力において量子化雑音の周波数スペクトルをシェーピ
ングするディジタル・オーバーサンプリング変調器に対
し、オーバーサンプリング比（ＯＳＲ）を乗算されたＦ
S （ＦS ・ＯＳＲ）に等しいレートで入力されるビット
数より大きくすることが可能とされる。ＯＳＲは、典型
的には、１６から２５６程度である。その最終的な目標
は、可能な限りナイキスト周波数より高い周波数の雑音
を除去することである。この変調器は、オーバーサンプ
リング・レート（ＯＳＲ）を乗算された入力サンプリン
グ・レート（ＦS ）に等しいレートで１以上のビットを
含む出力を供給する。後続段を簡単に実現するために
は、１ビットが好ましい。１ビット出力は最下位ビット
であるので、この点で回路における量子化雑音の影響は
大きい。この雑音は、変調器により周波数の関数として
シェーピングされる。
ングＤＡＣチャネルには、アナログ部に接続されたディ
ジタル部が含まれている。通常、ディジタル部は、補間
フィルタにおいて入力サンプリング・レート（ＦS ）を
有するＮビットのディジタル入力を受け取っている。補
間フィルタは、入力データをサンプリングし、かつ１以
上のビットのディジタル出力を供給している。このディ
ジタル出力は、任意次数のものが可能でありかつ変調器
出力において量子化雑音の周波数スペクトルをシェーピ
ングするディジタル・オーバーサンプリング変調器に対
し、オーバーサンプリング比（ＯＳＲ）を乗算されたＦ
S （ＦS ・ＯＳＲ）に等しいレートで入力されるビット
数より大きくすることが可能とされる。ＯＳＲは、典型
的には、１６から２５６程度である。その最終的な目標
は、可能な限りナイキスト周波数より高い周波数の雑音
を除去することである。この変調器は、オーバーサンプ
リング・レート（ＯＳＲ）を乗算された入力サンプリン
グ・レート（ＦS ）に等しいレートで１以上のビットを
含む出力を供給する。後続段を簡単に実現するために
は、１ビットが好ましい。１ビット出力は最下位ビット
であるので、この点で回路における量子化雑音の影響は
大きい。この雑音は、変調器により周波数の関数として
シェーピングされる。
【０００４】アナログ部は、単一ビット又は多ビットの
ＤＡＣにおける変調器の１ビット以上のディジタル出力
を受け取り、かつディジタル変調器の出力とアナログ・
スイッチド・キャパシタ・フィルタとの間のインタフェ
ースをなす。ＡＤＣは、基準電圧又はゼロ電圧を供給
し、これによって抵抗ラダー又はコンデンサ・アレーに
対する必要性と共に、多数ビットの変換に必要とされる
適正な部品整合に対する必要性をなくすので、非常に簡
単かつ単一ビットのために極めて線形にすることができ
る。
ＤＡＣにおける変調器の１ビット以上のディジタル出力
を受け取り、かつディジタル変調器の出力とアナログ・
スイッチド・キャパシタ・フィルタとの間のインタフェ
ースをなす。ＡＤＣは、基準電圧又はゼロ電圧を供給
し、これによって抵抗ラダー又はコンデンサ・アレーに
対する必要性と共に、多数ビットの変換に必要とされる
適正な部品整合に対する必要性をなくすので、非常に簡
単かつ単一ビットのために極めて線形にすることができ
る。
【０００５】
【発明が解決しようとする課題】通常、フィルタリング
操作は２段階で設けられ、その第１段階は４次変調器の
場合には通常約４次のスイッチド・キャパシタ・フィル
タであり、またその第２段階は通常２次又は３次の連続
時間再構築フィルタである。スイッチド・キャパシタ・
フィルタは、オーバーサンプリング・レートを乗算され
た入力サンプリング・レートに等しい変換速度で動作す
る。スイッチド・キャパシタ・フィルタの目的は、ナイ
キスト周波数より高い周波数の全ての又は可能な限りの
雑音を除去することである。スイッチド・キャパシタ・
フィルタは、典型的には、十分な帯域外雑音の減衰を得
ると共に、帯域内の位相及び振幅を変更することなく保
持するように、十分に急峻な遷移の帯域幅を備えた低域
通過フィルタである。従来技術のスイッチド・キャパシ
タ・フィルタは、帯域内減衰特性が平坦でありかつ位相
誤差が最小のときは、ロール・オフが遅いという問題が
あった。従って、ナイキスト周波数より上の望ましくな
い雑音が存在していた。スイッチド・キャパシタ・フィ
ルタの出力は、最終的な帯域外仕様が得られるように連
続時間フィルタに供給される。スイッチド・キャパシタ
・フィルタが帯域外雑音に関する全ての設計仕様に適合
したときは、連続時間フィルタは、オーバーサンプリン
グ技術の前提であるとする可能単極応答の簡単な再構築
フィルタに縮小される。
操作は２段階で設けられ、その第１段階は４次変調器の
場合には通常約４次のスイッチド・キャパシタ・フィル
タであり、またその第２段階は通常２次又は３次の連続
時間再構築フィルタである。スイッチド・キャパシタ・
フィルタは、オーバーサンプリング・レートを乗算され
た入力サンプリング・レートに等しい変換速度で動作す
る。スイッチド・キャパシタ・フィルタの目的は、ナイ
キスト周波数より高い周波数の全ての又は可能な限りの
雑音を除去することである。スイッチド・キャパシタ・
フィルタは、典型的には、十分な帯域外雑音の減衰を得
ると共に、帯域内の位相及び振幅を変更することなく保
持するように、十分に急峻な遷移の帯域幅を備えた低域
通過フィルタである。従来技術のスイッチド・キャパシ
タ・フィルタは、帯域内減衰特性が平坦でありかつ位相
誤差が最小のときは、ロール・オフが遅いという問題が
あった。従って、ナイキスト周波数より上の望ましくな
い雑音が存在していた。スイッチド・キャパシタ・フィ
ルタの出力は、最終的な帯域外仕様が得られるように連
続時間フィルタに供給される。スイッチド・キャパシタ
・フィルタが帯域外雑音に関する全ての設計仕様に適合
したときは、連続時間フィルタは、オーバーサンプリン
グ技術の前提であるとする可能単極応答の簡単な再構築
フィルタに縮小される。
【０００６】コスト及び消費電力を減少させるために
は、スイッチド・キャパシタ・フィルタの大きさを減少
させると共に、連続時間再構築フィルタが簡単かつ単極
応答を保持する適当なパフォーマンス（性能）を保持す
る必要がある。低次のフィルタを用いることにより、大
きさと消費電力が共に低減される。しかし、阻止帯域の
除去及び遷移帯域幅の仕様を満足させるために、チェビ
シェフ即ち楕円フィルタを用いる必要がある。更に、大
きなリプルを用いて（約２ｄｂ）狭い遷移帯域幅（即
ち、速いロールオフ）を達成しなければならない。従っ
て、スイッチド・キャパシタ・フィルタの大きさを減少
させる際には、仕様要求を満足させるために２つの問題
を解決する必要がある。これらの問題とは、（１）通過
帯域におけるリプル、及び（２）位相歪みである。
は、スイッチド・キャパシタ・フィルタの大きさを減少
させると共に、連続時間再構築フィルタが簡単かつ単極
応答を保持する適当なパフォーマンス（性能）を保持す
る必要がある。低次のフィルタを用いることにより、大
きさと消費電力が共に低減される。しかし、阻止帯域の
除去及び遷移帯域幅の仕様を満足させるために、チェビ
シェフ即ち楕円フィルタを用いる必要がある。更に、大
きなリプルを用いて（約２ｄｂ）狭い遷移帯域幅（即
ち、速いロールオフ）を達成しなければならない。従っ
て、スイッチド・キャパシタ・フィルタの大きさを減少
させる際には、仕様要求を満足させるために２つの問題
を解決する必要がある。これらの問題とは、（１）通過
帯域におけるリプル、及び（２）位相歪みである。
【０００７】
【課題を解決するための手段】リプル及び位相歪みの両
者はシステムのアナログ部に付加的なフィルタ段を付加
することにより処理され、そのオフセットは本質的に前
述の従来技術のシステムにおけるシステム出力に見られ
るリプル及び位相歪みの逆となる。アナログ部にこれら
フィルタを新たに付加すると、通常、付加的な消費電力
の必要性及びコスト（チップ上に更なる場所を必要とす
る）に関連した損失と、付加的な段の雑音及び歪みによ
るパフォーマンスの劣化とがある。従って、本発明によ
れば、本システムのディジタル部にディジタル的な較正
の利点を適用することにより、アナログ・フィルタリン
グにより導入される複雑さが減少される。
者はシステムのアナログ部に付加的なフィルタ段を付加
することにより処理され、そのオフセットは本質的に前
述の従来技術のシステムにおけるシステム出力に見られ
るリプル及び位相歪みの逆となる。アナログ部にこれら
フィルタを新たに付加すると、通常、付加的な消費電力
の必要性及びコスト（チップ上に更なる場所を必要とす
る）に関連した損失と、付加的な段の雑音及び歪みによ
るパフォーマンスの劣化とがある。従って、本発明によ
れば、本システムのディジタル部にディジタル的な較正
の利点を適用することにより、アナログ・フィルタリン
グにより導入される複雑さが減少される。
【０００８】要約すると、回路のディジタル部に無限イ
ンパルス応答（ＩＩＲ）ディジタル全通過フィルタリン
グを設けて、このような補償の前にスイッチド・キャパ
シタ・フィルタ内で測定される位相歪みの等化又は補償
を行う。ディジタル領域において群遅延及び位相歪みを
等化できるということは、アナログ・ポスト・フィルタ
リングに対する要求を軽減して、電力の低減及び使用面
積の軽減が可能な低次のフィルタリングを利用可能にさ
せるということである。これは、スイッチド・キャパシ
タ・フィルタ及びディジタル補償フィルタの両方が同一
のオーバーサンプリング・クロックを用いることによ
り、両フィルタにおけるフィルタのコーナー周波数を等
しく設定可能にするので、可能となる。スイッチド・キ
ャパシタ・フィルタにおけるリプル及びコーナー周波数
の精度は、増幅器が十分な帯域幅、スリュー・レート及
び利得を有するものと仮定すると、主としてキャパシタ
の整合により制限される（典型的には、約０．１％）。
ンパルス応答（ＩＩＲ）ディジタル全通過フィルタリン
グを設けて、このような補償の前にスイッチド・キャパ
シタ・フィルタ内で測定される位相歪みの等化又は補償
を行う。ディジタル領域において群遅延及び位相歪みを
等化できるということは、アナログ・ポスト・フィルタ
リングに対する要求を軽減して、電力の低減及び使用面
積の軽減が可能な低次のフィルタリングを利用可能にさ
せるということである。これは、スイッチド・キャパシ
タ・フィルタ及びディジタル補償フィルタの両方が同一
のオーバーサンプリング・クロックを用いることによ
り、両フィルタにおけるフィルタのコーナー周波数を等
しく設定可能にするので、可能となる。スイッチド・キ
ャパシタ・フィルタにおけるリプル及びコーナー周波数
の精度は、増幅器が十分な帯域幅、スリュー・レート及
び利得を有するものと仮定すると、主としてキャパシタ
の整合により制限される（典型的には、約０．１％）。
【０００９】存在するディジタル・フィルタの利点を利
用して、ディジタル領域に本発明のフィルタリング機能
を編成する方法は多数存在する。例えば、位相歪み又は
群遅延を等化するためには、全ての通過機能（即ち、極
及び零点が互いに逆数である。）を実現するＩＩＲフィ
ルタが必要である。ＩＩＲフィルタの次数は、所望の仕
様を満足させることにより設定される。ＩＩＲフィルタ
は、好ましくは、補間フィルタとディジタル・オーバー
サンプリング変調器との間に配置される。
用して、ディジタル領域に本発明のフィルタリング機能
を編成する方法は多数存在する。例えば、位相歪み又は
群遅延を等化するためには、全ての通過機能（即ち、極
及び零点が互いに逆数である。）を実現するＩＩＲフィ
ルタが必要である。ＩＩＲフィルタの次数は、所望の仕
様を満足させることにより設定される。ＩＩＲフィルタ
は、好ましくは、補間フィルタとディジタル・オーバー
サンプリング変調器との間に配置される。
【００１０】バイカッド(biquad)技術を用いてＩＩＲフ
ィルタを実現する一つの方法は、次式によりフィルタを
得ることである。
ィルタを実現する一つの方法は、次式によりフィルタを
得ることである。
【００１１】
【数１】 上式はリプル及び位相歪みの両方を補償する。１０次Ｉ
ＩＲフィルタは、例えば、５つのＩＩＲバイカッドを従
属接続することにより実現可能とされる。ただし、極及
び零点は公知の手法で“ｃ”及び“ｂ”の係数により設
定される。
ＩＲフィルタは、例えば、５つのＩＩＲバイカッドを従
属接続することにより実現可能とされる。ただし、極及
び零点は公知の手法で“ｃ”及び“ｂ”の係数により設
定される。
【００１２】付加的な機能を実行するために十分なクロ
ック・サイクルが存在する場合に、ＩＩＲフィルタを実
現する他の方法は、補間フィルタにこの機能を関連させ
ることである。この実現は、可能であるならば理想的で
ある。なぜならば、既存の算術演算ハードウエアの利点
を利用して、電力及びチップの面積に関して更に節減を
するからである。ＤＳＰのようなハードウエアが例えば
ＦＩＲ、ＩＩＲ等のフィルタリング機能を実現可能なこ
とは周知である。更に、通過帯域リプルは、ＩＩＲフィ
ルタを用いることにより、又は前述のように補間フィル
タのＦＩＲ機能に補償を関連させることにより、又は補
間フィルタの後かつ変調器の前にＩＩＲ機能を設けるこ
とにより、同じような形式で補償することが可能とされ
る。
ック・サイクルが存在する場合に、ＩＩＲフィルタを実
現する他の方法は、補間フィルタにこの機能を関連させ
ることである。この実現は、可能であるならば理想的で
ある。なぜならば、既存の算術演算ハードウエアの利点
を利用して、電力及びチップの面積に関して更に節減を
するからである。ＤＳＰのようなハードウエアが例えば
ＦＩＲ、ＩＩＲ等のフィルタリング機能を実現可能なこ
とは周知である。更に、通過帯域リプルは、ＩＩＲフィ
ルタを用いることにより、又は前述のように補間フィル
タのＦＩＲ機能に補償を関連させることにより、又は補
間フィルタの後かつ変調器の前にＩＩＲ機能を設けるこ
とにより、同じような形式で補償することが可能とされ
る。
【００１３】
【発明の実施の形態】図１を参照すると、ディジタル部
３及びアナログ部５を含む従来技術による通常のオーバ
ーサンプリング・ディジタル／アナログ変換器が示され
ている。ＤＡＣチャネルは、入力サンプリング・レート
（ＦS ）を有するＮビットのディジタル入力を供給する
ことにより、ディジタル部３から開始し、この入力サン
プリング・レート（ＦS ）は補間フィルタ７に対して、
ナイキスト・レート、又は対象のアナログ出力帯域幅の
２倍である。補間フィルタ７は、その入力データをサン
プリングし、オーバーサンプリング・レート（ＯＳＲ）
を乗算されたＦS である所望の周波数に変換して、その
周波数で１以上のビットのディジタル出力を供給する。
このディジタル出力はディジタル・オーバーサンプリン
グ変調器９に供給される。ディジタル・オーバーサンプ
リング変調器９は、任意の次数のものでよく、オーバー
サンプリング・レート（ＯＳＲ）を乗算された入力サン
プリング・レート（ＦS ）に等しいサンプリング・レー
トで１以上のビットを出力する。アナログ部５は単一ビ
ット又はマルチビットＤＡＣ１１を備えている。このＤ
ＡＣ１１は、ディジタル・オーバーサンプリング変調器
９と、オーバーサンプリング・レートを乗算された入力
サンプリング・レートに等しいクロック・レートで動作
するアナログのスイッチド・キャパシタ・フィルタ１３
との間のインタフェースをなす。スイッチド・キャパシ
タ・フィルタ１３は、典型的には、十分な中間帯域の雑
音減衰が得られるように、十分な遷移帯域幅を有する低
域通過フィルタであると共に、帯域内周波数範囲を変更
することはない。スイッチド・キャパシタ・フィルタ１
３及びこれに接続された連続時間フィルタ１５との組合
わせは、最終的な帯域外仕様を確保する。スイッチド・
キャパシタ・フィルタが帯域外雑音に関する全ての設計
仕様を満足させるのであれば、連続時間フィルタは、オ
ーバーサンプリング技術の前提である可能単極応答の簡
単な再構築フィルタに縮小される。
３及びアナログ部５を含む従来技術による通常のオーバ
ーサンプリング・ディジタル／アナログ変換器が示され
ている。ＤＡＣチャネルは、入力サンプリング・レート
（ＦS ）を有するＮビットのディジタル入力を供給する
ことにより、ディジタル部３から開始し、この入力サン
プリング・レート（ＦS ）は補間フィルタ７に対して、
ナイキスト・レート、又は対象のアナログ出力帯域幅の
２倍である。補間フィルタ７は、その入力データをサン
プリングし、オーバーサンプリング・レート（ＯＳＲ）
を乗算されたＦS である所望の周波数に変換して、その
周波数で１以上のビットのディジタル出力を供給する。
このディジタル出力はディジタル・オーバーサンプリン
グ変調器９に供給される。ディジタル・オーバーサンプ
リング変調器９は、任意の次数のものでよく、オーバー
サンプリング・レート（ＯＳＲ）を乗算された入力サン
プリング・レート（ＦS ）に等しいサンプリング・レー
トで１以上のビットを出力する。アナログ部５は単一ビ
ット又はマルチビットＤＡＣ１１を備えている。このＤ
ＡＣ１１は、ディジタル・オーバーサンプリング変調器
９と、オーバーサンプリング・レートを乗算された入力
サンプリング・レートに等しいクロック・レートで動作
するアナログのスイッチド・キャパシタ・フィルタ１３
との間のインタフェースをなす。スイッチド・キャパシ
タ・フィルタ１３は、典型的には、十分な中間帯域の雑
音減衰が得られるように、十分な遷移帯域幅を有する低
域通過フィルタであると共に、帯域内周波数範囲を変更
することはない。スイッチド・キャパシタ・フィルタ１
３及びこれに接続された連続時間フィルタ１５との組合
わせは、最終的な帯域外仕様を確保する。スイッチド・
キャパシタ・フィルタが帯域外雑音に関する全ての設計
仕様を満足させるのであれば、連続時間フィルタは、オ
ーバーサンプリング技術の前提である可能単極応答の簡
単な再構築フィルタに縮小される。
【００１４】本発明によれば、電力の低減及び面積の縮
小をディジタル形式によって容易に達成することができ
る付加的なフィルタリング段をディジタル部に設けるこ
とにより、ＤＡＣの改良が実現される。これは、スイッ
チド・キャパシタ・フィルタ及びディジタルフィルタの
両方が同一のオーバーサンプリング・クロックを用い
て、両フィルタにおけるフィルタのコーナー周波数を等
しく設定可能にするので、可能とする。スイッチド・キ
ャパシタ・フィルタにおけるリプル及びコーナー周波数
の精度は、主として、キャパシタの整合により制限され
るものであって、増幅器は十分な帯域幅、スルー・レー
ト及び利得を有するものとしている。
小をディジタル形式によって容易に達成することができ
る付加的なフィルタリング段をディジタル部に設けるこ
とにより、ＤＡＣの改良が実現される。これは、スイッ
チド・キャパシタ・フィルタ及びディジタルフィルタの
両方が同一のオーバーサンプリング・クロックを用い
て、両フィルタにおけるフィルタのコーナー周波数を等
しく設定可能にするので、可能とする。スイッチド・キ
ャパシタ・フィルタにおけるリプル及びコーナー周波数
の精度は、主として、キャパシタの整合により制限され
るものであって、増幅器は十分な帯域幅、スルー・レー
ト及び利得を有するものとしている。
【００１５】存在するディジタル・フィルタの利点を利
用してディジタル領域に本発明のフィルタリング機能を
編成する方法は多数ある。例えば、位相歪み又は群遅延
を等化するためには、全ての通過機能（即ち、極及び零
点は互いに逆数である。）を実現をするＩＩＲフィルタ
が必要である。ＩＩＲフィルタの次数は、所望の仕様を
満足させるように設定される。ＩＩＲフィルタは、好ま
しくは、図１のシステムに補償フィルタ１７を付加した
図２に示すように、補間フィルタの後に配置される。た
だし、補償フィルタ１７はＩＩＲフィルタであってもよ
い。
用してディジタル領域に本発明のフィルタリング機能を
編成する方法は多数ある。例えば、位相歪み又は群遅延
を等化するためには、全ての通過機能（即ち、極及び零
点は互いに逆数である。）を実現をするＩＩＲフィルタ
が必要である。ＩＩＲフィルタの次数は、所望の仕様を
満足させるように設定される。ＩＩＲフィルタは、好ま
しくは、図１のシステムに補償フィルタ１７を付加した
図２に示すように、補間フィルタの後に配置される。た
だし、補償フィルタ１７はＩＩＲフィルタであってもよ
い。
【００１６】バイカッド技術を用いたＩＩＲフィルタを
実現する一つの方法は、図３に従ったフィルタを設ける
ことであり、このフィルタは上述の式に従った回路であ
る。バイカッドＩＩＲフィルタは、フィード・フォワー
ド係数Ｃ0 、Ｃ1 及びＣ2 と、フィードバック係数ｂ1
及びｂ2 とを有する２段従属接続の積分器からなる。Ｉ
ＩＲフィルタの出力伝達関数は、係数ｂ1 及びｂ2 によ
って独立して調整可能な２つの極と、Ｃ0 、Ｃ1 及びＣ
2 によって独立して調整可能な２つの零点とを有する。
２Ｎ次ＩＩＲはＩＩＲバイカッドをＮ段を従属接続する
ことにより実現可能とされる。ただし、極及び零点は、
上式における係数“ｃ”及び“ｂ”により設定される。
ただし、“ｃ”は零点を発生し、また“ｂ”は極を発生
する。アナログ領域に発生する位相歪みの逆数を発生す
るように最適化が可能なある程度の位相誤差を有する全
ての通過関数は、公知方法により、極及び零点を移動さ
せることにより、得るものでもよい。
実現する一つの方法は、図３に従ったフィルタを設ける
ことであり、このフィルタは上述の式に従った回路であ
る。バイカッドＩＩＲフィルタは、フィード・フォワー
ド係数Ｃ0 、Ｃ1 及びＣ2 と、フィードバック係数ｂ1
及びｂ2 とを有する２段従属接続の積分器からなる。Ｉ
ＩＲフィルタの出力伝達関数は、係数ｂ1 及びｂ2 によ
って独立して調整可能な２つの極と、Ｃ0 、Ｃ1 及びＣ
2 によって独立して調整可能な２つの零点とを有する。
２Ｎ次ＩＩＲはＩＩＲバイカッドをＮ段を従属接続する
ことにより実現可能とされる。ただし、極及び零点は、
上式における係数“ｃ”及び“ｂ”により設定される。
ただし、“ｃ”は零点を発生し、また“ｂ”は極を発生
する。アナログ領域に発生する位相歪みの逆数を発生す
るように最適化が可能なある程度の位相誤差を有する全
ての通過関数は、公知方法により、極及び零点を移動さ
せることにより、得るものでもよい。
【００１７】付加的な関数を実行するための十分なクロ
ック・サイクルが存在するときに、ＩＩＲフィルタを実
現する他の方法は、この関数を補間フィルタ７に関連さ
せることによる。通過帯域のリプルは、ＩＩＲフィルタ
を用いることにより、又は補償を補間フィルタのＦＩＲ
関数に関連させることにより、同じような形式で補償可
能とされる。
ック・サイクルが存在するときに、ＩＩＲフィルタを実
現する他の方法は、この関数を補間フィルタ７に関連さ
せることによる。通過帯域のリプルは、ＩＩＲフィルタ
を用いることにより、又は補償を補間フィルタのＦＩＲ
関数に関連させることにより、同じような形式で補償可
能とされる。
【００１８】好ましい特定の実施の形態を参照して本発
明を説明したが、当該技術分野に習熟する者にとって多
くの変形及び変更が容易に明らかとなる。従って、特許
請求の範囲は、このような全ての変形及び変更を含むよ
うに従来技術の観点から可能な限り広く解釈されること
を意図している。
明を説明したが、当該技術分野に習熟する者にとって多
くの変形及び変更が容易に明らかとなる。従って、特許
請求の範囲は、このような全ての変形及び変更を含むよ
うに従来技術の観点から可能な限り広く解釈されること
を意図している。
【００１９】以上の説明に関して更に以下の項を開示す
る。
る。
【００２０】（１） （ａ）オーバーサンプリング・レ
ート（ＯＳＲ）を乗算された入力サンプリング・レート
（ＦS ）で多数ビット入力を受け取り、かつ前記オーバ
ーサンプリング・レート（ＯＳＲ）を乗算された入力サ
ンプリング・レート（ＦS）に等しいレートで１ビット
を有するディジタル出力を供給するディジタル変調器
と、（ｂ）前記変調器の出力を前記オーバーサンプリン
グ・レート（ＯＳＲ）を乗算されたサンプリング・レー
ト（ＦS ）でディジタル信号からアナログ信号へ変換す
る変換器と、（ｃ）前記アナログ信号からの雑音を除去
し、かつ既知のリプル及び／又は位相歪みを前記アナロ
グ信号に導入するアナログ・フィルタ手段と、（ｄ）デ
ィジタル・データ入力をサンプリングし、前記オーバー
サンプリング・レート（ＯＳＲ）を乗算された入力サン
プリング・レート（ＦS ）に等しいレートでディジタル
出力を供給し、かつ前記変調器に接続された前記アナロ
グ・フィルタ手段で導入された前記リプル及び／又は位
相歪みの逆数を実質的にディジタル的に導入するディジ
タル・フィルタ手段と、を備えているオーバーサンプリ
ング・ディジタル／アナログ変換器。
ート（ＯＳＲ）を乗算された入力サンプリング・レート
（ＦS ）で多数ビット入力を受け取り、かつ前記オーバ
ーサンプリング・レート（ＯＳＲ）を乗算された入力サ
ンプリング・レート（ＦS）に等しいレートで１ビット
を有するディジタル出力を供給するディジタル変調器
と、（ｂ）前記変調器の出力を前記オーバーサンプリン
グ・レート（ＯＳＲ）を乗算されたサンプリング・レー
ト（ＦS ）でディジタル信号からアナログ信号へ変換す
る変換器と、（ｃ）前記アナログ信号からの雑音を除去
し、かつ既知のリプル及び／又は位相歪みを前記アナロ
グ信号に導入するアナログ・フィルタ手段と、（ｄ）デ
ィジタル・データ入力をサンプリングし、前記オーバー
サンプリング・レート（ＯＳＲ）を乗算された入力サン
プリング・レート（ＦS ）に等しいレートでディジタル
出力を供給し、かつ前記変調器に接続された前記アナロ
グ・フィルタ手段で導入された前記リプル及び／又は位
相歪みの逆数を実質的にディジタル的に導入するディジ
タル・フィルタ手段と、を備えているオーバーサンプリ
ング・ディジタル／アナログ変換器。
【００２１】（２） 前記変調器はオーバーサンプリン
グ変調器であることを特徴とする第１項記載のオーバー
サンプリング・ディジタル／アナログ変換器。
グ変調器であることを特徴とする第１項記載のオーバー
サンプリング・ディジタル／アナログ変換器。
【００２２】（３） 前記ディジタル・フィルタは無限
インパルス応答フィルタを含むことを特徴とする第１項
記載のオーバーサンプリング・ディジタル／アナログ変
換器。
インパルス応答フィルタを含むことを特徴とする第１項
記載のオーバーサンプリング・ディジタル／アナログ変
換器。
【００２３】（４） 前記ディジタル・フィルタは無限
インパルス応答フィルタを含むことを特徴とする第１項
記載のオーバーサンプリング・ディジタル／アナログ変
換器。
インパルス応答フィルタを含むことを特徴とする第１項
記載のオーバーサンプリング・ディジタル／アナログ変
換器。
【００２４】（５） 前記ディジタル・フィルタ手段
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第１項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第１項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
【００２５】（６） 前記ディジタル・フィルタ手段
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第２項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第２項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
【００２６】（７） 前記ディジタル・フィルタ手段
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第３項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第３項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
【００２７】（８） 前記ディジタル・フィルタ手段
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第４項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
は、そのディジタル・データ入力をサンプリングして、
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給する補間フィルタと、前記アナ
ログ・フィルタ手段で導入された前記リプル及び／又は
位相歪みの逆数を実質的に前記補間フィルタの前記ディ
ジタル出力にディジタル的に導入する補償フィルタと、
を備えていることを特徴とする第４項記載のオーバーサ
ンプリング・ディジタル／アナログ変換器。
【００２８】（９） 前記補間フィルタは、次式で表わ
される伝達関数Ｈ（ｚ）
される伝達関数Ｈ（ｚ）
【００２９】
【数２】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第１項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第１項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００３０】（１０） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００３１】
【数３】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第２項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第２項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００３２】（１１） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００３３】
【数４】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第３項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第３項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００３４】（１２） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００３５】
【数５】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第４項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第４項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００３６】（１３） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００３７】
【数６】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第５項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第５項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００３８】（１４） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００３９】
【数７】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第６項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第６項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００４０】（１５） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００４１】
【数８】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第７項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第７項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００４２】（１６） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００４３】
【数９】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第８項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
とする第８項記載のオーバーサンプリング・ディジタル
／アナログ変換器。
【００４４】（１７） （ａ）オーバーサンプリング・
レート（ＯＳＲ）を乗算された入力サンプリング・レー
ト（ＦS ）で多数ビット入力を受け取り、かつ前記オー
バーサンプリング・レート（ＯＳＲ）を乗算された入力
サンプリング・レート（Ｆ S ）に等しいレートで少なく
とも１ビットを有するディジタル出力を供給するステッ
プと、（ｂ）前記変調器の出力を前記オーバーサンプリ
ング・レート（ＯＳＲ）を乗算されたサンプリング・レ
ート（ＦS ）でディジタル信号からアナログ信号へ変換
するステップと、（ｃ）アナログ・フィルタリングによ
り前記アナログ信号から雑音を除去し、かつ既知のリプ
ル及び／又は位相歪みを前記アナログ信号に導入するス
テップと、（ｄ）入力ディジタル・データをサンプリン
グし、かつ前記オーバーサンプリング・レート（ＯＳ
Ｒ）を乗算された入力サンプリング・レート（ＦS ）に
等しいレートでディジタル出力を供給し、前記アナログ
・フィルタリングによって導入された前記リプル及び／
又は位相歪みの逆数を実質的に前記入力ディジタル・デ
ータにディジタル的に導入して前記多数ビット信号を得
るステップと、を備えたオーバーサンプリング・ディジ
タル／アナログ変換器の補償方法。
レート（ＯＳＲ）を乗算された入力サンプリング・レー
ト（ＦS ）で多数ビット入力を受け取り、かつ前記オー
バーサンプリング・レート（ＯＳＲ）を乗算された入力
サンプリング・レート（Ｆ S ）に等しいレートで少なく
とも１ビットを有するディジタル出力を供給するステッ
プと、（ｂ）前記変調器の出力を前記オーバーサンプリ
ング・レート（ＯＳＲ）を乗算されたサンプリング・レ
ート（ＦS ）でディジタル信号からアナログ信号へ変換
するステップと、（ｃ）アナログ・フィルタリングによ
り前記アナログ信号から雑音を除去し、かつ既知のリプ
ル及び／又は位相歪みを前記アナログ信号に導入するス
テップと、（ｄ）入力ディジタル・データをサンプリン
グし、かつ前記オーバーサンプリング・レート（ＯＳ
Ｒ）を乗算された入力サンプリング・レート（ＦS ）に
等しいレートでディジタル出力を供給し、前記アナログ
・フィルタリングによって導入された前記リプル及び／
又は位相歪みの逆数を実質的に前記入力ディジタル・デ
ータにディジタル的に導入して前記多数ビット信号を得
るステップと、を備えたオーバーサンプリング・ディジ
タル／アナログ変換器の補償方法。
【００４５】（１８） 前記入力ディジタル・データを
サンプリングするステップは、そのディジタル・データ
入力をサンプリングする補間フィルタを設け、かつ前記
オーバーサンプリング・レート（ＯＳＲ）を乗算された
前記入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給させるステップと、前記アナロ
グ・フィルタ手段に導入された前記リプル及び／又は位
相歪みの逆数を実質的に前記補間フィルタの前記ディジ
タル出力にディジタル的に導入させる補償フィルタを設
けるステップと、を備えていることを特徴とする第１７
項記載のオーバーサンプリング・ディジタル／アナログ
変換器の補償方法。
サンプリングするステップは、そのディジタル・データ
入力をサンプリングする補間フィルタを設け、かつ前記
オーバーサンプリング・レート（ＯＳＲ）を乗算された
前記入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給させるステップと、前記アナロ
グ・フィルタ手段に導入された前記リプル及び／又は位
相歪みの逆数を実質的に前記補間フィルタの前記ディジ
タル出力にディジタル的に導入させる補償フィルタを設
けるステップと、を備えていることを特徴とする第１７
項記載のオーバーサンプリング・ディジタル／アナログ
変換器の補償方法。
【００４６】（１９） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【００４７】
【数１０】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第１７項記載のオーバーサンプリング・ディジタ
ル／アナログ変換器の補償方法。
とする第１７項記載のオーバーサンプリング・ディジタ
ル／アナログ変換器の補償方法。
【００４８】（２０） 前記補間フィルタは、次式で表
わされる伝達関数Ｈ（ｚ）
わされる伝達関数Ｈ（ｚ）
【数１１】 に従ったフィルタ（ｂ及びｃは係数）であることを特徴
とする第１８項記載のオーバーサンプリング・ディジタ
ル／アナログ変換器の補償方法。 （２１） オーバーサンプリング・レート（ＯＳＲ）を
乗算された入力サンプリング・レート（ＦS ）で多数ビ
ット入力を受け取り、かつ前記オーバーサンプリング・
レート（ＯＳＲ）を乗算された入力サンプリング・レー
ト（ＦS ）に等しいレートで１ビットを有するディジタ
ル出力を供給するディジタル変調器９と、前記変調器の
出力を前記オーバーサンプリング・レート（ＯＳＲ）を
乗算されたサンプリング・レート（ＦS ）でディジタル
信号からアナログ信号へ変換する変換器１１と、前記ア
ナログ信号からの雑音を除去し、かつ既知のリプル及び
／又は位相歪みを前記アナログ信号に導入するアナログ
・フィルタ１３と、そのディジタル・データ入力をサン
プリングし、前記オーバーサンプリング・レート（ＯＳ
Ｒ）を乗算された入力サンプリング・レート（ＦS ）に
等しいレートでディジタル出力を供給し、かつ前記変調
器に接続された前記アナログ・フィルタで導入された前
記リプル及び／又は位相歪みの逆数を実質的にディジタ
ル的に導入するディジタル・フィルタ７と、を備えたオ
ーバーサンプリング・ディジタル／アナログ変換器、及
びその補償方法。
とする第１８項記載のオーバーサンプリング・ディジタ
ル／アナログ変換器の補償方法。 （２１） オーバーサンプリング・レート（ＯＳＲ）を
乗算された入力サンプリング・レート（ＦS ）で多数ビ
ット入力を受け取り、かつ前記オーバーサンプリング・
レート（ＯＳＲ）を乗算された入力サンプリング・レー
ト（ＦS ）に等しいレートで１ビットを有するディジタ
ル出力を供給するディジタル変調器９と、前記変調器の
出力を前記オーバーサンプリング・レート（ＯＳＲ）を
乗算されたサンプリング・レート（ＦS ）でディジタル
信号からアナログ信号へ変換する変換器１１と、前記ア
ナログ信号からの雑音を除去し、かつ既知のリプル及び
／又は位相歪みを前記アナログ信号に導入するアナログ
・フィルタ１３と、そのディジタル・データ入力をサン
プリングし、前記オーバーサンプリング・レート（ＯＳ
Ｒ）を乗算された入力サンプリング・レート（ＦS ）に
等しいレートでディジタル出力を供給し、かつ前記変調
器に接続された前記アナログ・フィルタで導入された前
記リプル及び／又は位相歪みの逆数を実質的にディジタ
ル的に導入するディジタル・フィルタ７と、を備えたオ
ーバーサンプリング・ディジタル／アナログ変換器、及
びその補償方法。
【図１】従来技術によるディジタル／アナログ変換器シ
ステムのブロック図。
ステムのブロック図。
【図２】本発明によるオーバーサンプリング・ディジタ
ル／アナログ変換器システムのブロック図。
ル／アナログ変換器システムのブロック図。
【図３】伝達関数Ｈ（ｚ）により表わされた全通過ＩＩ
Ｒフィルタの回路図。
Ｒフィルタの回路図。
２，７ 補間フィルタ ９ ディジタル・オーバーサンプリング変調器 １１ ディジタル／アナログ変換器（ＤＡＣ） １３ スイッチド・キャパシタ・フィルタ １５ 連続時間フィルタ １７ 補償フィルタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月１６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 21/00 8842−5Ｊ Ｈ０３Ｈ 21/00 Ｈ０３Ｍ 3/04 9382−5Ｋ Ｈ０３Ｍ 3/04
Claims (2)
- 【請求項１】 （ａ）オーバーサンプリング・レート
（ＯＳＲ）を乗算された入力サンプリング・レート（Ｆ
S ）で多数ビット入力を受け取り、かつ前記オーバーサ
ンプリング・レート（ＯＳＲ）を乗算された入力サンプ
リング・レート（ＦS ）に等しいレートで１ビットを有
するディジタル出力を供給するディジタル変調器と、 （ｂ）前記変調器の出力を前記オーバーサンプリング・
レート（ＯＳＲ）を乗算されたサンプリング・レート
（ＦS ）でディジタル信号からアナログ信号へ変換する
変換器と、 （ｃ）前記アナログ信号からの雑音を除去し、かつ既知
のリプル及び／又は位相歪みを前記アナログ信号に導入
するアナログ・フィルタ手段と、 （ｄ）ディジタル・データ入力をサンプリングして、前
記オーバーサンプリング・レート（ＯＳＲ）を乗算され
た入力サンプリング・レート（ＦS ）に等しいレートで
ディジタル出力を供給し、かつ前記変調器に接続された
前記アナログ・フィルタ手段で導入された前記リプル及
び／又は位相歪みの逆数を実質的にディジタル的に導入
するディジタル・フィルタ手段と、を備えているオーバ
ーサンプリング・ディジタル／アナログ変換器。 - 【請求項２】 （ａ）オーバーサンプリング・レート
（ＯＳＲ）を乗算された入力サンプリング・レート（Ｆ
S ）で多数ビット入力を受け取り、かつ前記オーバーサ
ンプリング・レート（ＯＳＲ）を乗算された入力サンプ
リング・レート（ＦS ）に等しいレートで少なくとも１
ビットを有するディジタル出力を供給するステップと、 （ｂ）前記変調器の出力を前記オーバーサンプリング・
レート（ＯＳＲ）を乗算されたサンプリング・レート
（ＦS ）でディジタル信号からアナログ信号へ変換する
ステップと、 （ｃ）アナログ・フィルタリングにより前記アナログ信
号から雑音を除去し、かつ既知のリプル及び／又は位相
歪みを前記アナログ信号に導入するステップと、 （ｄ）入力ディジタル・データをサンプリングし、かつ
前記オーバーサンプリング・レート（ＯＳＲ）を乗算さ
れた入力サンプリング・レート（ＦS ）に等しいレート
でディジタル出力を供給し、前記アナログ・フィルタリ
ングによって導入された前記リプル及び／又は位相歪み
の逆数を実質的に前記入力ディジタル・データにディジ
タル的に導入して前記多数ビット信号を得るステップ
と、を備えた、オーバーサンプリング・ディジタル／ア
ナログ変換器の補償方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US37194795A | 1995-01-12 | 1995-01-12 | |
| US371947 | 1995-01-12 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330968A true JPH08330968A (ja) | 1996-12-13 |
Family
ID=23466062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP340996A Pending JPH08330968A (ja) | 1995-01-12 | 1996-01-11 | オーバーサンプリング・ディジタル／アナログ変換器及びその補償方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330968A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227593A1 (de) * | 2001-01-29 | 2002-07-31 | Siemens Aktiengesellschaft | Anordnung zum Laufzeitausgleich einer durch eine Nachbildung eines Hochfrequenzsignals auftretenden Laufzeitdifferenz |
| WO2002061947A1 (de) * | 2001-01-29 | 2002-08-08 | Siemens Aktiengesellschaft | Anordnung zum laufzeitausgleich einer durch eine nachbildung eines hochfrequenzsignals auftretenden laufzeitdifferenz |
| KR100470255B1 (ko) * | 2001-02-16 | 2005-02-07 | 루센트 테크놀러지스 인크 | 디지털 송신기 시스템 및 방법 |
| JP2010068319A (ja) * | 2008-09-11 | 2010-03-25 | Fujitsu Ltd | 群遅延特性補償装置及び群遅延特性補償方法 |
-
1996
- 1996-01-11 JP JP340996A patent/JPH08330968A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1227593A1 (de) * | 2001-01-29 | 2002-07-31 | Siemens Aktiengesellschaft | Anordnung zum Laufzeitausgleich einer durch eine Nachbildung eines Hochfrequenzsignals auftretenden Laufzeitdifferenz |
| WO2002061947A1 (de) * | 2001-01-29 | 2002-08-08 | Siemens Aktiengesellschaft | Anordnung zum laufzeitausgleich einer durch eine nachbildung eines hochfrequenzsignals auftretenden laufzeitdifferenz |
| US7249008B2 (en) | 2001-01-29 | 2007-07-24 | Nokia Siemens Networks Gmbh & Co. Kg | Arrangement for runtime compensation of a runtime difference arising through emulation of a high frequency signal |
| KR100470255B1 (ko) * | 2001-02-16 | 2005-02-07 | 루센트 테크놀러지스 인크 | 디지털 송신기 시스템 및 방법 |
| JP2010068319A (ja) * | 2008-09-11 | 2010-03-25 | Fujitsu Ltd | 群遅延特性補償装置及び群遅延特性補償方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5124705A (en) | Analog-to-digital signal converter comprising a multiple sigma-delta modulator | |
| JP3244597B2 (ja) | 制御されたポール−ゼロ場所を有するろ過を持つシグマ−デルタ・アナログ・デジタル変換器とその装置 | |
| Stewart et al. | Oversampling and sigma-delta strategies for data conversion | |
| US5369403A (en) | Dual quantization oversampling digital-to-analog converter | |
| Lee | for High Resolution Oversampling A/D Converters | |
| JP2704060B2 (ja) | 過サンプリング変換器 | |
| JP2994497B2 (ja) | Ｄ／ａコンバータのｄｃオフセットキャリブレーション方法とｄ／ａコンバータのｄｃオフセットキャリブレーションシステム | |
| US5084702A (en) | Plural-order sigma-delta analog-to-digital converter using both single-bit and multiple-bit quantizers | |
| JP2505328B2 (ja) | Ｄ／ａコンバ―タの位相応答線形化方法とｄ／ａコンバ―タ | |
| US7084797B2 (en) | Delta sigma modulating apparatus | |
| US10651870B2 (en) | Input path matching in pipelined continuous-time analog-to-digital converters | |
| US20080272946A1 (en) | Signal processing system using delta-sigma modulation having an internal stabilizer path with direct output-to-integrator connection | |
| JPH0793581B2 (ja) | シグマデルタアナログ／デジタル変換器 | |
| GB2266205A (en) | Calibrating a multi-bit delta-sigma modulator | |
| WO2008137711A2 (en) | Feed-forward circuitry and corresponding error cancellation circuit for cascaded delta-sigma modulator | |
| US5838270A (en) | Second order and cascaded 2-1 oversampled modulators with improved dynamic range | |
| EP0651518B1 (en) | Cascaded sigma-delta modulators | |
| EP0624290B1 (en) | Method for cascading sigma-delta modulators and a sigma-delta modulator system | |
| JPH08330967A (ja) | デルタ・シグマ変調回路 | |
| CN114301464A (zh) | 具备抑制混叠功能的Sigma-Delta模数转换器 | |
| JPH08330968A (ja) | オーバーサンプリング・ディジタル／アナログ変換器及びその補償方法 | |
| JP3362718B2 (ja) | マルチビット−デルタシグマａｄ変換器 | |
| EP0516221B1 (en) | Sample rate converting filter | |
| JPH08162961A (ja) | Ａ／ｄ変換器 | |
| KR0182034B1 (ko) | 시그마-델타 변조를 이용한 고차 잡음 정형 변조기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030324 |