DE4127096A1

DE4127096A1 - Gleichspannungs-kalibriereinrichtung fuer einen digital/analog-wandler

Info

Publication number: DE4127096A1
Application number: DE4127096A
Authority: DE
Inventors: Navdeep Singh Sooch; Jeffrey William Scott; Tadashi Tanaka
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1990-08-22
Filing date: 1991-08-16
Publication date: 1992-03-05
Anticipated expiration: 2011-08-17
Also published as: GB2247369A; DE4127096C2; US5087914A; GB2247369B; JPH04245717A; GB9116734D0; JP2994497B2

Description

Die vorliegende Erfindung betrifft allgemein Digital/Analog- Wandler, und sie betrifft im besonderen eine Kalibrierein richtung zur Beseitigung des Gleichspannungs-Offset vom Digital/Analog-Wandler, sowie dessen zugehörige analogen Rekonstruktions-Filter.

Im Bereich der digitalen Audiotechnik und Telekommunikation ist die Technologie der hochpräzisen und hochauflösenden Digital/Analog-Konvertierung (DAC) eine der Schlüsseltechno logien bei Analogschaltungen geworden. Üblicherweise wurde bisher für hochauflösende Digital/Analog-Wandlung entweder die Schaltungstechnik des belasteten Netzwerks mit Trimmung oder die Technik der Mehrfachschleifen-Integration benutzt. Beim belasteten Netzwerk war die Trimmung des belasteten Netzwerks mittels eines Lasers, dynamischer Abgleichelemente oder der Einsatz des digitalen Verfahrens unter Verwendung von Nur-Lese-Speichern (ROM) erforderlich. Dies ist notwendig im Hinblick auf die Umwandlungsgenauigkeit, welche zu einem großen Teil von der Anpassungsgenauigkeit des belasteten Netzwerks abhängt. Typischerweise läßt sich mit nicht abgegli chenen belasteten Netzwerken eine Genauigkeit von 14 Bit erzielen, wohingegen das abgeglichene Netzwerk eine Umwand lungsgenauigkeit von über 15 Bit erreichen kann. Bei der Schaltungstechnik mit Mehrfachschleifen-Integration sind andererseits Integratoren, Abtast- und Haltekreise und Strom quellen erforderlich, welche notwendigerweise sehr schnell und mit relativ hoher Präzision arbeitende Einrichtungen sein müssen. Die Realisierung von hochauflösenden Digital/Analog Wandlern unter Benutzung dieser letzteren Technologie ist schwierig wegen der Abtastladung und der Abtastkapazität, die über die Basisimpedanz des typischerweise in Bipolar-Technolo gie ausgeführten Transistors leckt.

Eine andere Technik, die in der DAC-Technologie großen Stel lenwert bekommen hat, ist die Umwandlung mit überhöhter Ab tastrate (Oversampling). Bei dieser wird typischerweise ein Delta-Sigma-Modulator in Verbindung mit üblichen Oversamp ling-Rauschunterdrückungsverfahren mittels digitaler Filter eingesetzt. Dabei wird vorzugsweise ein Interpolationsfilter benutzt, um die Abtastrate zu erhöhen und anschließend alles Abbildungs- und Quantisierungsrauschen bei F_s/2 und darüber herauszufiltern, wobei F_s die Eingangs-Abtastfrequenz ist. Das Ausgangssignal des Interpolationsfilters wird anschlie ßend in einem Abtast- und Haltekreis (Sample-and-Hold-Glied) weiter verarbeitet, um das Oversampling-Ausgangssignal zu erhalten. Wenn das Interpolationsfilter die Abtastrate um den Faktor 8 vervielfacht, könnte im Abtast- und Haltekreis eine weitere, ebenfalls 8fache Überhöhung der Abtastrate stattfin den, so daß sich insgesamt ein 64fach-Oversampling ergeben könnte. Der Delta-Sigma-Modulator nimmt das Ausgangssignal des kombinierten Interpolationsfilter- und Abtast- und Halte kreises auf und wandelt dieses Oversampling-Signal in einen 1-Bit-Datenstrom um. Dieses 1-Bit-Ausgangssignal steuert dann einen Digital/Analog-Wandler, welcher nur zwei analoge Poten tialebenen aufweist und aus diesem Grunde inhärent linear ist. Das Signal wird anschließend auf ein analoges Tiefpaß filter gegeben.

Mit der Technik der Störgeräuschunterdrückung durch Oversamp ling bei hochauflösenden Digital/Analog-Wandlern traten zwei Probleme auf: Gleichspannungs-Offset und Phasenlinearität. Der Digitalteil des Digital/Analog-Wandlers, umfassend das Interpolationsfilter, Sample-and-Hold-Glied und den Delta- Sigma-Modulator, kann so ausgelegt werden, daß er im wesent lichen phasenlinear arbeitet, und es kann auch ein Gleich spannungs-Offset vorgesehen werden. Wenn jedoch der Analog- Teil des Gesamt DA-Wandlersystems implementiert wird, bei spielsweise das analoge Tiefpaßfilter, dann kann dies zusätz lich zu einer Nichtlinearität des Phasenverlaufs zu einem zusätzlichen Gleichspannungs-Offset führen. Es ist sehr schwierig, im Analogteil des DA-Konvertersystems einen Gleich spannungs-Offset zu unterbinden und einen linearen Phasengang zu gewährleisten. Bei Anwendungen, wie beispielsweise Digi tal-Audio, werden dieser Gleichspannungs-Offset und die man gelnde Linearität des Phasengangs hörbar und führen zu einer Verminderung der angestrebten Audio-Qualität.

Angesichts dieser Nachteile liegt der Erfindung die Aufgabe zugrunde, ein Digital/Analog-Wandlersystem zu schaffen, bei dem eine Methode zur Kalibrierung des Gleichspannungs-Offsets für die kombinierten Digital/Analog-Teile des DA-Wandlers vorgesehen ist, und das sich durch einen linearen Über-Alles- Phasengang für das Gesamtsystem auszeichnet.

Zur Lösung dieses technischen Problems ist erfindungsgemäß ein Digital/Analog-Wandler mit einer integrierten Kalibrier einrichtung für die Justage des Gleichspannungs-Offsets vorge sehen. Das System umfaßt einen Digital/Analog-Konverter, der ein digitales Eingangssignal empfängt und an seinem Ausgang ein analoges Ausgangssignal abgibt, dessen analoges Spannungs niveau dem Wert des digitalen Eingangssignals entspricht. Es ist ein Offset-Schaltkreis vorgesehen, der für einen gegebe nen Wert des digitalen Eingangssignals das analoge Spannungs niveau durch einen Offset-Wert verschiebt. Eine ferner vorge sehene Kalibrierschaltung legt den Betrag der Offset-Spannung im Ansprechen auf die Erzeugung eines Kalibriersignals fest. Das Offset-Signal wird durch die Kalibrierschaltung in der Weise festgesetzt, daß ein vorbestimmter Wert des digitalen Eingangssignals auf dem Digital-Eingang zur Ausgabe eines analogen Ausgangssignals mit vorbestimmtem Wert führt.

Nach einem weiteren Aspekt der vorliegenden Erfindung funktio niert die Kalibrierschaltung so, daß sie den Offset-Wert durch Vergleichen des analogen Ausgangssignals mit dem vorbe stimmten digitalen Wert des Eingangssignals am Digital-Ein gang bestimmt, und den Wert der Offset-Spannung variiert, bis das analoge Ausgangssignal ungefähr mit dem vorbestimmten Wert des analogen Ausgangssignal übereinstimmt. Die Höhe der Offset-Spannung ist eine digitale Größe, die in einem Offset- Register abgespeichert wird. Eine Summierstelle ist am Ein gang des Digital/Analog-Wandlers vorgesehen, welcher das digitale Eingangssignal und der Ausgang des Offset-Registers zugeführt werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung drückt die Kalibrierschaltung den Eingang zum Digital/Analog-Wandler auf einen digitalen Eingangswert von nahezu Null. Der Ausgang des Digital/Analog-Wandlers wird dann abgetastet, und der Offset-Wert im Register wird so lange verändert, bis der Wert des analogen Ausgangs im wesentlichen zu Null wird. Ein an- und abschaltbarer Verstärker ist vorgesehen, der den Analog- Ausgang des Digital/Analog-Wandlers von einem Analog-Ausgang elektrisch trennt, und ferner ein Schalter, der den Analog- Ausgangspfad während des Kalibriervorgangs auf einer fest vorgebenen Spannung hält.

Nach einem weiteren Gedanken der vorliegenden Erfindung um faßt der Digital/Analog-Wandler ein Interpolationsfilter, das die Abtastrate des Digital/Analog-Wandlers erhöht und den interpolierten digitalen Wert an einen Delta-Sigma-Modulator ausgibt, der das Signal in einen digitalen 1-Bit-Datenstrom, der dann als Eingangssignal für einen 1-Bit-DA-Wandler dient, umwandelt. Ein zudem vorhandenes Tiefpaßfilter filtert den 1-Bit-DA-Wandler und stellt so das analoge Ausgangssignal bereit.

Ein Ausführungsbeispiel der Erfindung und die damit verbun denen Vorteile werden nachstehend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 den Digitalteil und den Analogteil eines Digital/Analog-Wandlers mit Kalibrier-Steuereinrichtung und Offset-Register, in einem Block schaltbild;

Fig. 2 das Interpolationsfilter und den Abtast- und Haltekreis des DA-Wand lers, in einem Blockschaltbild;

Fig. 3 den Delta-Sigma-Modulator, in einem Blockschaltbild;

Fig. 4, 4a und 4b schematische Schaltbilder des getakteten Kondensatorfilters und kontinuierlichen Filters, welches das analoge Tiefpaßfilter umfaßt;

Fig. 5 ein Logik-Diagramm für die Kali brier-Steuereinrichtung und das Offset-Register;

Fig. 5a ein Zeitdiagramm für den Kalibrier- Schaltkreis.

In Fig. 1 ist ein Digital/Analog-Konvertersystem (DAC) darge stellt. Das DA-Wandlersystem besteht aus einem Digitalteil 10 und einem Analogteil 12. Der Digitalteil 10 umfaßt teilweise einen Interpolationskreis 14, der ein Interpolationsfilter sowie einen Abtast- und Haltekreis einschließt. Der Digital teil 10 umfaßt ferner einen Delta-Sigma-Modulator 16. Der Digitalteil 10 bewirkt eine Umwandlung des an einem Ein gang 18 anstehenden digitalen Eingangssignals in einen digi talen 1-Bit-Datenstrom an einem Ausgang 20. Der Ausgang 20 ist gleichzeitig Eingang des Analogteils 12, wobei der Analog teil 12 im allgemeinen einen 1-Bit-DA-Wandler 21 und ein analoges Tiefpaßfilter 22 umfaßt. Obwohl hier ein Delta- Sigma-Modulator 16 dargestellt ist, kann selbstverständlich auch jeder andere Typ eines 1-Bit-Quantisierers oder ein Äquivalent eingesetzt werden, um die Umwandlung in einen digitalen 1-Bit-Datenstrom durchzuführen. Der Delta-Sigma- Modulator 16 wird hier eingesetzt, da er sich durch gute Leistung bei niedrigem Niveau und differentieller Nichtli nearität auszeichnet. Die allgemeine Arbeitsweise des Digital teils 10 ist bekannt und beispielsweise beschrieben in Yasuykui Matsuya, Kuniharu Uchimura, Atsushi Awaiti und Takayo Kaneko, "A 17-Bit Oversampling D-to-A Conversion Tech nology Using Multi-Stage Noise Shaping", IEEE J. of Solid- State Circuits, Vol. 24, No. 4, August 1989. Auf diesen Auf satz wird hier ergänzend Bezug genommen.

Der Ausgang des Interpolationskreises 14 ist mit dem Eingang eines Summierers 24 verbunden, dessen Ausgang mit dem Eingang des Delta-Sigma-Modulators 16 verbunden ist. Der andere Ein gang des Summierers 24 ist mit dem Ausgang eines Offset-Regi sters 26 verbunden. Der Inhalt des Offset-Registers 26 stellt einen Gleichspannungs-Offset bereit, der ausreicht, um jedes möglicherweise in dem in Fig. 1 dargestellten System auftre tende Gleichspannungsdrift-Problem zu korrigieren. Wie später noch erläutert werden wird, wird der Inhalt des Offset-Regi sters 26 bestimmt durch eine interne Kalibrierroutine.

Das Analogfilter 22 im Analogteil 12 ist mit einem Verstär ker 28 an seinem Ausgang versehen. Der positive Eingang des Verstärkers 28 ist an Masse angeschlossen, und sein negativer Eingang ist über ein Widerstandselement 30 mit dem Ausgang des Analogfilters 22 verbunden. Der Ausgang des Verstär kers 28 ist mit dem Eingang einer zweiten Verstärkerstufe 32 verbunden, und der Ausgang der zweiten Verstärkerstufe 32 ist verbunden mit dem einem Knotenpunkt 34 zugeordneten Pfad für den Analogausgang. Ein Widerstandselement 36 ist zwischen den negativen Eingang des Verstärkers 28 und den Knotenpunkt 34 geschaltet. Der Ausgang des Verstärkers 28 ist zu einem der Eingänge eines Gatters 38 geführt, dessen Ausgang mit dem Eingang eines Kalibrier-Steuerkreises 40 verbunden ist. Der andere Eingang des Gatters 38 ist durch den Kalibrier- Steuerkreis 40 mit einem Ausgang für ein Kalibrier/Squelch- Signal CAL/SQUELCH verbunden. Der Kalibrier-Steuerkreis 40 setzt den Inhalt des Offset-Registers 22 auf einen Offset- Wert. Der Kalibrier-Steuerkreis 40 verfügt ferner über einen Digital-Eingang 18 und einen Rücksetz-Eingang. Ausgangsseitig weist der Kalibrier-Steuerkreis 40 zudem eine Steuerleitung zu dem Interpolationskreis 14 auf, um dessen Ausgang auf alle Null-Werte während des Kalibrierzyklus zu zwingen. Zu Zwecken der Kalibrierung ist ein Schalter 44 am Analogausgang zwischen dem Knotenpunkt 34 und Masse vorgesehen. Steht der Knotenpunkt 34 mit Masse in Verbindung, so ist damit auch der Widerstand 36 über den Schalter 44 geerdet, wodurch der Verstärker 28 mit offenem Gegenkopplungszweig (open loop) betrieben wird und als Vergleicher arbeitet.

Im Betrieb initiiert der Kalibrier-Steuerkreis 40 eine interne Kalibrierprozedur, bei der erst der Ausgang des Interpolationskreises 14 in einen völligen Ruhezustand versetzt und dann der Inhalt des Offset-Registers 26 auf einen vorbestimmten Wert gesetzt wird. Dies ergibt das erste Eingangssignal für den Delta-Sigma-Modulator 16. Anschließend wird der Ausgang des Verstärkers 28 von dem Kalibrier- Steuerkreis 40 abgetastet, um festzustellen, ob das Signal am Ausgang des Analogfilters 22 über Null liegt. Wenn der Ausgang des Analogfilters 22 über Null liegt, so wird am Ausgang des Verstärkers 28 der Logikzustand "Null" anstehen. Wenn das Signal am Ausgang des Analogfilters 22 unter den Wert "Null" abfällt, so wird das Signal am Ausgang des Verstärkers 28 den logischen Wert "Eins" annehmen. Der Inhalt des Offset-Registers 26 wird so lange zum Durchlaufen einer Reihe von Werten veranlaßt, bis der Übergangspunkt am Ausgang des Verstärkers 28 gefunden ist; so wird der zutreffende Offset festgestellt, der am Ausgang des Analogfilters 22 einen Null-Wert und gleichzeitig einen Null-Wert am Eingang des Interpolationskreises 14 ergibt. Während des Kalibriervor gangs ist der Schalter 44 geschlossen und der ausgangsseitige Verstärker 32 hat kein Ausgangssignal. Obwohl in dieser Dar stellung der Summierer 24 zwischen dem Interpolationskreis 14 und dem Eingang des Delta-Sigma-Modulators 16 angeordnet ist, kann das Summierglied selbstverständlich auch am Digitalein gang des Interpolationskreises 14 vorgesehen sein. Jedoch hat sich herausgestellt, daß vom Schaltungsdesign her betrachtet der Abgleichvorgang zwischen dem Interpolationskreis und dem Delta-Sigma-Modulator 16 vorgenommen werden sollte.

In Fig. 2 ist nun das Blockschaltbild des Interpolations kreises 14 dargestellt, welcher das Interpolationsfilter und den Abtast- und Haltekreis (Sample-and Hold-Glied) enthält. Das Interpolationsfilter ist hier in einer dreistufigen Topo logie ausgeführt: Ein als 125 Abgriffe aufweisendes Halbband filter ausgeführtes 2fach- Interpolationsfilter 50, ein als 24 Abgriffe aufweisendes Filter ausgebildetes 2fach-Interpo lationsfilter 52 und ein als mit vier Abgriffen ausgestat tetes Filter ausgeführtes 2fach-Interpolationsfilter 54. Das Interpolationsfilter 50 arbeitet so, daß es die Abtastfre quenz für ein 18-Bit-Eingangssignal von 48 kHz auf ein 18-Bit-Signal von 96 kHz transformiert. Das Interpolations filter 52 arbeitet so, daß es die Abtastfrequenz von 96 kHz auf 192 kHz erhöht, und das 2fach-Interpolationsfilter 54 transformiert die Abtastrate von 192 kHz auf eine Abtastfre quenz von 384 kHz. Diese dreistufige Topologie wurde aus Gründen der Flächenausnutzung und im Hinblick auf effiziente Berechnung gewählt. Wie in einer parallelen Patentanmeldung des gleichen Anmelders näher beschrieben ist, hat das Interpo lationsfilter 52 die Aufgabe, den Phasen- und Frequenzgang des Analogfilters 22 im Analogteil 12 zu kompensieren. Aller dings können alle drei Interpolationsfilter 50, 52 und 54 dazu benutzt werden, diesen Phasen- und Frequenzgang auszu gleichen. Infolge der Ausstattung des Interpolations filters 50 mit einem Halbband-Filter, bei dem jeder andere Koeffizient Null ist, konnte eine wesentliche Reduzierung von Rechenvorgängen (z. B. Anzahl der Multiplikationen pro Se kunde) erzielt werden. Die Interpolationsfilter 52 und 54 sind ebenfalls mittels FIR-Filtern realisiert, wobei jedes dieser FIR-Filter die zugehörigen Filter-Koeffizienten in einem Speicher 56 abgespeichert hat.

Jedes FIR-Filter ist durch den Einsatz einer digitalen Signal verarbeitungseinheit (DSP, Digital Signal Processing) reali siert, welche im wesentlichen eine arithmetisch-logische Einheit (ALU, Arithmetic Logic Unit) ist, deren Eingänge im Multiplex-Verfahren betrieben werden, um die für die Filter funktion notwendigen Berechnungen auszuführen. Typischerweise werden digitale Filter durch eine Folge von in einer bestimm ten Reihenfolge auszuführenden Multiplikations- und Addi tions/Subtraktions-Schritten ausgeführt, wobei die Reihenfol ge sequentiell ist. Also werden die digitalen Daten des Ein gangs von jedem der FIR-Filter 50-54 gemäß dem im Speicher 56 abgespeicherten Koeffizienten verarbeitet. Dies ergibt die Filter- und Interpolationsfunktion für den Ausgang des die dritte Stufe darstellenden Interpolationsfilters 54.

Das Ausgangssignal von 384 kHz des die dritte Stufe darstel lenden Interpolationsfilters 54 ist gleichzeitig das Eingangs signal für einen 8fach-Abtast- und Haltekreis 58, der die Abtastfrequenz auf 3072 MHz erhöht. Dies ist dann das Ein gangssignal für die Summierstelle 24. Zusätzlich ist eine Steuerleitung 60 von dem Kalibrier-Steuerkreis 40 angeschlos sen. Diese Steuerleitung 60 bewirkt einen Über-Alles-Grundzu stand am Ausgang des Abtast- und Haltekreises 58 zu Zwecken des Kalibrierens, was nachstehend detailliert beschrieben wird.

Fig. 3 enthält ein Blockschaltbild des Delta-Sigma-Modula tors 16, welcher das digitale 18-Bit-Signal in einen 1-Bit Datenstrom umwandelt. Das Signal am Ausgang des Summierers 24 wird auf den Eingang eines Summierers 62 gegeben und dann einer ersten Integrierstufe 64 zugeleitet. Das Ausgangssignal der ersten Integrierstufe 64 wird auf den Eingang einer Sum mierstelle 66 gegeben, deren Ausgangssignal dem Eingang einer zweiten Integrierstufe 68 zugeführt wird. Das Ausgangssignal der zweiten Integrierstufe 68 wird auf den Eingang einer dritten Integrierstufe 70 gegeben. Der Ausgang der dritten Integrierstufe 70 ist auf den Eingang einer Summierstelle 72 geschaltet, deren Ausgangssignal auf den Eingang einer vier ten Integrierstufe 74 gegeben wird. Der Ausgang der vierten Integrierstufe 74 ist mit dem Eingang einer fünften Integrier stufe 76 verbunden. Die Ausgänge aller Integrierstufen 64, 68, 70, 74 und 76 sind jeweils mit dem Eingang einer Summier stelle 80 über Vorwärtskopplungspfade 82, 84, 86, 88 und 90 verbunden, wobei diesen die Koeffizienten a₁, a₂ a₃ a₄ und a₅ zugeordnet sind. Das Ausgangssignal der fünften Integrier stufe 76 wird über einen negativen Rückkopplungspfad 92 auf den Eingang der Summierstelle 72 gegeben, wobei diesem der Koeffizient b₂ zugeordnet ist. Das Minuszeichen am Eingang der Summierstelle 72 deutet eine Subtraktion an. Zusätzlich wird auch das Ausgangssignal von der fünften Integrier stufe 76 über einen positiven Vorwärtskopplungspfad 94 auf den Eingang der Summierstelle 72 gegeben, wobei diesem ein Koeffizient b₃ zugeordnet ist. Ein Pluszeichen am Eingang des Rückkopplungspfades 94 zur Summierstelle 72 deutet eine Addi tion an. Der Rückkopplungspfad 96 verbindet den Ausgang der dritten Integrierstufe mit dem Eingang der Summierstelle 66 am Eingang der zweiten Integrierstufe 68, wobei der Rückkopp lungspfad 96 eine negative Gegenkopplung darstellt und einen zugehörigen Koeffizienten b₁ hat.

Das Ausgangssignal der Summierstelle 80 ist gleichzeitig das Eingangssignal für einen 1-Bit-Quantisierer, der das Ausgangs signal der Summierstelle 80 in ein Signal umwandelt, welches den Endwert mit positivem oder negativem Vorzeichen annimmt. Das Ausgangssignal des Quantisierers 98 passiert eine Verzö gerungs-Übertragungsfunktion 100 und erscheint als Ausgangs signal auf der Leitung 102. Das Ausgangssignal auf der Lei tung 102 wird gleichzeitig über ein Funktionsglied 103 mit Koeffizientem g auf den Eingang der Summierstelle 62 gegeben, so daß es zu dem digitalen Eingangssignal des Delta-Sigma- Modulators 16 hinzuaddiert wird. Die Struktur der Schaltung gemäß Fig. 3 stellt somit einen Delta-Sigma-Modulator fünf ter Ordnung dar. Die Koeffizienten dieses Modulators fünfter Ordnung, wie er in Fig. 3 dargestellt ist, sind in der nach stehenden Liste 1 aufgeführt.

Liste 1

Koeffizienten des Delta-Sigma-Modulators

In Fig. 4 ist das schematische Blockschaltbild des Analog teils 12 mit dem Analogfilter 22 dargestellt. Das Analog filter 22 besteht aus zwei Abschnitten, nämlich einem getakte ten Kondensatorfilter 106 sowie einem kontinuierlichen Filter teil 108. Das getaktete Kondensatorfilter 106 enthält ein Tiefpaßfilter vierter Ordnung vom Butterworth-Typ, während der kontinuierliche Filter 108 von einem Butterworth-Tiefpaß filter zweiter Ordnung gebildet wird.

Das getaktete Kondensatorfilter 106 wird von vier getakteten Kondensatorstufen 110, 112, 114 und 116 gebildet. Das analoge Eingangssignal wird auf den positiven Eingang einer Summier stelle 118 gegeben, deren Ausgang mit dem Eingang der ersten getakteten Kondensatorstufe 110 verbunden ist. Das Ausgangs signal der getakteten Kondensatorstufe 110 wird auf den posi tiven Eingang einer Summierstelle 120 gegeben. Das Ausgangs signal der Summierstelle 120 wird auf den Eingang der zweiten getakteten Kondensatorstufe 112 gegeben, deren Ausgang mit dem positiven Eingang einer Summierstelle 122 verbunden ist. Das Ausgangssignal der Summierstelle 122 wird auf den Eingang der dritten getakteten Kondensatorstufe 114 gegeben, deren Ausgang mit dem positiven Eingang einer Summierstelle 124 verbunden ist. Das Ausgangssignal der Summierstelle 124 wird auf den Eingang einer getakteten Kondensatorstufe 116 gege ben, deren Ausgang mit einem Knotenpunkt 126 in Verbindung steht. Der Knotenpunkt 126 ist auf alle negativen Eingänge der Summierstellen 118, 120, 122 und 124 rückgekoppelt.

Das kontinuierliche Filter 108 ist mit seinem Eingang an den Knotenpunkt 126 angeschlossen, wobei der Knotenpunkt 126 über einen Widerstand 128 mit dem Knotenpunkt 130 verbunden ist. Ein Kondensator 132 ist mit einer Elektrode mit dem Knoten punkt 130 verbunden; seine andere Elektrode ist an Masse angeschlossen. Der Knotenpunkt 130 ist über einen Wider stand 134 mit dem negativen Eingang eines Verstärkers 136 verbunden; dessen positiver Eingang ist an Masse angeschlos sen. Der Verstärker 136 ist vorzugsweise ein zur Realisierung von Filtern geeigneter Operationsverstärker. Der Ausgang des Verstärkers 136 ist mit dem Analog-Ausgang am Knotenpunkt 138 verbunden. Der Knotenpunkt 138 ist über einen in Serie ge schalteten Kondensator 140 mit dem negativen Eingang des Verstärkers 136 verbunden. Gleichzeitig ist der Knoten punkt 138 über einen Widerstand 142 mit dem Knotenpunkt 130 verbunden. Ein Schalter 144 ist zwischen den Analog-Ausgangs pfad am Knotenpunkt 138 und Masse geschaltet. Das Steuer signal CAL/SQUELCH wird über eine Steuerleitung 146 sowohl dem Verstärker 136 als auch dem Schalter 144 zugeführt. Wie unten noch beschrieben werden wird, dient die Steuerlei tung 146 dazu, das Ausgangssignal des Verstärkers 136 von dem Knotenpunkt 138 für den Analog-Ausgang verschwinden zu lassen und überdies den Schalter 144 während des Kalibriervorgangs zu schließen. Dies veranlaßt dann die erste Verstärker stufe 136, als Vergleicher zu arbeiten.

Fig. 4a dient der detaillierten Beschreibung des Verstär kers 136. Dieser Verstärker 136 besteht aus einer ersten Stufe 148 und einer Ausgangsstufe 150. Die Ausgangsstufe 150 enthält zwei CMOS-Transistoren 152, von denen der eine mit seinem Source/Drain-Pfad zwischen positiver Spannung und dem Ausgangsknotenpunkt 138 schaltet und von denen der andere Transistor mit seinem Source/Drain-Pfad zwischen den Knoten punkt und Masse geschaltet ist. Die Transistoren 152 werden durch das CAL/SQUELCH-Signal auf der Leitung 146 gesteuert, um den Knotenpunkt 138 vom Ausgang der ersten Stufe 148 zu trennen. Der Ausgang der Stufe 148 stellt die Vergleichsope ration zur Verfügung, deren Ergebnissignal auf einen Eingang des Gatters 38 (vergleiche Fig. 1) gegeben wird. Der andere Eingang des Gatters 38 ist mit der Leitung 146 verbunden. Somit wird der Schalter 144 geschlossen und der Knoten punkt 138 mit Masse verbunden, sobald der Kalibriervorgang eingeleitet wird.

Ein Detail der getakteten Kondensatorstufen 110-116 ist in Fig. 4b dargestellt. Jede dieser Stufen weist eine Verstär kerstufe 143 auf, die einen zwischen ihrem negativen Eingang und dem Ausgang angeordneten Rückkopplungs-Kondensator 145 hat. Am Eingang ist ein geschalteter bzw. getakteter Kondensa tor 147 vorgesehen, der vom Ausgang der vorangehenden Summier stelle 118-124 mit zugehörigen, in der Nähe angeordneten Schaltern geschaltet wird. Die Schalter werden durch Signale Φ1 und Φ2 gesteuert. In gleicher Weise hat der Rückkopp lungszweig einen damit in Serie geschalteten getakteten Kon densator 149 und Zugang zum negativen Eingang des Verstär kers 143. Gleichartige Schalter sind in einer Anordnung von getakteten Kondensatoren vorgesehen und werden durch die Zeitsignale Φ1 und Φ2 gesteuert. Hierbei handelt es sich um eine übliche Schaltungsstruktur.

Ein den Kalibrier-Steuerkreis 40 näher erläuterndes Block schaltbild ist in Fig. 5 enthalten. Das Offset-Register ist ein 16-Bit-Register. Es ist eine Steuereinheit 154 für fort laufende Annäherung (Approximation) vorgesehen, welche über eine Schnittstelle mit dem Offset-Register 26 zusammen arbei tet. Das Offset-Register 26 hat 16 Bits, die von einem LSB (Last Significant Bit) bis zu einem MSB (Most Significant Bit) reichen. Die Steuereinheit 154 für fortlaufende Annähe rung ist dafür ausgelegt, entweder jedes Bit im Offset-Regi ster 26 auf den logischen Wert "Null" oder jedes Bit auf den logischen Wert "Eins" zu setzen. Die Steuereinheit 154 für sukzessive Annäherung ist dafür ausgelegt, anfangs alle Regi ster im Offset-Register 26 auf den logischen Wert "Null" zu setzen und anschließend jedes Bit, beginnend mit dem MSB, zu setzen und anschließend, sofern zweckmäßig, auf ein Rücksetz signal am Ende des Zyklus zu warten, welches bei seinem Er scheinen das Bit auf "Null" zurücksetzt, und dann den Zyklus mit dem nächst tieferen Bit fortzusetzen. Das CAL/SQUELCH- Signal stellt den Eingang für die Steuereinheit 154 für suk zessive Approximation auf der Leitung 146 dar und löst die Operation aus.

Ein ferner vorgesehener 10-Bit-Zähler 156 hat zwei Eingabe eingänge EN1 und EN2, die eine Ingangsetzung des Zäh lers 156 bewirken. Der Freigabeeingang EN1 ist über eine Leitung 159 mit einem Ausgang der Steuereinheit 154 für fort laufende Annäherung verbunden. Das Ausgangssignal auf der Leitung 159 wird durch einen internen Zähler 160 erzeugt. Von der Steuereinheit 154 wird ein Rücksetzsignal auf eine Lei tung 162 ausgegeben, um den 10-Bit-Zähler für jedes von der Steuereinheit 154 getestete Bit rückzusetzen. Das MSB des Zählers 156 erscheint als Ausgang auf der Leitung 164 zu einem Rücksetzeingang an der Steuereinheit 154 für fortlaufen de Annäherung. Wie später noch beschrieben wird, dient eine Leitung 164 und das darauf liegende Signal dazu, das über prüfte Bit vor einem Rücksetzen auf den logischen Wert "Null" zu schützen. Das Ausgangssignal des Vergleichers auf der Leitung 158 wird auf den Freigabeeingang EN2 gegeben und inkrementiert den Zähler 156, wenn es mit dem Takteingang kombiniert wird. Der Takteingang ist mit einem Signal beauf schlagt, welches das 64fache der Abtastfrequenz F_S ist.

In Fig. 5a ist ein Zeitdiagramm für den Kalibriervorgang dargestellt. Das CAL/SQUELCH-Signal ist durch ein Signal 166 repräsentiert, dessen ansteigende Flanke die Kalibrierproze dur startet. Das MSB der Steuereinheit 154 wird repräsentiert durch einen zweiten Impuls 167, welcher dem Impuls 166 folgt. Ein Zählerrücksetzsignal wird gleichzeitig mit dem Impuls 167 erzeugt und über die Leitung 162 an den Zähler 156 ausgege ben, um den Zählerstand darin auf Null rückzusetzen. Der Freigabeeingang EN1 des Zählers 156 auf der Leitung 159 wird für eine bestimmte Ruhezeit 168 auf niedrigem Spannungsniveau (low) gehalten. Diese Ruhezeit ist vorgesehen, um den Digi tal/Analog-Wandler für ein bestimmtes Zeitintervall nach Beaufschlagung des Eingangs des Digital/Analog-Wandlers mit einem neuen Eingangssignalwert zur Ruhe kommen zu lassen, wobei dieses Eingangssignal von allen logischen "Null"s am Eingang des Summierers 24 gebildet wird. Typischerweise ist das analoge Tiefpaßfilter 22 die primäre Komponente des Schaltkreises, die für dieses Erfordernis von Bedeutung ist. Die Freigabeleitung 159 ändert dann für 1.024 Takte ihr Span nungsniveau auf "Hoch", was durch einen Impuls 165 repräsen tiert wird, wobei dies der gleiche Takt ist, wie er dem Ein gang des 10-Bit-Zählers 156 zugeführt wird. Die Zählfunktion wird von einem Zähler 160 ausgeführt. Nach 1.024 Takten wird die MSB-Leitung 164 abgetastet, um ein Rücksetzsignal zu erhalten, welches dann, wenn es den Zustand "Hoch" hat, das betreffende Bit nicht rücksetzt. Die Rücksetzfunktion er scheint bei einem Impuls 163, welcher dann, wenn das MSB des Zählers niedriges Spannungsniveau (low) annimmt, zu einem Rücksetzen des Bits auf Null führt. Anschließend wird das auf das MSB nächstfolgende Bit gesetzt, kann der Digital/Analog- Wandler für die mit dem Bezugszeichen 168 versehene Offset- Ruhezeit in den Ruhezustand gehen und wird das Ausgangssignal des Vergleichers über 1.024 Takte abgetastet. Dies wird für alle 16 Bits fortgesetzt.

Die Steuereinheit für fortlaufende Annäherung kann in einem zweiten Arbeitsmodus ein Signal auf einem Preset-Eingang 161 empfangen. Der Preset-Eingang 161 bringt ein anderes Bit als das MSB dazu, das erste in der fortlaufenden Approximations- Routine zu sein. Zusätzlich setzt das CAL/SQUELCH-Signal nicht alle Bits im Offset-Register 26 auf Null, wenn das Preset-Signal 161 benutzt wird. Der Wert im Register wird festgehalten, so daß die Suche in kürzerer Zeit durchgeführt werden kann.

Der vorstehend beschriebene Kalibrier-Steuerkreis 40 ist dafür ausgelegt, daß er das CAL/SQUELCH-Signal im Ansprechen auf ein externes Rücksetzsignal generiert. Darüber hinaus ist das Kalibrier-Steuersignal dazu geschaffen, mit dem Digital- Eingang 18 verbunden zu werden und den Augenblick festzustel len, wenn alle dessen Bits für eine vorbestimmte Zeitdauer den logischen Wert "Null" haben. Sofern dieser Zustand vor liegt, erzeugt der Kalibrier-Steuerkreis 40 das CAL-SQUELCH- Signal. Auf diese Weise wird ein mit Masse verbundener Aus gang immer dann geschaffen, wenn der Ausgang des Digital/ Analog-Wandlers einen echten Null-Eingangswert annimmt. Immer dann, wenn dieser Zustand auftritt, setzt der Kalibrier- Steuerkreis 40 den Bit-Zähler 156 zurück, so daß die Kalibrie rung nicht von einem Offset-Wert von Null aus begonnen wird. Vielmehr beginnt diese mit einem Offset-Wert, der geringfügig geringer ist als der im Offset-Register 26 zuvor eingespei cherte Offset-Wert. Es ist deshalb nicht notwendig, die gesam te binäre Suche, die von der Bit-Steuereinheit 154 durchge führt wird, zu durchlaufen, sondern statt dessen einen modifi zierten Suchlauf.

Obwohl vorstehend der Kalibriervorgang hinsichtlich eines Null-Offsets beschrieben wurde, könnte der Verstärkungsfaktor des Delta-Sigma-Modulators auch eingestellt werden. Dies würde für ein bekanntes Eingangssignal die Messung von zwei Spannungen, nämlich einer niedrigen Spannung sowie einer hohen Spannung, erforderlich machen. Das bekannte Eingangs signal könnte in der Summierstelle 24 durch das Offset-Regi ster 26 aufaddiert werden, und es könnte dann eine Messung erfolgen. Eine Berechnung könnte durchgeführt werden, und der Verstärkungsfaktor des Delta-Sigma-Modulators könnte eingere gelt werden. Dies wäre eine ähnliche Vorgehensweise, wie sie in dem US-Patent Nr. 49 43 807 (Early) vom 24. Juli 1990 beschrieben ist.

Es soll nochmals zusammengefaßt werden, daß hier eine Gleich spannungs-Kalibriereinrichtung für einen Digital/Analog-Wand ler vorgeschlagen wird. Der Digital/Analog-Wandler wird in einen Kalibriermodus versetzt, und sein Eingang wird auf den logischen Zustand "low" gesetzt. Eine bekannte Offset-Span nung wird dann dem Digital/Analog-Wandler zugeführt und deren Wert wird nach einem binären Suchraster variiert. Wenn das Ausgangssignal echt zu Null geworden ist, wird der Betrag der Offset-Spannung in dem Register abgespeichert und anschlie ßend zu dem externen Eingangssignal während des normalen Betriebs hinzuaddiert. Während des Kalibriervorgangs wird das Ausgangssignal unterdrückt und auf Massepotential gehalten, um den Ausgang mit einer niedrigen Impedanz abzuschließen.

Obwohl vorstehend ein bevorzugtes Ausführungsbeispiel detail liert beschrieben ist, können darin auch verschiedene Abände rungen, Ersetzungen und Abweichungen vorgenommen werden, ohne die grundlegenden Gedanken und Prinzipien der Erfindung zu verlassen.

Verzeichnis der Bezugsziffern

10 Digitalteil
12 Analogteil
14 Interpolationskreis
16 Delta-Sigma-Modulator
18 Digital-Eingang
20 Analog-Ausgang
21 Digital-Analog-Wandler (DAC)
22 Tiefpaßfilter
24 Summierer
26 Offset-Register
28 Verstärker
30 Widerstandselement
32 (zweite) Verstärkerstufe
34 Knotenpunkt
36 Widerstand
38 Gatter
40 Kalibriersteuerkreis
44 Schalter
50 Interpolationsfilter
52 Interpolationsfilter
54 Interpolationsfilter
56 Speicher
58 Abtast- und Haltekreis (Sample-and-Hold-Glied)
60 Steuerleitung
62 Summierstelle
64 (erste) Integrierstufe
66 Summierstelle
68 (zweite) Integrierstufe
70 (dritte) Integrierstufe
72 Summierstelle
74 (vierte) Integrierstufe
76 (fünfte) Integrierstufe
80 Summierstelle
82 Vorwärtskopplungspfad
84 Vorwärtskopplungspfad
86 Vorwärtskopplungspfad
88 Vorwärtskopplungspfad
90 Vorwärtskopplungspfad
92 Rückkopplungspfad
94 Rückkopplungspfad
96 Gegenkopplungszweig
98 1-Bit-Quantisierer
100 Verzögerungs-Übertragungsfunktion
102 Leitung
103 Funktionsglied
106 getaktetes Kondensatorfilter
108 kontinuierliches Filter
110 Kondensatorstufe
112 Kondensatorstufe
114 Kondensatorstufe
116 Kondensatorstufe
118 Summierstelle
120 Summierstelle
122 Summierstelle
124 Summierstelle
126 Knotenpunkt
128 Widerstand
130 Knotenpunkt
132 Kondensator
134 Widerstand
136 Verstärker
138 Knotenpunkt
140 Kondensator
142 Widerstand
143 Verstärkerstufe
144 Schalter
145 Rückkopplungs-Kondensator
146 Steuerleitung
147 Kondensator
148 (erste) Stufe
149 Kondensator
150 Ausgangsstufe
152 Transistoren
154 Steuereinheit
156 10-Bit-Zähler
159 Leitung
160 Zähler
161 Preset-Eingang
162 Leitung
164 Leitung
165 Impuls
166 Signal
167 Impuls
168 Ruhezeit
169 Rücksetzsignal

Claims

1. Digital/Analog-Wandler mit integrierter Kalibrierein richtung, gekennzeichnet durch

- einen Digital/Analog-Wandler (21), der ein digitales Eingangssignal an einem Digitaleingang (18) aufnimmt und ein analoges Ausgangssignal mit einem dem Digitalwert des digitalen Eingangssignals entsprechenden analogen Ausgangs niveau an seinem Ausgang abgibt;
- einen Offset-Schaltkreis zur Verschiebung des Ausgangs niveaus um eine Offset-Spannung für einen gegebenen digita len Eingangswert am Digitaleingang (18); und
- einen Kalibrier-Schaltkreis zur Bestimmung der Offset-Span nung im Ansprechen auf die Erzeugung eines Kalibriersig nals, wobei die Offset-Spannung durch den Kalibrier-Schalt kreis in der Weise festgesetzt wird, daß ein vorbestimmter Wert des digitalen Eingangssignals am Digitaleingang (18) ein Ausgangssignal mit vorbestimmtem analogen Ausgangswert ergibt.

2. Digital/Analog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß der Kalibrier-Schaltkreis den Wert der Offset-Spannung im Ansprechen auf die Erzeugung eines Kalibriersignals bestimmt.

3. Digital/Analog-Wandler nach Anspruch 2, dadurch ge kennzeichnet, daß der Offset-Schaltkreis um faßt:

- einen im Eingangsteil des Digital/Analog-Wandlers vorgesehenen digitalen Summierer (24), dem über seinen einen Eingang das digitale Eingangssignal zugeführt wird; und
- ein Offset-Register (26) zur Abspeicherung des Betrags der Offset-Spannung als Digitalwert, wobei der Ausgang dieses Offset-Registers (26) einem zweiten Eingang des digitalen Summierers (24) zugeführt wird, um zu dem digitalen Ein gangssignal hinzuaddiert zu werden.

4. Digital/Analog-Wandler nach Anspruch 3, dadurch ge kennzeichnet, daß der Kalibrier-Schaltkreis umfaßt:

- eine Einrichtung, die das digitale Eingangssignal auf ein vorbestimmtes digitales Kalibrier-Eingangssignal zwingt;
- eine Abtastschaltung zum Abtasten des analogen Ausgangs- Spannungsniveaus des analogen Ausgangssignals des Digital/ Analog-Wandlers, wenn das vorbestimmte digitale Kalibrier- Eingangssignal auf den Digital/Analog-Wandler gegeben wird; und
- eine Register-Steuerschaltung, die den Wert der Offset- Spannung in dem Offset-Register (26) so lange variiert, bis das analoge Ausgangs-Spannungsniveau des analogen Ausgangs signals im wesentlichen mit dem vorbestimmten analogen Kalibrier-Ausgangssignal übereinstimmt, wenn das vorbe stimmte digitale Kalibrier-Eingangssignal auf den Digital/ Analog-Wandler gegeben wird.

5. Digital/Analog-Wandler nach Anspruch 4, dadurch ge kennzeichnet, daß das vorbestimmte digitale Kalibrier-Eingangssignal einen Wert von ungefähr "Null" hat, und das vorbestimmte analoge Kalibrier-Ausgangssignal einen Wert von ungefähr "Null" hat.

6. Digital/Analog-Wandler nach Anspruch 4, dadurch ge kennzeichnet, daß er zusätzlich umfaßt:

- einen Analog-Ausgangsanschluß (34) zur Übernahme des analogen Ausgangssignals vom Digital/Analog-Umwandler;
- einen Unterdrückungs-Schaltkreis, der das analoge Ausgangs signal von dem Analog-Ausgangsanschluß (34) im Ansprechen auf die Erzeugung des Kalibriersignals fernhält; und
- einen Spannungs-Steuerschaltkreis, der den Analog-Ausgangs anschluß (34) auf eine vorbestimmte Spannung setzt, wenn der Analog-Ausgangsanschluß durch den Unterdrückungs-Schalt kreis vom Ausgangssignal des Digital/Analog-Wandlers iso liert wird.

7. Digital/Analog-Wandler nach Anspruch 2, dadurch ge kennzeichnet, daß der Digital/Analog-Wandler enthält:

- ein Interpolationsfilter (14, 50, 52, 54) zur Erhöhung der Abtastfrequenz für jedes digitale Eingangssignal;
- ein Abtast- und Haltekreis (58), dem das Ausgangssignal des Interpolationsfilters (14, 50, 52, 54) zugeführt wird;
- ein n-Bit-Quantisierer, der das Ausgangssignal des Abtast- und Haltekreises (58) in einen digitalen n-Bit-Datenstrom umwandelt;
- ein n-Bit-Digital/Analog-Wandler (21), der das Ausgangs signal des n-Bit-Quantisierers in ein konvertiertes analo ges Signal umwandelt; und
- ein analoges Tiefpaßfilter (22), welches das Ausgangssignal des n-Bit-Digital/Analog-Wandlers (21) filtert, um dessen hochfrequente Signalanteile, die außerhalb der Bandbreite des analogen Tiefpaßfilters (22) liegen, im wesentlichen auszufiltern.

8. Digital/Analog-Wandler nach Anspruch 7, dadurch ge kennzeichnet, daß der Offset-Schaltkreis um faßt:

- einen digitalen Summierer (24), der zwischen dem Abtast- und Haltekreis (58) und dem Quantisierer vorgesehen ist; und
- ein Offset-Register (26) zur Abspeicherung der Offset- Spannung als digitaler Wert, wobei das Ausgangssignal dieses Offset-Registers (26) dem zweiten Eingang des Summierers (24) zugeführt wird, so daß der Offset-Wert zu dem digitalen Ausgangssignal des Abtast- und Haltekrei ses (58) hinzuaddiert wird.

9. Digital/Analog-Wandler nach Anspruch 7, dadurch ge kennzeichnet, daß der n-Bit-Quantisierer einen Delta-Sigma-Modulator (16) enthält.

10. Digital/Analog-Wandler nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß der Digital/ Analog-Wandler einen Delta-Sigma-Digital/Analog-Wandler ent hält.

11. Digital/Analog-Wandler mit integrierter Kalibriereinrich tung, gekennzeichnet durch:

- einen Digital-Eingang (18), dem ein digitales Eingangs signal zugeführt wird;
- eine Interpolations-Stufe, die das digitale Eingangssignal empfängt und dessen Abtastfrequenz heraufsetzt; und
- einen Quantisierer, der das Ausgangssignal der Interpola tionsstufe aufnimmt und in einen digitalen Datenstrom umwan delt;
- einen Digital/Analog-Wandler, der den digitalen Datenstrom in ein konvertiertes analoges Signal umwandelt;
- einen Analogteil (12), umfassend ein analoges Tiefpaß filter (22) zur Filterung des umgewandelten analogen Aus gangssignals des Digital/Analog-Wandlers und Ausgabe eines analogen Ausgangssignals an einen ausgangsseitigen Analog- Knotenpunkt (34);
- ein Offset-Register (26) zur Abspeicherung des digitalen Werts der Offset-Spannung;
- einen Summierer (24), der den im Offset-Register (26) abge speicherten Wert für die Offset-Spannung zu dem digitalen Eingangssignal vor der Zuführung dieses digitalen Signals an den Quantisierer hinzuaddiert;
- eine Kalibrierschaltung, die den Wert für die Offset-Span nung im Ansprechen auf die Erzeugung eines Kalibriersignals bestimmt, wobei der Offset-Wert durch die Kalibrierschal tung in der Weise festgesetzt wird, daß ein vorbestimmter digitaler Eingangswert am Digital-Eingang (18) ein Ausgangs signal von vorbestimmtem analogen Ausgangspotential ergibt, wenn der vorbestimmte digitale Eingangswert durch den Sum mierer (26) zu dem Offset-Wert hinzuaddiert wird.

12. Digital/Analog-Wandler nach Anspruch 11, dadurch ge kennzeichnet, daß der Summierer (24) zwischen der Interpolationsstufe und dem Quantisierer angeordnet ist.

13. Digital/Analog-Wandler nach Anspruch 11, dadurch ge kennzeichnet, daß der Quantisierer einen Delta- Sigma-Modulator (16) enthält und an seinem Ausgang einen digitalen 1-Bit-Datenstrom abgibt.

14. Digital/Analog-Wandler nach Anspruch 11, dadurch ge kennzeichnet, daß die Interpolationsstufe ent hält:

- ein Interpolationsfilter (14, 50, 52, 54), das eine Filterfunktion mit endlicher Impulsantwort hat und mit vorbestimmten Koeffizienten für diese Filterfunktion mit endlicher Impulsantwort arbeitet; und
- einen Abtast- und Haltekreis (58), der das Ausgangssignal des Interpolationsfilters abtastet und dessen Abtastfre quenz heraufsetzt.

15. Digital/Analog-Wandler nach Anspruch 11, dadurch ge kennzeichnet, daß der Analogteil des Filters enthält:

- ein Tiefpaßfilter (106) mit getakteten Kondensatoren zur Aufnahme des Ausgangssignals des Digital/Analog-Wandlers; und
- ein kontinuierliches Tiefpaßfilter (108), welches das Aus gangssignal des getakteten Kondensatorfilters (106) emp fängt, und dessen Ausgangssignal mit dem Knotenpunkt (34) für das analoge Ausgangssignal verbunden ist.

16. Digital/Analog-Wandler nach Anspruch 11, dadurch ge kennzeichnet, daß der Kalibrier-Schaltkreis enthält:

- eine Einrichtung, die das digitale Eingangssignal auf ein vorbestimmtes digitales Kalibrier-Eingangssignal setzt;
- einen Abtastschaltkreis, der das analoge Ausgangsniveau des von dem Analogteil abgegebenen analogen Ausgangssignals abtastet; und
- einen Register-Steuerschaltkreis, der den Offset-Wert in dem Offset-Register so lange verändert, bis das analoge Ausgangsniveau des analogen Ausgangssignals im wesentlichen dem vorbestimmten Kalibrier-Ausgangssignal entspricht, wenn das vorbestimmte Kalibrier-Eingangssignal als digitales Eingangssignal auf den Eingang gegeben wird.

17. Digital/Analog-Wandler nach Anspruch 16, dadurch gekennzeichnet, daß das vorbestimmte digitale Kalibrier-Eingangssignal im wesentlichen den Wert "Null" hat und das vorbestimmte analoge Kalibrier-Ausgangssignal eben falls einen Wert von im wesentlichen "Null" hat.

18. Digital/Analog-Wandler nach Anspruch 16, dadurch ge kennzeichnet, daß er ferner enthält:

- einen Unterdrückungs-Schaltkreis, der im Ansprechen auf die Erzeugung des Kalibriersignals den Knotenpunkt (34) für das analoge Ausgangssignal vom Ausgang des analogen Tiefpaß filters (22) trennt; und
- einen Spannungs-Steuerschaltkreis, der den Knotenpunkt (34) für das analoge Ausgangssignal auf einer vorbestimmten Spannung hält, wobei der Knotenpunkt (34) für das analoge Ausgangssignal vom Ausgang des analogen Tiefpaßfilters (22) und dem Analogteil (12) durch den Unterdrückungs-Schalt kreis getrennt wird.

19. Digital/Analog-Wandler nach Anspruch 16, dadurch ge kennzeichnet, daß der Register-Steuerschalt kreis den Offset-Wert des Offset-Registers (26) mittels eines binären Suchalgorithmus fortlaufend verändert und den Betrag des Offset-Werts an das Offset-Register (26) übergibt, sobald das analoge Ausgangssignal im wesentlichen dem vorbestimmten analogen Kalibrier-Ausgangssignal entspricht.

20. Digital/Analog-Wandler nach Anspruch 11, dadurch ge kennzeichnet, daß er ferner eine Einrichtung zur Erzeugung des Kalibrier-Steuersignals im Ansprechen auf ein externes Eingangssignal umfaßt.

21. Digital/Analog-Wandler nach Anspruch 11, dadurch ge kennzeichnet, daß er ferner eine Einrichtung zur Erzeugung des Kalibriersignals im Ansprechen auf das digitale Eingangssignal mit vorbestimmtem Wert umfaßt.

22. Verfahren zur Kalibrierung eines Digital/Analog-Wandlers, umfassend die Verfahrensschritte:

- Vorsehen eines Digital-Eingangs (18);
- Vorsehen eines Analog-Ausgangs (34);
- Umwandeln eines dem Digital-Eingang (18) zugeführten digi talen Eingangssignals in ein am Analog-Ausgang (34) anlie gendes analoges Ausgangssignal, wobei das analoge Ausgangs niveau des analogen Ausgangssignals dem digitalen Wert des digitalen Eingangssignals entspricht;

gekennzeichnet durch die weiteren Verfahrens schritte:

- Verschieben des analogen Ausgangsniveaus durch einen Offset-Wert für einen vorgegebenen digitalen Eingangswert am Digital-Eingang (18); und
- Bestimmen dieses Offset-Wertes in der Weise, daß ein vor bestimmter digitaler Eingangswert am Digital-Eingang (18) in der Ausgabe eines vorbestimmten analogen Ausgangswertes am Analog-Ausgang (34) ergibt.

23. Verfahren nach Anspruch 22, dadurch gekenn zeichnet, daß der Verfahrensschritt der Bestimmung des Offset-Wertes im Ansprechen auf die Erzeugung eines Kalibriersignals erfolgt.

24. Verfahren nach Anspruch 23, dadurch gekenn zeichnet, daß der Offset-Wert ein digitaler Wert ist und der Verfahrensschritt der Verschiebung des analogen Ausgangsniveaus durch den Offset-Wert umfaßt:

- Vorsehen eines Offset-Registers (26);
- Abspeichern des Offset-Wertes in dem Offset-Register (26); und
- Addieren des Ausgangs des Offset-Registers (26) mit dem digitalen Eingangssignal.

25. Verfahren nach Anspruch 23, dadurch gekenn zeichnet, daß der Verfahrensschritt der Bestimmung des Offset-Wertes umfaßt:

- Festsetzen des digitalen Eingangssignals auf ein vorbe stimmtes Kalibrier-Eingangssignal;
- Abtasten des analogen Ausgangsniveaus des analogen Ausgangs signals, wenn das digitale Eingangssignal auf das vorbe stimmte Kalibrier-Eingangssignal gesetzt wird; und
- Veränderung des Offset-Wertes so lange, bis das analoge Ausgangsniveau des Ausgangssignals im wesentlichen gleich dem vorbestimmten analogen Kalibrier-Ausgangssignal ist, wenn das digitale Eingangssignal auf das vorbestimmte Kalibrier-Eingangssignal gesetzt wird.

26. Verfahren nach Anspruch 25, dadurch gekenn zeichnet, daß das vorbestimmte digitale Kalibrier- Eingangssignal einen Wert von im wesentlichen "Null" hat, und das vorbestimme analoge Kalibrier-Ausgangssignal einen Wert von im wesentlichen "Null" hat.

27. Verfahren nach Anspruch 25, gekennzeichnet durch die weiteren Verfahrensschritte:

- Isolieren des analogen Ausgangssignals von dem Analog- Ausgang (34) im Ansprechen auf die Erzeugung eines Kali briersignals; und
- Beaufschlagen des Analog-Ausgangs (34) mit einer vorbe stimmten Spannung, wenn der Analog-Ausgang durch den Verfah rensschritt des Isolierens von dem analogen Ausgangssignal getrennt wird.

28. Verfahren nach Anspruch 23, dadurch gekenn zeichnet, daß der Verfahrensschritt der Umwandlung des digitalen Eingangssignals in ein analoges Ausgangssignal umfaßt:

- Filtern des digitalen Eingangssignals mittels eines Inter polationsfilters (14, 50, 52, 54), um dessen Abtastfrequenz zu erhöhen;
- Verarbeiten des Ausgangssignals des Interpolationsfilters durch einen Abtast- und Haltekreis (58);
- Umwandeln des Ausgangssignals des Abtast- und Halte kreises (58) in einen digitalen n-Bit-Datenstrom;
- Umwandeln des digitalen n-Bit-Datenstroms in ein konver tiertes analoges Signal; und
- Filtern des konvertierten analogen Signals mittels eines analogen Tiefpaßfilters (22), um die darin enthaltenen Informationsanteile mit außerhalb der Bandbreite der Tiefpaß-Filterung liegenden hohen Frequenz im wesentlichen zu entfernen.

29. Verfahren nach Anspruch 28, dadurch gekenn zeichnet, daß der Verfahrensschritt der Offset- Verschiebung umfaßt:

- Vorsehen eines Offset-Registers (26);
- Abspeichern des Offset-Werts als digitaler Wert in dem Offset-Register (26); und
- Addieren des Ausgangssignals des Offset-Registers (26) mit dem von dem Abtast- und Haltekreis (58) abgegebenen digi talen Signal, und zuvor Umwandeln des Ausgangssignals des Abtast- und Haltekreises (58) in einen digitalen n-Bit- Datenstrom.

30. Verfahren nach Anspruch 28, dadurch gekenn zeichnet, daß der Verfahrensschritt des Umwandelns des Ausgangssignals des Abtast- und Haltekreises (58) in einen digitalen n-Bit-Datenstrom die Verarbeitung des Ausgangssignals des Abtast- und Haltekreises (58) durch einen Delta-Sigma-Modulator (16) umfaßt.

31. Verfahren zum Kalibrieren eines Digital/Analog-Wandlers, gekennzeichnet durch die Verfahrensschritte:

- Empfangen eines digitalen Eingangssignals an einem Digital- Eingang (18);
- Erhöhen der Abtastfrequenz des digitalen Eingangssignals;
- Umwandeln des digitalen Signals mit der erhöhten Abtastfrequenz in einen digitalen n-Bit-Datenstrom;
- Umwandeln des digitalen n-Bit-Datenstroms in ein konvertiertes analoges Signal;
- Vorsehen eines analogen Tiefpaßfilters (22);
- Filtern des umgewandelten analogen Signals mittels des analogen Tiefpaßfilters (22);
- Vorsehen eines Offset-Registers (26);
- Abspeichern eines digitalen Offset-Wertes in dem Offset- Register (26);
- Addieren des in dem Offset-Register (26) abgespeicherten digitalen Offset-Werts zu dem digitalen Eingangssignal vor der Umwandlung des digitalen Eingangssignals in den digitalen n-Bit-Datenstrom; und
- Bestimmen des Offset-Werts im Ansprechen auf die Erzeugung eines Kalibriersignals, wobei der Offset-Wert in der Weise festgesetzt wird, daß ein vorbestimmer digitaler Eingangs wert am Digitaleingang (18) zu einem Ausgangssignal mit vorbestimmtem analogen Ausgangswert führt.

32. Verfahren nach Anspruch 31, dadurch gekenn zeichnet, daß der Verfahrensschritt des Aufaddie rens die Addition des Ausgangs des Offset-Registers (26) zu dem digitalen Signal umfaßt, nachdem dessen Abtastfrequenz erhöht worden ist, und vor der Umwandlung des digitalen Sig nals in einen digitalen 1-Bit-Datenstrom.

33. Verfahren nach Anspruch 31, dadurch gekenn zeichnet, daß der Verfahrensschritt des Umwandelns des digitalen Signals mit der erhöhten Abtastfrequenz in einen digitalen 1-Bit-Datenstrom die Verarbeitung des digi talen Signals mit der erhöhten Abtastfrequenz durch einen Delta-Sigma-Modulator (16) umfaßt.

34. Verfahren nach Anspruch 31, dadurch gekenn zeichnet, daß der Verfahrensschritt der Erhöhung der Abtastfrequenz umfaßt:

- Verarbeiten des digitalen Eingangssignals durch ein Interpolationsfilter (14, 50, 52, 54), welches das digitale Signal gemäß einer endlichen Impulsfunktion verarbeitet; und
- Verarbeiten des Ausgangssignals des Interpolationsfilters durch einen Abtast- und Haltekreis (58).

35. Verfahren nach Anspruch 31, dadurch gekenn zeichnet, daß der Verfahrensschritt der Bestimmung des Offset-Werts umfaßt:

- Setzen des digitalen Eingangssignals auf ein vorbestimmtes digitales Kalibrier-Eingangssignal;
- Abtasten des analogen Ausgangsniveaus des analogen Ausgangs signals, das von dem analogen Tiefpaßfilter (22) abgegeben wird, wenn das digitale Eingangssignal auf das vorbestimmte digitale Kalibrier-Eingangssignal gesetzt wird; und
- Verändern des in dem Offset-Register (26) abgespeicherten Offset-Werts so lange, bis das analoge Ausgangsniveau des analogen Ausgangssignals im wesentlichen gleich dem vorbe stimmten analogen Kalibrier-Eingangssignal ist, wenn das digitale Eingangssignal auf das vorbestimmte digitale Kali brier-Eingangssignal gesetzt wird.

36. Verfahren nach Anspruch 35, dadurch gekenn zeichnet, daß das vorbestimmte digitale Eingangs- Kalibriersignal einen Wert von im wesentlichen "Null" hat, und das vorbestimmte analoge Kalibrier-Ausgangssignal einen Wert von im wesentlichen "Null" hat.

37. Verfahren nach Anspruch 35, gekennzeichnet durch die weiteren Verfahrensschritte:

- Vorsehen eines Analog-Ausgangs (34) für den Empfang des analogen Ausgangssignals von dem analogen Tiefpaßfil ter (22);
- Trennen des analogen Ausgangssignals von dem Analog- Ausgang (34) im Ansprechen auf die Erzeugung eines Kali briersignals; und
- Setzen des Analog-Ausgangs (34) auf eine vorbestimmte Spannung, wenn der Analog-Ausgang durch den Trennvorgang isoliert ist.