DE69925058T2 - Mehrstufiger Analog-Digital-Wandler mit Anwendung eines Zittersignals - Google Patents

Mehrstufiger Analog-Digital-Wandler mit Anwendung eines Zittersignals

Info

Publication number
DE69925058T2
DE69925058T2 DE1999625058 DE69925058T DE69925058T2 DE 69925058 T2 DE69925058 T2 DE 69925058T2 DE 1999625058 DE1999625058 DE 1999625058 DE 69925058 T DE69925058 T DE 69925058T DE 69925058 T2 DE69925058 T2 DE 69925058T2
Authority
DE
Germany
Prior art keywords
threshold
signal
stage
converter
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE1999625058
Other languages
English (en)
Other versions
DE69925058D1 (de
Inventor
H. Scott New Tripoli Fetterman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Nokia of America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US09/025,956 priority Critical patent/US6172629B1/en
Priority to US25956 priority
Application filed by Nokia of America Corp filed Critical Nokia of America Corp
Application granted granted Critical
Publication of DE69925058D1 publication Critical patent/DE69925058D1/de
Publication of DE69925058T2 publication Critical patent/DE69925058T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H03M1/0636Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain
    • H03M1/0639Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms
    • H03M1/0641Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale in the amplitude domain using dither, e.g. using triangular or sawtooth waveforms the dither being a random signal
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H03M1/0695Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/14Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
    • HELECTRICITY
    • H03BASIC ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/34Analogue value compared with reference values
    • H03M1/38Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44Sequential comparisons in series-connected stages with change in value of analogue signal
    • H03M1/442Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich auf mehrstufige Wandler, und im Besonderen auf mehrstufige Analog-Digital-Wandler, wobei Dither eingesetzt wird, um Nicht-Linearität zu reduzieren.
  • HINTERGRUND DER ERFINDUNG
  • Analog-Digital-Wandler (ADCs) konvertieren eine analoge Eingabe in eine korrespondierende digitale Darstellung. Mehrstufige Analog-Digital-Wandler beinhalten eine Mehrzahl von Stufen, wobei jede dieser Stufen zur Erzeugung der digitalen Darstellung beiträgt. Mehrstufige Wandler empfangen ein analoges Signal in einer ersten Stufe der Verarbeitung. Die erste Stufe legt eines oder mehrere Bits fest. Ein Überrest wird erzeugt und zu einer nachfolgenden Stufe der Verarbeitung transferiert, um eines oder mehrere weitere Bits festzulegen. Dieses Verfahren setzt sich fort über jede der Stufen des Wandlers. Wenn jede Stufe die Verarbeitung eines Abtastwerts (Sample) oder Überrests vervollständigt, empfängt sie einen neuen Abtastwert oder einen Überrest für die weitere Verarbeitung. Ein Typ eines mehrstufigen Wandlers ist auch als sogenannter Pipeline-Wandler bekannt. Pipeline-Verarbeitung verursacht eine anfängliche Latenz in der benötigten Verarbeitungszeit, um die Pipeline zu füllen, jedoch erhöht sie den Durchsatz des Wandlers als Folge von Parallelverarbeitung.
  • Jede Stufe eines mehrstufigen Analog-Digital-Wandlers kann mehr Bits erzeugen als die Ausgabe dieser Stufe in einer digitalen Darstellung einer abgetasteten Darstellung des analogen Signals, welches in die erste Stufe des Wandlers eingegeben wird, repräsentiert, wobei eine gewisse Informationsredundanz bereitgestellt wird zum Zwecke einer Fehlerkorrektur. Eine Fehlerkorrektur kann verwendet werden, um die Präzision jeder der Wandlerstufen zu erleichtern. Ein Fehlerkorrektor empfängt die Bits, die von jeder Stufe des mehrstufigen Wandlers erzeugt wurden, und generiert eine digitale Ausgabe, welche die abgetastete analoge Eingabe repräsentiert. Die digitale Ausgabe des Fehlerkorrektors ist ebenso die digitale Ausgabe des Wandlers.
  • Mehrstufige Wandler werden in verschiedenen Publikationen beschrieben, einschließlich "A 10-b 20-Msample/s Analog-to-Digital Converter", von Lewis et. al., IEEE Journal of Solid State Circuits, März 1992, Band 27, pp. 351–358, und Analog Integrated Circuits Design, von D. A. Johns und K. Martin.
  • Eine bekannte Methode, Nicht-Linearität in Analog-Digital-Wandlern zu reduzieren, besteht darin, zufallsbasiertes Signalrauschen auf das Eingangssignal aufzuaddieren. Indem zufallsbasiertes Signalrauschen auf das Eingangssignal aufaddiert wird, wird das Signal-Rausch-Verhältnis des Wandlers reduziert. Um die Nicht-Linearität zu reduzieren, ohne das Signal-Rausch-Verhältnis zu reduzieren, kann zufallsbasierte Rauschenergie in einem Frequenzbereich auf das Signal aufaddiert werden, der nicht von Interesse ist. Jedoch muss dazu ein Frequenzbereich vorhanden sein, der nicht von Interesse ist, und in dem das Rauschen aufaddiert werden kann, wenn diese Methode in einer speziellen Anwendung nutzbringend sein soll. In Anwendungen, in welchen der volle Bereich einer verfügbaren Bandbreite eines Signal erforderlich ist, kann diese Methode nicht angewandt werden. Weiterhin reduziert jedes dieser Verfahren den dynamischen Bereich eines Wandlers, für den sie angewandt werden.
  • Es besteht die Notwendigkeit, Nicht-Linearität in einem mehrstufigen Analog-Digital-Wandler zu reduzieren, wobei der dynamische Bereich des Wandlers nicht signifikant reduziert wird. Während Fehlerkorrekturmechanismen manche Fehlertypen korrigieren, würde die Genauigkeit der Wandlung erhöht werden, indem das Prinzip des Ditherns eingeführt wird, um die Größe von falschen Frequenzen herabzusetzen in einer Weise, dass die falschen Frequenzen über einen weiteren Frequenzbereich ausgebreitet werden im Vergleich zu einem Frequenzbereich, den sie einnehmen würden, würde das Ditherverfahren nicht angewendet werden. Ein solches Vorgehen würde die wünschenswerten Aspekte der Einführung eines Ditherverfahrens bewahren, ohne einen Teil des Fre quenzspektrums zu verwenden oder den dynamischen Bereich zu reduzieren, so dass das gesamte Frequenzspektrum für das Signal erhalten bleibt.
  • Das Dokument mit dem Titel "Effective Dithering of Sigma/Delta Modulators" von Norsworthy S. R., von den Proceedings of the International Symposium on Circuits and Systems, San Diego, 10.–13. Mai 1992, Seiten 1304–1397, XP010061387 ISBN: 0-7803-0593-0 beschreibt Dither-Verfahren für das Entfernen von nicht produktivem Kanal-Rauschen in Sigma/Delta-Modulatoren. Dieses Rauschen besteht für alle Typen von Sigma/Delta-Modulatoren und hat eine Struktur, die als periodische Impulse erscheint, wobei deren Spitzenniveaus viel höher sind als ihre RMS-Werte. Um dieses Rauschen zu beseitigen, ist eine relativ hohe Dither-Leistung notwendig. Die minimale Dither-Leistung, die für Effektivität notwendig ist, ist vorherrschend eine Funktion der Schrittweite des Quantisierers.
  • US Patent 4 647 968 beschreibt ein Analog-Digital-Wandlersystem mit schmaler Bandbreite im Zusammenhang mit einer Farben-Burst-Verarbeitung und einer Burst-Phasendetektierschaltung eines digitalen Farbfernsehgerät-Empfängers. Die Analog-Digital-Wandlung beinhaltet einen Dither-Generator, welcher ein Dithersignal entweder dem analogen Eingangssignal oder dem Referenzsignal hinzu addiert, das durch den Analog-Digital-Wandler verwendet wird.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Gemäß einem Aspekt der vorliegenden Erfindung bezieht sich diese Vorrichtung auf Patentanspruch 1.
  • Gemäß einem anderen Aspekt der vorliegenden Erfindung bezieht sich dieses Verfahren auf Patentanspruch 10.
  • Erfindungsgemäß enthält ein Wandler für die Wandlung eines Eingangssignals von einer Form zu einer anderen Form eine Teilungsschaltung, die dazu ausgebildet ist, ein Signal in Niveaus zu teilen. Die Teilungsschaltung enthält wenigstens einen Schwellenwert, um Teilungsniveaus zu bilden. Ein Ditherverfahren wird angewandt um wenigstens ein Teilungsniveau in der Teilungsschaltung zu variieren.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die Erfindung wird im Folgenden beispielhaft mit Bezug auf die beiliegenden Zeichnungen beschrieben:
  • 1 ist eine vereinfachte schematische Darstellung eines Teils eines mehrstufigen Analog-Digital-Wandlers gemäß der vorliegenden Erfindung;
  • 2 ist eine vereinfachte schematische Darstellung einer typischen Stufe eines mehrstufigen Wandlers, wie er in einem mehrstufigen Analog-Digital-Wandler von 1 einsetzbar ist;
  • 3 ist eine vereinfachte schematische Darstellung eines Analog-Digital-Sub-Wandlers, wie er in einem mehrstufigen Analog-Digital-Wandler von 1 einsetzbar ist; und
  • 4 ist eine vereinfachte schematische Darstellung eines Teils eines Analog-Digital-Wandlers, die eine alternative Ausführungsform des Analog-Digital-Wandlers veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • In 1 ist eine vereinfachte schematische Darstellung eines mehrstufigen Analog-Digital-Wandlers 10 gemäß einer veranschaulichenden Ausführungsform der Erfindung gezeigt. Aus Darstellungsgründen wird ein (N + 1)-Bit-Wandler 10 behandelt werden, wobei jede Stufe zwei Ausgangsbits erzeugt. Obschon ein vollständiger Differenz-Wandler dargestellt ist, ist es selbstverständlich, dass der Fachmann den Wandler als einpolig geerdete (single-ended) Schaltung implementieren kann. In dem dargestellten Beispiel erzeugt jede Stufe, manchmal als auch sogenannte Pipe bezeichnet, zwei Ausgangsbits. Um ei ne (N + 1)-Bit-Ausgabe des Wandlers zu schaffen, werden N Stufen zur Verfügung gestellt. Jedoch ist die Erfindung nicht darauf beschränkt. Der Fachmann kann einen Wandler implementieren, der eine unterschiedliche Anzahl von Ausgangsbits erzeugt, oder einen Wandler, der eine unterschiedliche Anzahl von Stufen umfasst, oder einen Wandler mit Stufen, die eine unterschiedliche Anzahl von Bits erzeugen im Vergleich zu dem dargestellten Ausführungsbeispiel. Der Wandler kann ein sogenannter Stand-Alone-Wandler (für sich alleinstehender, unverbundener Wandler) sein oder kann ein Teil einer integrierten Schaltung wie z.B. eines Mikroprozessors, Mikrokontrollers, eines digitalen Signalprozessors, einer Codier-/Decodierschaltung, einer Hochfrequenzschaltung, oder einer anderen integrierten Schaltung mit gemischten Signalen sein.
  • Ein skaliertes analoges Eingangssignal 12 wird an den Eingang 14 der Sample-and-Hold-Schaltung (Abtast- und Halteschaltung) 16 angelegt. Die Sample-and-Hold-Schaltung 16 stellt als eine Ausgabe 18 ein abgetastetes analoges Signal 20 zur Verfügung. Eine erste Stufe 22 empfängt das abgetastete analoge Signal 20 als eine Eingabe und generiert eine digitale Ausgabe 24 der ersten Stufe, die dem abgetasteten analogen Signal 20 entspricht. In der veranschaulichenden Ausführungsform umfasst die digitale Ausgabe 24 der ersten Stufe zwei Bits. Das abgetastete analoge Signal 20 wird durch die digitale Ausgabe 24 der ersten Stufe und durch den Überrest 26 der ersten Stufe repräsentiert. Der Überrest 26 der ersten Stufe wird als Eingabe an die zweite Stufe bereitgestellt. Die digitale Ausgabe 24 der ersten Stufe wird als eine Eingabe an die Fehlerkorrekturschaltung 28 bereitgestellt.
  • Die zweite Stufe 30 empfängt als Eingabe den Überrest 26 der ersten Stufe. Die zweite Stufe 30 generiert eine digitale Ausgabe 32 der zweiten Stufe entsprechend dem Überrest 26 der ersten Stufe. In der veranschaulichenden Ausführungsform umfasst die digitale Ausgabe 32 der zweiten Stufe zwei Bits. Der Überrest 26 der ersten Stufe wird in seinem Niveau angehoben und durch einen Verstärkungsfaktor erhöht, so dass der Überrest 34 der zweiten Stufe erhalten wird. Der Überrest 34 der zweiten Stufe wird als Eingabe an eine dritte Stufe 36 bereitgestellt. Die digitale Ausgabe 34 der zweiten Stufe wird als Eingabe an die Fehlerkorrekturschaltung 28 bereitgestellt.
  • Ein Dithersignal (im Sinne einer Ziffer-Spannung) eines Dithergenerators 38 wird an wenigstens eine Stufe des mehrstufigen Wandlers 10 bereitgestellt. Das Dithersignal kann an ausgewählte Stufen angelegt werden, oder kann an alle Stufen angelegt werden. An jede Stufe, an die ein Dithersignal angelegt wird, kann das gleiche oder können verschiedene Dithersignale angelegt werden.
  • Die Fehlerkorrekturschaltung 28 ist eine logische Schaltung, die als Eingabe die digitalen Ausgaben empfängt, die von jeder Stufe des Wandlers 10 generiert werden. Die digitalen Ausgaben einer jeden Stufe repräsentieren Signalabtastungen, die gespeichert werden können mit dem Empfang durch die Fehlerkorrekturschaltung 28, und die zeitverzögert sind als Folge der Struktur des Wandlers. Wie aus dem Stand der Technik bekannt ist, korrigiert die Fehlerkorrekturschaltung 28 Fehler basierend auf der redundanten Information, die in den digitalen Ausgaben enthalten ist, und stellt eine Multibit-Ausgabe zur Verfügung, die digitale Ausgabe 100, mit einer vorbestimmten Anzahl von Bits, die außerdem die Ausgabe des Wandlers 10 ist. Die Fehlerkorrekturschaltung 28 korrigiert außerdem Veränderungen in den digitalen Ausgaben als Folge von Dither-Effekten in den digitalen Ausgaben, die als Eingaben an die Fehlerkorrekturschaltung bereitgestellt werden.
  • 2 ist eine vereinfachte Blockdarstellung einer typischen Stufe 44, wie z.B. der ersten Stufe 22, der zweiten Stufe 30, der dritten Stufe 36, der (N – 1)ten Stufe 40, oder der N-ten Stufe 42 eines mehrstufigen Wandlers 10. Das analoge Eingangssignal 54 wird als Eingabe an einen Analog-Digital-Sub-Wandler 62 bereitgestellt. Der Sub-Wandler 62 konvertiert das analoge Eingangssignal in ein digitales Signal, so dass man die digitale Ausgabe 64 erhält. Die digitale Ausgabe 64 wird sowohl an die Fehlerkorrekturschaltung 28 als auch den 2-Bit Digital-Analog-Wandler 46 (DAC) bereitgestellt. Der Digital-Analog-Wandler 46 ist ein Digital-Analog-Wandler, der die digitale Ausgabe 64 des Sub-Wandlers 62 empfängt und die digitale Darstellung in ein entsprechendes analoges Signal 50 konvertiert. Das analoge Signal 50 wird als eine Eingabe an den Addierungsknoten 52 geleitet. Das analoge Eingangssignal 54 wird als weitere Eingabe an den Addierungsknoten 52 bereitgestellt. Der Addierungsknoten 52 subtrahiert das analoge Signal 50 von dem analogen Eingangssignal 54, wobei von dem analogen Eingangssignal 54 der Teil des Signals entfernt wird, der durch die digitale Ausgabe 64 repräsentiert wird, um ein analoges Differenzsignal 56 bereitzustellen, ein interner Stufenüberrest. Das Differenzsignal 56 wird als Eingabe an einen Verstärker 58 gegeben, der eine sehr genaue Verstärkung zur Verfügung stellt. In einer bevorzugten Ausführungsform weist der Verstärker 58 eine Verstärkung von 2 auf. Der Verstärker 58 stellt als eine Ausgabe ein verstärktes Differenzsignal 60 als analoge Ausgabe bereit, welche eine verstärkte Version des internen Stufenüberrests der Stufe 44 ist. Abweichungen in der Verstärkung der Stufen von einer Designvorgabe resultieren in Diskontinuitäten in der Ausgabe-Eingabe-Beziehung der Stufe, was dazu führt, dass die digitale Ausgabe dieser Stufe nicht akkurat die analoge Eingabe reflektiert. Wenn die analoge Eingabe nicht akkurat reflektiert wird, führt das zu einer fehlerhaften digitalen Ausgabe für eine gegebene analoge Eingabe, was als falsche Frequenz in der Frequenz-Domain erscheint. Eine Erhöhung des Differenzsignals durch einen Verstärkungsfaktor im Verstärker 58 einer jeden Stufe, gekoppelt mit einer Niveauanhebung des Signals mit der digitalen Ausgabe 64, wie im Stand der Technik bekannt, bewahrt das Signal-Rausch-Verhältnis und führt dazu, dass das verstärkte Differenzsignal 60 innerhalb des Bereichs der analogen Schaltung gehalten wird. Das verstärkte Differenzsignal 60 ist ein Überrest der Stufe 44 und wird an eine nachfolgende Stufe bereitgestellt, falls vorhanden, um weiterverarbeitet zu werden.
  • Das analoge Eingangssignal für die erste Stufe 22 ist das abgetastete analoge Signal 20. Das analoge Eingangssignal für die nachfolgenden Stufen ist der Überrest der vorherigen Verarbeitungsstufe. Die N-te Stufe muss keinen Überrest zur Verfügung stellen, da keine nachfolgende Stufe vorhanden ist.
  • Mit dem Dither-Verfahren, das eingeführt wurde um das Teilungsniveau oder die Teilungsniveaus einer Stufe zu variieren, wird die digitale Ausgabe 64 dieser Stufe, die an die Fehlerkorrekturschaltung 28 bereitgestellt wird, von dem Fall abweichen, in dem ein Dither-Verfahren nicht angewendet wird. Für den Fall, dass Dither oder andere Analog-Digital-Subwandler-Effekte, wie z.B. eine unzureichende Einschwingzeit, Offset oder Ladungsinjektion, den Sub-Wandler 62 dazu veranlassen, eine Niveauteilungs-Entscheidung zu treffen, die unterschiedlich ist zu dem Fall, in dem das Dither-Verfahren nicht angewendet wird, wird das Differenzsignal 56 unterschiedlich sein, im Sinne einer absoluten Größe, als es sein würde, wenn das Dither-Verfahren nicht angewendet würde. Der Verstärker 58 muss einem potenziell größeren Differenzsignal Rechnung tragen, und die nachfolgende Stufe, falls vorhanden, muss dem Rechnung tragen können, dass es ein größeres analoges Eingangssignal empfängt. Eine Methode, dem Potenzial eines größeren Überrests Rechnung zu tragen, ist die Verwendung eines 2-Bit Sub-Wandlers 62, wenn ein Einzel-Bit-Subwandler ansonsten ausreichen würde. Das zusätzliche Bit stellt eine redundante Information zur Verfügung, die durch die Fehlerkorrekturschaltung 28 verwendet wird. Jeder Fehler in der Analog-Digital-Wandlung durch den Subwandler 62, wie z.B. als Folge einer Einschwingzeit oder eines Offset, wird korrigiert durch die Fehlerkorrekturschaltung.
  • Der Sub-Wandler 62 konvertiert ein analoges Eingangssignal in ein digitales Ausgangssignal. Ein analoges Signal kann geteilt werden in eine vorbestimmte Anzahl von Niveaus, um eine digitale Darstellung oder ein digitales Ausgangssignal zu generieren. Die Teilungspunkte grenzen ein Niveau von einem benachbarten Niveau oder Niveaus ab. Um ein Signal in Niveaus zu teilen, wird ein Teilungspunkt weniger benötigt als die Anzahl von Niveaus, in welche das Signal geteilt wird. Der Sub-Wandler 62 kann als Teilungsschaltung implementiert werden, wobei Komparatoren verwendet werden, wie in 3 gezeigt. Zwei Komparatoren 70 und 72, die als eine Eingabe das zu teilende Signal empfangen, können eingesetzt werden, um eine 2-Bit digitale Ausgabe bereitzustellen. Um ein Signal in Niveaus mittels Komparatoren zu teilen, wird ein Komparator weniger benötigt als die Anzahl von Niveaus, in welche das Signal unterteilt wird. Die Teilungspunkte können festgelegt werden, indem die Komparatorschwellenwerte festgelegt werden, die darüber entscheiden, ob die Komparatorausgabe eines jeden Komparators eine logische 1 oder eine logische 0 ist. Um ein Signal in drei Niveaus zu teilen, wie in der veranschaulichenden Ausführungsform von 3, können zwei Teilungspunkte eingesetzt werden, und als Folge davon zwei Komparatoren. Um dies in einem binären Wert zu reprä sentieren, werden zwei Bits benötigt, um angeben zu können, in welche der drei Niveaus das geteilte Signal fällt. Das Signal in mehrere Niveaus zu teilen kann mehrere Komparatoren erforderlich machen, und kann eine unterschiedliche, höhere Anzahl von Bits erforderlich machen, um in einer binären Zahl darzustellen, in welches der Niveaus das geteilte Signal fällt. Es können weniger als alle der Bitkombinationen verwendet werden.
  • Eine Implementation eines Sub-Wandlers 62 mit geschalteten Kondensatoren ist in 3 gezeigt, gemäß welcher zwei Komparatoren 70 und 72 eine digitale Zwei-Bit Ausgabe 64 erzeugen. Die digitale Zwei-Bit Ausgabe 64 entspricht einer +1, 0, oder –1, die ihrerseits einer von drei Niveaus entspricht, in die das Signal geteilt wird. Die digitale Ausgabe 64 wird durch die Fehlerkorrekturschaltung 28 verwendet, um die digitale Ausgabe 100 zu bestimmen, und für die Niveauanhebung des internen Stufenüberrests. Jeder Komparator empfängt als eine erste Eingabe das verstärkte Differenzsignal 60, oder in dem Fall der ersten Stufe 22 das abgetastete analoge Signal 20, und als eine zweite Eingabe eine oder mehrere Schwellenwerteinstellungen für die Komparatoren 70 und 72.
  • Erfindungsgemäß wird wenigstens ein Teilungspunkt in wenigstens einem Analog-Digital-Sub-Wandler 62 in einem mehrstufigen Wandler 10 einem Dither-Verfahren unterzogen, um einen zufallsbasierten Teilungspunkt zu erhalten. Die potenziellen Schwellenwertniveaus, die an die Komparatoren 70 und 72 angelegt werden, können durch einen Rauschgenerator generiert werden. Die Rauschamplitude kann gequantet oder kontinuierlich sein. Die Zeit kann diskret oder kontinuierlich sein. Eine Methode, einen Schwellenwert einem Dither-Verfahren zu unterziehen, bestimmt eine Mehrzahl von potenziellen Schwellenwertniveaus als Spannungen in einem Digital-Analog-Wandler. Beispiele eines Digital-Analog-Wandlers beinhalten einen Spannungsteiler aufgebaut aus Widerständen, einen Spannungsteiler aufgebaut aus Kondensatoren und miteinander im Verhältnis stehende MOSFETs, sind jedoch nicht darauf beschränkt. Die Widerstandskette 74 weist eine Mehrzahl von Widerständen 76 auf, die zwischen eine erste Potenzialreferenz 78, an einem Ende der Widerstandskette, und eine zweite Potenzialreferenz 80 an dem anderen Ende der Widerstandskette geschaltet ist. Zwischen zwei aneinander geschaltete Widerstände 76 inner halb der Widerstandskette, und möglicherweise zwischen der Widerstandskette und einer Energiequelle, welche die Widerstandskette 74 versorgt, sind Abgriffe 82 vorgesehen. Ist eine Energiequelle mit der Widerstandskette 74 zu deren Versorgung verbunden, stellt jeder Abgriff ein potenzielles Schwellenwertniveau bereit.
  • Der Bereich von potenziellen Schwellenwertniveaus, die zum Anlegen an die Komparatoren 70 und 72 verfügbar sind, hängt von dem ersten und zweiten Referenzpotenzial 78 und 80, der Größe oder des Widerstandswerts der Widerstände 76 der Widerstandskette 74 und der Größe oder des Widerstandswerts der Widerstände 84 und 86 ab. Die Größe oder der Widerstandswert der Widerstände 76 der Widerstandskette 74 muss nicht identisch sein. Der Widerstandswert der Widerstände 76 bestimmt die potenziellen Schwellenwertniveaus innerhalb des Bereichs der potenziellen Schwellenwerte. Obwohl die potenziellen Schwellenwerte in 3 als symmetrisch in Bezug auf den Zentral-Widerstand 90 veranschaulicht sind, ist die Erfindung nicht darauf beschränkt.
  • Abgriffe 82 sind durch eine Auswahlschaltung gekoppelt, beispielsweise in Form des Multiplexers 92, um wenigstens eines der potenziellen Schwellenwertniveaus an die Komparatoren 70 oder 72 bereitzustellen. Die potenziellen Schwellenwertniveaus sind an den Multiplexer 92 in Plus-/Minus-Paaren gekoppelt, die symmetrisch in Bezug auf den Zentralwiderstand 90 sind. Die Erfindung ist jedoch nicht darauf beschränkt. Die potenziellen Schwellenwertniveaus können über die Leitungen 102 und 104, die außerdem an andere Stufen gekoppelt sein können, mit den Komparatoren 70 und 72 verbunden werden. Die Überkreuzung in den Leitungen 102 und 104 sorgt dafür, dass das gleiche Schwellenwertniveau an die Eingänge der Komparatoren 70 und 72 mit entgegengesetztem Vorzeichen bereitgestellt wird, obwohl die Erfindung nicht darauf limitiert ist.
  • In einem Beispiel einer quantisierten Amplitude ist der diskrete Rauschgenerator als Dither-Generator 38 veranschaulicht, obwohl die Erfindung nicht darauf beschränkt ist. Eine Methode für eine Auswahl, welches potenzielle Schwellenwertniveau an die Komparatoren 70 und 72 als ein Schwellenwert angelegt wird, verwendet einen pseudo-zufallsbasierten Zahlengenerator 94. Der pseudo-zufallsbasierte Zahlengenerator 94 generiert eine Zufallszahl, welche eine aus einer vorbestimmten Anzahl von Zufallszahlen sein kann. Die Zufallszahlen können z.B. die gleiche Wahrscheinlichkeit haben, generiert zu werden, obwohl die Erfindung nicht darauf beschränkt ist. Die Zufallszahlen können eine ungleiche Wahrscheinlichkeit haben, generiert zu werden. Die Zufallszahl wird als eine Eingabe an einen Digital-Analog-Wandler angelegt, dargestellt als Widerstandskette 74 und Multiplexer 92. Die Zufallszahl wird an die Auswahleingänge 96 des Multiplexers 92 angelegt, um ein Paar von den potenziellen Schwellenwerten an den Abgriffen 82 als Ausgaben 98 des Multiplexers 92 auszuwählen, für ein Anlegen an die Komparatoren 70 und 72 über die Leitungen 102 und 104. Indem zufallsbasiert variiert wird, welche potenziellen Schwellenwerte von den Abgriffen 82 an die Komparatoren 70 und 72 als ein Schwellenwert angelegt werden, wodurch zufallsbasiert die Teilungspunkte der Komparatoren 70 und 72 variiert werden, wird der Effekt des Ditherns in der digitalen Ausgabe des Analog-Digital-Subwandlers 62 einbezogen. Die gleiche Zufallszahl des pseudo-zufallsbasierten Zahlengenerators 94, oder eine unterschiedliche pseudo-zufallsbasierte Zahl, kann an jede Stufe des Wandlers 10 angelegt werden, für die ein Dither-Verfahren angewendet wird.
  • In der Implementation mit geschalteten Kondensatoren, wie in 3 dargestellt, werden Taktphasen A und B als zwei Phasen eines nicht-überlappenden Taktsignals generiert und die geschalteten Phasen A und B betätigen die Schalter S1, S2, S3, S4, S5, S6, S7 und S8, wie es im Stand der Technik bekannt ist. Wenn die Taktphase B den High-Zustand einnimmt, werden die Schalter S1, S2, S3 und S4 geöffnet, so dass die differenziellen Eingänge der Komparatoren 70 und 72 von dem Überrest der vorherigen Stufe getrennt sind. Die Schalter S5, S6, S7 und S8 werden geschlossen, um Referenzzustände auf den Kondensatoren C1, C2, C3 und C4 zu schaffen. Zusätzliche Schalter (nicht dargestellt) verbinden die differenziellen Eingänge der Komparatoren 70 und 72 mit einer Referenz (nicht gezeigt), wie z.B. einer Referenzspannung. Die Referenz lädt die Kondensatoren C1, C2, C3 und C4, um die Komparatoren in einem linearen Betriebsbereich zu halten. Wenn die Taktphase B in den Low-Zustand übergeht, wird die Referenz auf den Kondensatoren C1, C2, C3 und C4 an den Komparatoreingängen gespeichert.
  • Wenn die Taktphase A in den High-Zustand übergeht, wird die Eingabe an eine Stufe mit den differenziellen Eingängen der Komparatoren und mit dem Überrest verbunden, welcher über die selben Kondensatoren C1, C2, C3 und C4 geleitet wird, die geladen wurden während Taktphase B im High-Zustand war. Am Ende der Phase A werden die Ausgaben der Komparatoren 70 und 72 zwischengespeichert und an die digitale Fehlerkorrekturschaltung 28 und, falls vorhanden, an die nächste Stufe bereitgestellt. Der Zyklus wiederholt sich mit Taktphase A, die in den Low-Zustand übergeht, und Taktphase B, die in den High-Zustand übergeht.
  • Wie in 3 gezeigt, in welcher der potenzielle Schwellenwert gleicher Größe mit entgegengesetzter Polarität an die Komparatoren 70 und 72 bereitgestellt wird, wird mit der Wahl als Ausgaben 98 in Form eines größeren Schwellenwerts aus den potenziellen Schwellenwerten, die an den Abgriffen 82 generiert werden, veranlasst, dass der Teilungspunkt, der durch den Komparator 70 bestimmt wird, abnimmt, und führt dazu, dass der Teilungspunkt, bestimmt durch den Komparator 72, ansteigt. Wird umgekehrt als Ausgaben 98 ein kleinerer Schwellenwert gegenüber den potenziellen Schwellenwerten, die an den Abgriffen 82 generiert werden, ausgewählt, veranlasst dies, dass der Teilungspunkt, bestimmt durch den Komparator 70, ansteigt und der Teilungspunkt, bestimmt durch den Komparator 72, abnimmt. Jedoch ist die Erfindung nicht darauf beschränkt. Die Teilungspunkte der Komparatoren 70 und 72 können unabhängig voneinander bewegt werden, in der gleichen oder entgegengesetzten Richtungen.
  • Alternativ oder in Verbindung mit der oben beschriebenen Verfahrensweise, um Wandler-Nichtlinearität zu reduzieren, stellt eine Verfahrensweise, die in Verbindung mit 3 gesehen werden kann, einen konstanten Schwellenwert an die Komparatoren 70 und 72 bereit (wie es resultieren würde, wenn eine einzelne Zufallszahl an den Multiplexer 92 angelegt wird, obschon ein fester Schwellenwert ausreichen würde). Kondensatoren C1, C2, C3 und C4 können in jeder Kombination derart dimensioniert werden, dass Rauschen einen Dither-Effekt auf dem Schwellenwert der Komparatoren 70 und 72 bewirken würde. Rauschen in dem Kondensator als Folge von (k × T)/C, wobei k die Boltzmannkonstante ist, T die Temperatur des Kondensators, gemessen in Grad Kelvin, ist, und C die Kapazität in Farad ist, wird einem Signal überlagert, das an den Kondensator angelegt wird, resultierend in einem Dither-Effekt auf den Komparator-Schwellenwerten. Der Fachmann kann einen Kondensator für diese Betriebsart dimensionieren. Wenn eine Komponente derart ausgelegt wird, Rauschen als ein Dithern zu erzeugen, kann die Komponente als Dither-Generator angesehen werden.
  • Eine alternative Verfahrensweise, einen Schwellenwert zu dithern, und somit das Teilungsniveau in einer Teilungsschaltung, um Nicht-Linearität eines Wandlers zu reduzieren, ist in einer schematischen Darstellung in 4 gezeigt. Es können zufallsbasierte Variationen in den Komparator-Schwellenwert-Einstellungen eingeführt werden, um den Teilungspunkt oder die Teilungspunkte zu dithern. Ein differenzielles Paar von Transistoren sind die Eingaben an einen Komparator. Das differenzielle Paar von Transistoren wird in 4 repräsentiert durch die zusammengesetzten Transistoren T1 und T2. Die Drains der zusammengesetzten Transistoren T1 und T2 sind mit einer Konstantstromquelle 110 verbunden. Während Eingaben mit den differenziellen Eingängen 112 und 114 verbunden sind, so wie der Strom durch die Drain eines der Transistoren T1 oder T2 steigt, so sinkt der Strom durch die Drains des anderen Transistors.
  • Der zusammengesetzte Transistor T1 weist eine Mehrzahl von Transistoren auf, insbesondere T1A, T1B, T1C und T1D. In gleicher Weise weist der zusammengesetzte Transistor T2 eine Mehrzahl von Transistoren auf, insbesondere T2a, T2B, T2C und T2D. Die Transistoren T1A, T1B, T1C, T1D, T2A, T2B, T2C und T2D können von gleicher oder verschiedener Größe sein. Die Anzahl von Transistoren der Transistoren T1 oder T2, die aktiv oder angeschaltet sind, kann durch eine pseudo-zufallsbasierte Zahl, generiert durch einen pseudo-zufallsbasierten Zahlengenerator 94, bestimmt werden. Die relative Größe der zusammengesetzten Transistoren T1 und T2 wird variieren abhängig von der Zahl und Größe der Transistoren T1 und T2, die aktiv sind, wobei der Schwellenwert ei nes Komparators, der die Transistoren T1 und T2 einschließt, wirksam verschoben wird. Die pseudo-zufallsbasierte Zahl bestimmt, ob Transistoren M11, M12 oder M13 angeschaltet werden, und wiederum, ob Transistoren T1B, T1C oder T1D angeschaltet oder aktiv sind. Indem variiert wird, welche der Transistoren M11, M12 oder M13 angeschaltet sind, wird deshalb die Größe des zusammengesetzten Transistors T1 variiert. In gleicher Weise bestimmt die pseudo-zufallsbasierte Zahl, ob die Transistoren M21, M22 oder M23 angeschaltet sind, und wiederum, ob Transistoren T2B, T2C oder T2D angeschaltet oder aktiv sind. Indem variiert wird, welche der Transistoren M21, M22 oder M23 angeschaltet sind, wird deshalb die Größe des zusammengesetzten Transistors T2 variiert. Es kann die gleiche oder eine unterschiedliche pseudo-zufallsbasierte Zahl einer gleichen oder einer unterschiedlichen Wahrscheinlichkeit bereitgestellt werden, um zu variieren, welche der Transistoren jeder der Transistoren T1 und T2 angeschaltet sind. Indem die Größe der zusammengesetzten Transistoren T1, T2 oder beider variiert wird, wie z.B. durch Variieren der Anzahl von aktiven Transistoren innerhalb der Transistoren T1 oder T2, wird der Schwellenwert des Komparators verändert, der durch das differenzielle Paar von zusammengesetzten Transistoren gebildet wird, und somit der Teilungspunkt eines Komparators enthaltend das differenzielle Paar von zusammengesetzten Transistoren. Diese Verfahrensweise, den Schwellenwert und damit den Teilungspunkt zu variieren, ist empfänglich für Prozessvariationen und Variationen eines Vorspannstroms, ist jedoch ausreichend für einige Applikationen.
  • Ein Komparator kann auch rauschend gemacht werden, beispielsweise durch Modifizierung der Komparator-Schaltung, indem etwa das differenzielle Paar von Eingangstransistoren, falls vorhanden, kleiner dimensioniert wird, so dass das eingangsbezogene Rauschen relativ größer wird. Das effektive Komparatorrauschen kann auch dadurch gesteuert werden, indem die Signalgröße an dem Eingang des Komparators reduziert wird. Dies kann dadurch erreicht werden, indem ein optionaler Kondensator einem oder beiden der Komparatoren nach 3 hinzugefügt wird. Gemäß 3 ist der optionale Kondensator C5 zwischen die Kondensatoren C1 und C2 an den Eingängen des Komparators 72 geschaltet. In gleicher Weise ist der optionale Kondensator C6 zwischen die Kondensatoren C3 und C4 an den Eingängen des Komparators 70 geschaltet.
  • Die Kondensatoren C1, C2 und C5 sowie die Kondensatoren C3, C4 und C6 bilden einen Spannungsteiler, der die Amplitude des Signals an dem Eingang des Komparators 72 bzw. 70 reduziert. Indem die Amplitude des Signals an dem Eingang der Komparatoren 72 und 70 reduziert wird, wird im Endeffekt das Signal-Rausch-Verhältnis reduziert, wobei die Größe des Rauschens relativ zu der Größe des Signals angehoben wird, so dass das Rauschen eine Dither-Funktion bereitstellen kann. Indem das Signalniveau reduziert wird, führt das interne Rauschen des Komparators dazu, dass zufallsbasiertes Rauschen generiert wird, welches das Teilungsniveau variieren wird.
  • Die Wirkung des Ditherns liegt darin, dass die Größe von falschen Frequenzen in der digitalen Ausgabe 100 herabgesetzt wird, indem die Frequenzenergie über einen weiteren Frequenzbereich verteilt wird als die falschen Frequenzen einnehmen würden, würde ein Dither-Verfahren nicht angewendet werden. Mit dieser Verfahrensweise wird ein Dither-Verfahren eingeführt, ohne einen Teil des Frequenzspektrums zu gebrauchen, wie in anderen Dither-Verfahrensweisen. Das Einführen eines Dither-Verfahrens, ohne einen Teil des Frequenzspektrums zu gebrauchen, macht das volle Frequenzspektrum für Signale verfügbar. Weiterhin macht diese Verfahrensweise, ein Dither-Verfahren einzuführen, nicht so viel von dem dynamischen Signalbereich Gebrauch wie andere Dither-Verfahren. Die digitale Fehlerkorrektur durch den digitalen Fehlerkorrektor 28 beseitigt die Effekte, die dadurch entstehen, dass der Schwellenwert durch das Dithern bewegt wird, sogar für Signale, die das volle Ausmaß erreichen. Zusätzlich muss das analoge Eingangssignal nicht im Bezug auf eine Einbeziehung eines Ditherns verarbeitet werden, bevor es als eine Eingabe an den mehrstufigen Wandler 10 bereitgestellt wird, so dass die Komplexität des Wandlers reduziert wird.
  • Die Erfindung ist insbesondere einsetzbar in Kommunikationssystemen, Signalverarbeitungs-Applikationen, Signalwandlungs-Applikationen und Audio-Equipment. Solche Anwendungen haben den Vorteil, dass ein Dither-Verfahren in einem Wandler eingeführt wird, wobei ein Teil des Signalfrequenzspektrums für die Einführung des Ditherns nicht herangezogen wird, so dass der gesamte ver fügbare Frequenzbereich für die Signalbandbreite erhalten bleibt. Falsche Frequenzen werden in der Größe reduziert und in der Frequenz verteilt.
  • Während eine anschauliche Ausführungsform der Erfindung beschrieben wurde, gemäß welcher jede Stufe die gleiche Anzahl von Bits in der digitalen Ausgabe erzeugt hat, ist die Erfindung nicht darauf limitiert. Die Stufen des Wandlers können unterschiedliche Anzahlen von Bits als eine digitale Ausgabe generieren. Während darüber hinaus ein anschauliches Ausführungsbeispiel der Erfindung in der Form beschrieben wurde, dass eine Widerstandskette bereitgestellt wurde, um verschiedene alternative Schwellenwerte zu generieren, ist die Erfindung nicht darauf beschränkt. Andere Verfahrensweisen, die alternativen Schwellenwerte zu generieren, bewegen sich innerhalb des Umfangs der Erfindung. Weiterhin wird der Fachmann erkennen, dass ein Wandler in einer Architektur mit geschalteten Kondensatoren oder in einer äquivalenten Widerstandsarchitektur implementiert werden kann.

Claims (10)

  1. Mehrstufiger Wandler (10), umfassend: eine Teilungsschaltung (62), die dazu ausgebildet ist, ein Signal (12) in Niveaus zu teilen basierend auf einem Schwellenwert, wobei die Teilungsschaltung wenigstens einen Teilungspunkt definiert; eine Schwellenwerterzeugungsschaltung (74), die dazu ausgebildet, eine Mehrzahl von alternativen Schwellenwertniveaus zu erzeugen; und eine Auswahlschaltung (92), die dazu ausgebildet ist, eines der alternativen Schwellenwertniveaus zum Anlegen an die Teilungsschaltung zufällig auszuwählen, wobei der Teilungspunkt zufallsbasiert variiert werden kann mittels Selektion von verschiedenen der alternativen Schwellenwertniveaus.
  2. Mehrstufiger Wandler (10) nach Anspruch 1, wobei der Wandler in einer integrierten Schaltung implementiert ist.
  3. Mehrstufiger Wandler (10) nach Anspruch 1, weiterhin umfassend: eine Fehlerkorrekturschaltung (28), wobei die Fehlerkorrekturschaltung dazu ausgebildet ist, eine digitale Ausgabe (64) von der Teilungsschaltung zu empfangen und eine Multibit-Ausgabe (100) daraus zu generieren.
  4. Mehrstufiger Wandler (10) nach Anspruch 3, wobei die Fehlerkorrekturschaltung (28) Variationen in der digitalen Ausgabe (64) als Folge eines vorhandenen Ditherns korrigiert.
  5. Mehrstufiger Wandler (10) nach Anspruch 1, wobei der Wandler mehr als eine Stufe (N) aufweist, wobei jede der mehr als eine Stufe eine Teilungsschaltung mit einem Schwellenwert zur Teilung eines Signals (12) in Niveaus enthält, wobei jede Teilungsschaltung einen Dithergenerator auf weist, der dazu ausgebildet ist, jeden der Schwellenwerte zufallsbasiert zu variieren.
  6. Mehrstufiger Wandler (10) nach Anspruch 1, wobei die Schwellenwerterzeugungsschaltung ein differenzielles Paar von zusammengesetzten Transistoren (T1, T2) aufweist, wobei die Anzahl der Transistoren, die in den zusammengesetzten Transistoren aktiv sind, variiert wird, um die Mehrzahl von alternativen Schwellenwertniveaus bereit zu stellen.
  7. Mehrstufiger Wandler (10) nach Anspruch 1, weiterhin umfassend einen Dithergenerator (38), der dazu ausgebildet ist, wenigstens ein Teilungsniveau in der Teilungsschaltung zufallsbasiert zu variieren.
  8. Mehrstufiger Wandler (10) nach Anspruch 7, wobei der Dithergenerator (38) dazu ausgebildet ist, den wenigstens einen Schwellenwert über eine vorbestimmte Anzahl von alternativen Schwellenwerten zufallsbasiert zu variieren.
  9. Mehrstufiger Wandler (10) nach Anspruch 8, wobei jeder der vorbestimmten Anzahl von alternativen Schwellenwerten eine ungleiche Wahrscheinlichkeit aufweist, als der Schwellenwert angewandt zu werden.
  10. Verfahren zur Wandlung eines Signals von einer Signalform zu einer anderen Signalform, umfassend die Schritte: Teilen eines Signals in Niveaus basierend auf einem Schwellenwert; und Erzeugung einer Mehrzahl von Spannungsniveaus; und wobei der Schwellenwert zufallsbasiert variiert wird, indem sequenziell und zufallsbasiert eines der Mehrzahl von Spannungsniveaus als der Schwellenwert ausgewählt wird.
DE1999625058 1998-02-19 1999-02-16 Mehrstufiger Analog-Digital-Wandler mit Anwendung eines Zittersignals Expired - Lifetime DE69925058T2 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US09/025,956 US6172629B1 (en) 1998-02-19 1998-02-19 Multistage analog-to-digital converter employing dither
US25956 1998-02-19

Publications (2)

Publication Number Publication Date
DE69925058D1 DE69925058D1 (de) 2005-06-09
DE69925058T2 true DE69925058T2 (de) 2006-03-02

Family

ID=21829003

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1999625058 Expired - Lifetime DE69925058T2 (de) 1998-02-19 1999-02-16 Mehrstufiger Analog-Digital-Wandler mit Anwendung eines Zittersignals

Country Status (4)

Country Link
US (1) US6172629B1 (de)
EP (1) EP0938189B1 (de)
JP (1) JP3643253B2 (de)
DE (1) DE69925058T2 (de)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6456223B1 (en) * 1999-12-28 2002-09-24 Texas Instruments Incorporated Pipelined analog to digital converter using digital mismatch noise cancellation
US6801213B2 (en) 2000-04-14 2004-10-05 Brillian Corporation System and method for superframe dithering in a liquid crystal display
US6404364B1 (en) * 2000-08-24 2002-06-11 Agere Systems Guardian Corp. Multistage converter employing digital dither
JP4063508B2 (ja) * 2001-07-04 2008-03-19 日本電気株式会社 ビットレート変換装置およびビットレート変換方法
US6515611B1 (en) 2001-11-06 2003-02-04 Agere Systems Inc. Multistage analog-to-digital converter with amplifier component swapping for improved linearity
JP3597812B2 (ja) * 2001-11-21 2004-12-08 株式会社半導体理工学研究センター 擬似差動増幅回路及び擬似差動増幅回路を使用したa/d変換器
US6653959B1 (en) * 2002-05-22 2003-11-25 Massachusetts Institute Of Technology High dynamic range analog-to-digital converter having parallel equalizers
US7002504B2 (en) * 2003-05-05 2006-02-21 Maxim Integrated Products, Inc. Dynamic element matching in high speed data converters
US6880262B1 (en) * 2003-09-30 2005-04-19 Broadcom Corporation Continuous time ΔΣ ADC with dithering
KR20050056125A (ko) * 2003-12-09 2005-06-14 마쯔시다덴기산교 가부시키가이샤 인버터 제어 장치 및 인버터 제어 방법
US7663518B2 (en) * 2006-10-10 2010-02-16 Analog Devices, Inc. Dither technique for improving dynamic non-linearity in an analog to digital converter, and an analog to digital converter having improved dynamic non-linearity
DE102007043388B4 (de) * 2007-09-12 2013-08-22 Knick Elektronische Messgeräte GmbH & Co. KG Verfahren zur Auflösungserhöhung eines A/D-Wandlers sowie elektronische Schaltung zur Umsetzung dieses Verfahrens
US7786910B2 (en) * 2008-08-12 2010-08-31 Analog Devices, Inc. Correlation-based background calibration of pipelined converters with reduced power penalty
US7728752B2 (en) * 2008-11-05 2010-06-01 Analog Devices, Inc. Residue generators for reduction of charge injection in pipelined converter systems
US8233069B2 (en) * 2008-12-12 2012-07-31 Analog Devices, Inc. Dithering techniques to reduce mismatch in multi-channel imaging systems
US7999620B2 (en) * 2008-12-12 2011-08-16 Analog Devices, Inc. Amplifier with dither
US7602324B1 (en) * 2009-01-20 2009-10-13 Himax Media Solutions, Inc. A/D converter and method for converting analog signals into digital signals
US7830287B1 (en) * 2009-05-08 2010-11-09 Himax Media Solutions, Inc. Analog to digital converter having digital correction logic that utilizes a dither signal to correct a digital code
US20100309038A1 (en) * 2009-06-08 2010-12-09 Himax Media Solutions, Inc. Analog to digital converter
US7982643B2 (en) * 2009-08-20 2011-07-19 Analog Devices, Inc. System and method for reducing pattern noise in analog system processing
US8672542B2 (en) * 2010-05-26 2014-03-18 Honeywell International Inc. High resolution measurement of thermistor thermometry signals with wide dynamic range
US8564464B2 (en) 2011-09-23 2013-10-22 Analog Devices, Inc. Techniques for reducing correlated errors in multi-channel sampling systems
TWI504158B (zh) * 2011-11-07 2015-10-11 Linear Techn Inc 用於在類比至數位轉換器中將元件不匹配隨機化之系統與方法
US8723707B2 (en) 2011-11-14 2014-05-13 Analog Devices, Inc. Correlation-based background calibration for reducing inter-stage gain error and non-linearity in pipelined analog-to-digital converters
US8604953B2 (en) * 2011-11-14 2013-12-10 Analog Devices, Inc. Calibrating timing, gain and bandwidth mismatch in interleaved ADCs
DE102014219531A1 (de) * 2014-09-26 2016-03-31 Continental Teves Ag & Co. Ohg Vorrichtung zum Digitalisieren eines analogen Signals
US9806552B2 (en) * 2016-02-15 2017-10-31 Analog Devices Global Analog/digital converter with charge rebalanced integrator
US10511316B2 (en) 2018-03-08 2019-12-17 Analog Devices Global Unlimited Company Method of linearizing the transfer characteristic by dynamic element matching
US10516408B2 (en) 2018-03-08 2019-12-24 Analog Devices Global Unlimited Company Analog to digital converter stage
US10505561B2 (en) * 2018-03-08 2019-12-10 Analog Devices Global Unlimited Company Method of applying a dither, and analog to digital converter operating in accordance with the method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58155481A (en) * 1982-03-10 1983-09-16 Ricoh Co Ltd Binary coding processing system of picture
US4647968A (en) * 1984-12-03 1987-03-03 Rca Corporation Analog-to-digital conversion system as for a narrow bandwidth signal processor
JPH0738588B2 (ja) 1985-07-11 1995-04-26 ティアツク株式会社 アナログ―デイジタル変換装置
JPS62112221U (de) 1985-12-27 1987-07-17
US4855745A (en) * 1987-10-14 1989-08-08 Smither Miles A High resolution analog-to-digital converter
JP3012887B2 (ja) 1989-03-13 2000-02-28 芳男 山崎 信号変換装置
US5001481A (en) * 1990-01-30 1991-03-19 David Sarnoff Research Center, Inc. MOS transistor threshold compensation circuit
US5144308A (en) 1991-05-21 1992-09-01 At&T Bell Laboratories Idle channel tone and periodic noise suppression for sigma-delta modulators using high-level dither
JP3161783B2 (ja) * 1991-10-25 2001-04-25 新日本製鐵株式会社 画像処理装置
US5327131A (en) * 1991-11-07 1994-07-05 Kawasaki Steel Corporation Parallel A/D converter having comparator threshold voltages defined by MOS transistor geometries
US5416481A (en) * 1993-09-24 1995-05-16 Advanced Micro Devices, Inc. Analog-to-digital converter with multi-level dither current input
KR970005598B1 (ko) * 1994-06-29 1997-04-18 김광호 대역확산통신방식의 비동기 디지탈 수신장치
JP2820044B2 (ja) * 1994-10-28 1998-11-05 日本電気株式会社 画像形成装置
JP2993399B2 (ja) * 1995-05-08 1999-12-20 ヤマハ株式会社 D/aコンバータ回路
US5889482A (en) * 1997-10-06 1999-03-30 Motorola Inc. Analog-to-digital converter using dither and method for converting analog signals to digital signals

Also Published As

Publication number Publication date
JP3643253B2 (ja) 2005-04-27
EP0938189B1 (de) 2005-05-04
US6172629B1 (en) 2001-01-09
DE69925058D1 (de) 2005-06-09
EP0938189A2 (de) 1999-08-25
EP0938189A3 (de) 2002-10-16
JPH11330964A (ja) 1999-11-30

Similar Documents

Publication Publication Date Title
US9654132B2 (en) Hybrid charge-sharing charge-redistribution DAC for successive approximation analog-to-digital converters
Fu et al. A digital background calibration technique for time-interleaved analog-to-digital converters
US7928880B2 (en) Digital analog converter
US7009549B1 (en) Switched-capacitor circuit with scaled reference voltage
US6473019B1 (en) Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator
Erdogan et al. A 12-b digital-background-calibrated algorithmic ADC with-90-dB THD
US7719452B2 (en) Pipelined converter systems with enhanced linearity
DE4237082C2 (de) Digital/Analog-Konverter mit integriertem Kalibriersystem und Kalibrierverfahren
JP3851870B2 (ja) 可変分解能a/d変換器
US5684482A (en) Spectral shaping of circuit errors in digital-to-analog converters
JP3888665B2 (ja) アナログ・ディジタル変換の方法とデバイス
DE4127096C2 (de) Gleichspannungs-Kalibriereinrichtung für einen Digital/Analog-Wandler
EP1400017B1 (de) Mehrpegelquantisierer mit strommodus-dem-schaltmatrizen und separater dem-entscheidungslogik für einen mehrbit-sigma-delta-modulator
US9094030B2 (en) Successive approximation analog to digital converter and method of analog to digital conversion
US8482446B2 (en) A/D converter circuit, electronic apparatus and A/D conversion method
US6617992B2 (en) Capacitor mismatch independent gain stage for differential pipeline analog to digital converters
US6972701B2 (en) A/D converter calibration
US4890106A (en) Apparatus and methods for digital-to-analog conversion using modified LSB switching
US7504977B2 (en) Hybrid delta-sigma/SAR analog to digital converter and methods for using such
US6828927B1 (en) Successive approximation analog-to-digital converter with pre-loaded SAR registers
US6963300B1 (en) Pipeline analog-to-digital converter
CN100492911C (zh) 将模拟信号转换成精确的输出数字编码的方法和设备
US8659462B2 (en) Successive approximation register analog-to-digital converter and analog-to-digital conversion method using the same
US6489913B1 (en) Sub-ranging analog-to-digital converter using a sigma delta converter
US7006028B2 (en) Digital background cancellation of digital to analog converter mismatch noise in analog to digital converters

Legal Events

Date Code Title Description
8364 No opposition during term of opposition